JPH09172037A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH09172037A JPH09172037A JP34854095A JP34854095A JPH09172037A JP H09172037 A JPH09172037 A JP H09172037A JP 34854095 A JP34854095 A JP 34854095A JP 34854095 A JP34854095 A JP 34854095A JP H09172037 A JPH09172037 A JP H09172037A
- Authority
- JP
- Japan
- Prior art keywords
- connection electrode
- substrate
- solder
- semiconductor chip
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 半導体チップのバンプの配列パターンを変更
するために、半導体チップをサブ回路基板上に搭載した
ものにおいて、製造工程数を少なくする。 【解決手段】 サブ回路基板２１の上面には、デバイス
ホール２２に突出して設けられた複数の第１の接続電極
２４、開口部２３を覆うように設けられた複数の第２の
接続電極２５等が形成されている。そして、開口部２３
を介して露出された第２の接続電極２５の露出面上に半
田バンプ２７を形成する場合、該露出面を上側とし、該
露出面上にフラックスを塗布し、その上に半田ボールを
載置し、リフロー工程を経ると、半田バンプ２７が形成
される。このとき、すなわち半田ボールが一旦溶融した
とき、サブ回路基板２１自体によって溶融した半田が第
２の接続電極２５上から流出するのを阻止することがで
きる。したがって、半田流出を阻止するためのそれ専用
のソルダーレジスト膜が不要となる。
するために、半導体チップをサブ回路基板上に搭載した
ものにおいて、製造工程数を少なくする。 【解決手段】 サブ回路基板２１の上面には、デバイス
ホール２２に突出して設けられた複数の第１の接続電極
２４、開口部２３を覆うように設けられた複数の第２の
接続電極２５等が形成されている。そして、開口部２３
を介して露出された第２の接続電極２５の露出面上に半
田バンプ２７を形成する場合、該露出面を上側とし、該
露出面上にフラックスを塗布し、その上に半田ボールを
載置し、リフロー工程を経ると、半田バンプ２７が形成
される。このとき、すなわち半田ボールが一旦溶融した
とき、サブ回路基板２１自体によって溶融した半田が第
２の接続電極２５上から流出するのを阻止することがで
きる。したがって、半田流出を阻止するためのそれ専用
のソルダーレジスト膜が不要となる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置および
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】例えばフリップチップ方式と呼ばれる半
導体装置の実装技術では、半導体チップの下面に設けら
れたバンプを回路基板の上面に設けられた接続電極にボ
ンディングすることにより、半導体チップを回路基板上
に実装している。ところで、このような半導体装置で
は、集積化が進むにしたがって、半導体チップのバンプ
の数が増大することにより、次のような問題があった。
すなわち、半導体チップのサイズが一定であるとする
と、バンプの数の増大に伴い、バンプのサイズおよびピ
ッチが小さくなるばかりでなく、回路基板の接続電極の
サイズおよびピッチも小さくなるので、半導体チップを
回路基板上に実装する際に、半導体チップのバンプと回
路基板の接続電極との位置合わせが極めて困難となり、
また電気的テストをプローブピンを用いて行う際に、プ
ローブピンとバンプとの位置合わせが極めて困難となる
という問題があった。特に、後者の電気的テストの場合
には、プローブピンのサイズおよびピッチに対してバン
プのサイズおよびピッチが小さくなりすぎると、ショー
トしてしまうので、電気的テストを行うことができなく
なってしまう。
導体装置の実装技術では、半導体チップの下面に設けら
れたバンプを回路基板の上面に設けられた接続電極にボ
ンディングすることにより、半導体チップを回路基板上
に実装している。ところで、このような半導体装置で
は、集積化が進むにしたがって、半導体チップのバンプ
の数が増大することにより、次のような問題があった。
すなわち、半導体チップのサイズが一定であるとする
と、バンプの数の増大に伴い、バンプのサイズおよびピ
ッチが小さくなるばかりでなく、回路基板の接続電極の
サイズおよびピッチも小さくなるので、半導体チップを
回路基板上に実装する際に、半導体チップのバンプと回
路基板の接続電極との位置合わせが極めて困難となり、
また電気的テストをプローブピンを用いて行う際に、プ
ローブピンとバンプとの位置合わせが極めて困難となる
という問題があった。特に、後者の電気的テストの場合
には、プローブピンのサイズおよびピッチに対してバン
プのサイズおよびピッチが小さくなりすぎると、ショー
トしてしまうので、電気的テストを行うことができなく
なってしまう。
【０００３】そこで、従来では、以上のような問題点を
解決するために、半導体チップを回路基板（メイン回路
基板）上に直接実装するのではなく、サブ回路基板を介
して実装する方法が考えられている。図６（Ａ）および
（Ｂ）は従来のこのような半導体装置（半導体チップを
サブ回路基板に搭載してなるもの）の一例を示したもの
である。サブ回路基板１の中央部にはデバイスホール２
が形成されている。サブ回路基板１の下面には、デバイ
スホール２に突出して設けられた複数の第１の接続電極
３と、複数の第２の接続電極４と、両接続電極３、４間
を導通するために設けられた複数の引き回し線５（図７
（Ａ）および（Ｂ）参照）とからなる配線パターンが形
成されている。第２の接続電極４の中央部を除くサブ回
路基板１の下面にはソルダーレジスト膜６が形成されて
いる（図７（Ａ）および（Ｂ）参照）。したがって、第
２の接続電極４の中央部は、ソルダーレジスト膜６に形
成された開口部７を介して露出されている。この第２の
接続電極４の開口部７を介して露出された露出面上には
半田バンプ８が設けられている。第２の接続電極４およ
び半田バンプ８はサブ回路基板１の下面にマトリックス
状に配置されている。そして、半導体チップ９は、デバ
イスホール２内に配置され、その下面周囲に設けられた
バンプ１０が第１の接続電極３にボンディングされてい
ることにより、サブ回路基板１に搭載されている。な
お、図６（Ｂ）において符号１１は樹脂封止材を示す。
解決するために、半導体チップを回路基板（メイン回路
基板）上に直接実装するのではなく、サブ回路基板を介
して実装する方法が考えられている。図６（Ａ）および
（Ｂ）は従来のこのような半導体装置（半導体チップを
サブ回路基板に搭載してなるもの）の一例を示したもの
である。サブ回路基板１の中央部にはデバイスホール２
が形成されている。サブ回路基板１の下面には、デバイ
スホール２に突出して設けられた複数の第１の接続電極
３と、複数の第２の接続電極４と、両接続電極３、４間
を導通するために設けられた複数の引き回し線５（図７
（Ａ）および（Ｂ）参照）とからなる配線パターンが形
成されている。第２の接続電極４の中央部を除くサブ回
路基板１の下面にはソルダーレジスト膜６が形成されて
いる（図７（Ａ）および（Ｂ）参照）。したがって、第
２の接続電極４の中央部は、ソルダーレジスト膜６に形
成された開口部７を介して露出されている。この第２の
接続電極４の開口部７を介して露出された露出面上には
半田バンプ８が設けられている。第２の接続電極４およ
び半田バンプ８はサブ回路基板１の下面にマトリックス
状に配置されている。そして、半導体チップ９は、デバ
イスホール２内に配置され、その下面周囲に設けられた
バンプ１０が第１の接続電極３にボンディングされてい
ることにより、サブ回路基板１に搭載されている。な
お、図６（Ｂ）において符号１１は樹脂封止材を示す。
【０００４】このように、この半導体装置では、サブ回
路基板１の下面に複数の第２の接続電極４をマトリック
ス状に形成しているので、第２の接続電極４（つまり半
田バンプ８）のサイズおよびピッチを第１の接続電極３
（つまり半導体チップ９のバンプ１０）のサイズおよび
ピッチよりも大きくすることができる。この結果、電気
的テストをプローブピンを用いて行う際に、プローブピ
ンを半田バンプ８に接触させるようにすると、プローブ
ピンと半田バンプ８との位置合わせが容易となり、また
ショートが発生しないようにすることができる。また、
図示していないが、半田バンプ８をメイン回路基板の上
面に設けられた接続電極にボンディングすることによ
り、半導体チップ９をサブ回路基板１を介してメイン回
路基板上に実装することができるので、メイン回路基板
の接続電極のサイズおよびピッチも半導体チップ９のバ
ンプ１０のサイズおよびピッチに比べて大きくすること
ができる。この結果、半導体チップ９をサブ回路基板１
を介してメイン回路基板上に実装する場合、半田バンプ
８とメイン回路基板の接続電極との位置合わせが容易と
なる。
路基板１の下面に複数の第２の接続電極４をマトリック
ス状に形成しているので、第２の接続電極４（つまり半
田バンプ８）のサイズおよびピッチを第１の接続電極３
（つまり半導体チップ９のバンプ１０）のサイズおよび
ピッチよりも大きくすることができる。この結果、電気
的テストをプローブピンを用いて行う際に、プローブピ
ンを半田バンプ８に接触させるようにすると、プローブ
ピンと半田バンプ８との位置合わせが容易となり、また
ショートが発生しないようにすることができる。また、
図示していないが、半田バンプ８をメイン回路基板の上
面に設けられた接続電極にボンディングすることによ
り、半導体チップ９をサブ回路基板１を介してメイン回
路基板上に実装することができるので、メイン回路基板
の接続電極のサイズおよびピッチも半導体チップ９のバ
ンプ１０のサイズおよびピッチに比べて大きくすること
ができる。この結果、半導体チップ９をサブ回路基板１
を介してメイン回路基板上に実装する場合、半田バンプ
８とメイン回路基板の接続電極との位置合わせが容易と
なる。
【０００５】ところで、この半導体装置では、上述した
ように、第２の接続電極４の中央部を除くサブ回路基板
１の下面にソルダーレジスト膜６を形成している。すな
わち、第２の接続電極４の外周部をソルダーレジスト膜
６で被っている。次に、その理由について説明する。半
田バンプ８を形成する場合、まず図７（Ａ）および
（Ｂ）に示すように、第２の接続電極４の開口部７を介
して露出された露出面を上側とする。この場合、図示し
ていないが、第２の接続電極４を含む配線パターンの表
面には、ソルダーレジスト膜６を形成する前に、電解め
っきにより半田めっき層が形成されている。次に、第２
の接続電極４の開口部７を介して露出された露出面上に
フラックス（図示せず）を塗布し、その上に半田ボール
８ａを載置する。次に、リフロー工程を経ると、半田ボ
ール８ａが一旦溶融して表面張力により丸まった後固化
することにより、図６（Ｂ）に示すように、ソルダーレ
ジスト膜６の開口部７を介して露出された第２の接続電
極４の露出面上に半田バンプ８が形成される。このと
き、すなわち半田ボール８ａが一旦溶融したとき、第２
の接続電極４の外周部をソルダーレジスト膜６で被って
いるので、溶融した半田が第２の接続電極４に接続され
た引き回し線５上に流出するのを阻止することができ、
これにより所期の形状の半田バンプ８が形成されること
になる。これが、第２の接続電極４の中央部を除くサブ
回路基板１の下面にソルダーレジスト膜６を形成してい
る理由である。
ように、第２の接続電極４の中央部を除くサブ回路基板
１の下面にソルダーレジスト膜６を形成している。すな
わち、第２の接続電極４の外周部をソルダーレジスト膜
６で被っている。次に、その理由について説明する。半
田バンプ８を形成する場合、まず図７（Ａ）および
（Ｂ）に示すように、第２の接続電極４の開口部７を介
して露出された露出面を上側とする。この場合、図示し
ていないが、第２の接続電極４を含む配線パターンの表
面には、ソルダーレジスト膜６を形成する前に、電解め
っきにより半田めっき層が形成されている。次に、第２
の接続電極４の開口部７を介して露出された露出面上に
フラックス（図示せず）を塗布し、その上に半田ボール
８ａを載置する。次に、リフロー工程を経ると、半田ボ
ール８ａが一旦溶融して表面張力により丸まった後固化
することにより、図６（Ｂ）に示すように、ソルダーレ
ジスト膜６の開口部７を介して露出された第２の接続電
極４の露出面上に半田バンプ８が形成される。このと
き、すなわち半田ボール８ａが一旦溶融したとき、第２
の接続電極４の外周部をソルダーレジスト膜６で被って
いるので、溶融した半田が第２の接続電極４に接続され
た引き回し線５上に流出するのを阻止することができ、
これにより所期の形状の半田バンプ８が形成されること
になる。これが、第２の接続電極４の中央部を除くサブ
回路基板１の下面にソルダーレジスト膜６を形成してい
る理由である。
【０００６】
【発明が解決しようとする課題】このように、従来の半
導体装置では、所期の形状の半田バンプ８を形成するた
めに、第２の接続電極４の中央部を除くサブ回路基板１
の下面にソルダーレジスト膜６を形成しているので、ソ
ルダーレジスト膜形成工程が必要となり、製造工程数が
多くなるという問題があった。この発明の課題は、製造
工程数を少なくすることである。
導体装置では、所期の形状の半田バンプ８を形成するた
めに、第２の接続電極４の中央部を除くサブ回路基板１
の下面にソルダーレジスト膜６を形成しているので、ソ
ルダーレジスト膜形成工程が必要となり、製造工程数が
多くなるという問題があった。この発明の課題は、製造
工程数を少なくすることである。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
る半導体装置は、基板と、この基板に配列形成された複
数の第１の接続電極と複数の第２の接続電極と前記両接
続電極間を導通するための複数の引き回し線とからなる
配線パターンと、前記第１の接続電極にボンディングさ
れて前記基板に搭載された半導体チップと、前記第２の
接続電極上に設けられた半田バンプとを備えた半導体装
置であって、前記基板の前記第２の接続電極に対応する
部分に開口部が形成され、前記開口部を介して露出され
た露出面上に前記半田バンプが設けられたものである。
請求項５記載の発明に係る半導体装置の製造方法は、基
板に半導体チップの各電極に接続される複数の第１の接
続電極と各々が前記基板に設けられた開口部を覆う複数
の第２の接続電極と前記両接続電極間を導通するための
複数の引き回し線とからなる配線パターンを形成し、次
いで前記基板に半導体チップを前記第１の接続電極にボ
ンディングして搭載し、前記第２の接続電極に対応する
各開口部内に半田バンプを形成ようにしたものである。
る半導体装置は、基板と、この基板に配列形成された複
数の第１の接続電極と複数の第２の接続電極と前記両接
続電極間を導通するための複数の引き回し線とからなる
配線パターンと、前記第１の接続電極にボンディングさ
れて前記基板に搭載された半導体チップと、前記第２の
接続電極上に設けられた半田バンプとを備えた半導体装
置であって、前記基板の前記第２の接続電極に対応する
部分に開口部が形成され、前記開口部を介して露出され
た露出面上に前記半田バンプが設けられたものである。
請求項５記載の発明に係る半導体装置の製造方法は、基
板に半導体チップの各電極に接続される複数の第１の接
続電極と各々が前記基板に設けられた開口部を覆う複数
の第２の接続電極と前記両接続電極間を導通するための
複数の引き回し線とからなる配線パターンを形成し、次
いで前記基板に半導体チップを前記第１の接続電極にボ
ンディングして搭載し、前記第２の接続電極に対応する
各開口部内に半田バンプを形成ようにしたものである。
【０００８】この発明によれば、第２の接続電極を基板
に形成された開口部を介して露出させ、該開口部内にお
けるこの露出面上に半田バンプを形成しているので、基
板自体によって溶融した半田が第２の接続電極上から流
出するのを阻止することができ、したがって従来のソル
ダーレジスト膜が不要となり、製造工程数を少なくする
ことができる。
に形成された開口部を介して露出させ、該開口部内にお
けるこの露出面上に半田バンプを形成しているので、基
板自体によって溶融した半田が第２の接続電極上から流
出するのを阻止することができ、したがって従来のソル
ダーレジスト膜が不要となり、製造工程数を少なくする
ことができる。
【０００９】
【発明の実施の形態】図１（Ａ）および（Ｂ）はこの発
明の第１実施形態における半導体装置の要部を示したも
のである。この半導体装置は、ポリイミドやポリエチレ
ンテレフタレート等のフィルム基板からなるサブ回路基
板２１を備えている。サブ回路基板２１の中央部にはデ
バイスホール２２が形成され、その周囲には複数の円孔
からなる開口部２３がマトリックス状に形成されてい
る。これらデバイスホール２２および開口部２３はパン
チングによって形成されている。サブ回路基板２１の上
面には、デバイスホール２２に突出して設けられた複数
の第１の接続電極２４と、開口部２３を覆うように設け
られた複数の第２の接続電極２５（図２（Ａ）および
（Ｂ）参照）と、両接続電極２４、２５間を導通するた
めに設けられた複数の引き回し線２６（図２（Ａ）およ
び（Ｂ）参照）とからなる配線パターンが形成されてい
る。第２の接続電極２５のサブ回路基板２１と対向する
側の面であって開口部２３を介して露出された露出面上
には半田バンプ２７が形成されている。この場合、半田
バンプ２７（つまり第２の接続電極２５）のサイズおよ
び配列ピッチは第１の接続電極２４のサイズおよび配列
ピッチよりも大きくなっている。そして、半導体チップ
２８は、デバイスホール２２内に配置され、その上面周
囲に設けられたバンプ２９が第１の接続電極２４にボン
ディングされていることにより、サブ回路基板２１に搭
載されている。なお、図１（Ｂ）において符号３０は樹
脂封止材を示す。
明の第１実施形態における半導体装置の要部を示したも
のである。この半導体装置は、ポリイミドやポリエチレ
ンテレフタレート等のフィルム基板からなるサブ回路基
板２１を備えている。サブ回路基板２１の中央部にはデ
バイスホール２２が形成され、その周囲には複数の円孔
からなる開口部２３がマトリックス状に形成されてい
る。これらデバイスホール２２および開口部２３はパン
チングによって形成されている。サブ回路基板２１の上
面には、デバイスホール２２に突出して設けられた複数
の第１の接続電極２４と、開口部２３を覆うように設け
られた複数の第２の接続電極２５（図２（Ａ）および
（Ｂ）参照）と、両接続電極２４、２５間を導通するた
めに設けられた複数の引き回し線２６（図２（Ａ）およ
び（Ｂ）参照）とからなる配線パターンが形成されてい
る。第２の接続電極２５のサブ回路基板２１と対向する
側の面であって開口部２３を介して露出された露出面上
には半田バンプ２７が形成されている。この場合、半田
バンプ２７（つまり第２の接続電極２５）のサイズおよ
び配列ピッチは第１の接続電極２４のサイズおよび配列
ピッチよりも大きくなっている。そして、半導体チップ
２８は、デバイスホール２２内に配置され、その上面周
囲に設けられたバンプ２９が第１の接続電極２４にボン
ディングされていることにより、サブ回路基板２１に搭
載されている。なお、図１（Ｂ）において符号３０は樹
脂封止材を示す。
【００１０】次に、この半導体装置の製造方法の一例に
ついて説明するに、サブ回路基板２１がポリイミドやポ
リエチレンテレフタレート等のフィルム基板からなる場
合、長尺なベースフィルムをロールツウロールで搬送し
ながら所定の工程まで行うこととなるが、この発明とは
直接的には関係がないので、簡略化して説明することと
する。まず、サブ回路基板２１にデバイスホール２２お
よび開口部２３を形成する。次に、サブ回路基板２１の
一の面に銅箔をラミネートする。次に、銅箔の表面全体
にレジスト膜を形成する。次に、ウェットエッチングを
行うことにより、デバイスホール２２および開口部２３
を介して露出された銅箔の露出面を軽くエッチングす
る。これは、デバイスホール２２および開口部２３を介
して露出された銅箔の露出面上に、後工程で行う半田め
っきが付着しやすいようにするためである。
ついて説明するに、サブ回路基板２１がポリイミドやポ
リエチレンテレフタレート等のフィルム基板からなる場
合、長尺なベースフィルムをロールツウロールで搬送し
ながら所定の工程まで行うこととなるが、この発明とは
直接的には関係がないので、簡略化して説明することと
する。まず、サブ回路基板２１にデバイスホール２２お
よび開口部２３を形成する。次に、サブ回路基板２１の
一の面に銅箔をラミネートする。次に、銅箔の表面全体
にレジスト膜を形成する。次に、ウェットエッチングを
行うことにより、デバイスホール２２および開口部２３
を介して露出された銅箔の露出面を軽くエッチングす
る。これは、デバイスホール２２および開口部２３を介
して露出された銅箔の露出面上に、後工程で行う半田め
っきが付着しやすいようにするためである。
【００１１】次に、所定パターンの露光マスクを用いて
露光し、次いで現像することにより、銅箔の表面に所定
のレジストパターンを形成する。次に、デバイスホール
２２および開口部２３を他のレジストで被う。これは、
次のエッチング工程でデバイスホール２２を介して露出
された銅箔のうち第１の接続電極２４となる部分および
開口部２３を介して露出された銅箔つまり第２の接続電
極２５となる部分がエッチングされないようにするため
である。次に、レジストパターンをマスクとして銅箔を
ウェットエッチングすると、第１の接続電極２４、第２
の接続電極２５およびその間の引き回し線２６からなる
配線パターンが形成される。次に、レジストを剥離す
る。次に、開口部２３を介して露出された第２の接続電
極２５の露出面を含む配線パターンの全表面に電解めっ
きにより半田めっき層を形成する。次に、インナーリー
ドボンディングを行うことにより、半導体チップ２８の
バンプ２９を第１の接続電極２４にボンディングする。
次に、半導体チップ２８の部分を樹脂封止剤３０で封止
する。
露光し、次いで現像することにより、銅箔の表面に所定
のレジストパターンを形成する。次に、デバイスホール
２２および開口部２３を他のレジストで被う。これは、
次のエッチング工程でデバイスホール２２を介して露出
された銅箔のうち第１の接続電極２４となる部分および
開口部２３を介して露出された銅箔つまり第２の接続電
極２５となる部分がエッチングされないようにするため
である。次に、レジストパターンをマスクとして銅箔を
ウェットエッチングすると、第１の接続電極２４、第２
の接続電極２５およびその間の引き回し線２６からなる
配線パターンが形成される。次に、レジストを剥離す
る。次に、開口部２３を介して露出された第２の接続電
極２５の露出面を含む配線パターンの全表面に電解めっ
きにより半田めっき層を形成する。次に、インナーリー
ドボンディングを行うことにより、半導体チップ２８の
バンプ２９を第１の接続電極２４にボンディングする。
次に、半導体チップ２８の部分を樹脂封止剤３０で封止
する。
【００１２】次に、図２（Ａ）および（Ｂ）に示すよう
に、第２の接続電極２５の開口部２３を介して露出され
た露出面を上側とする。次に、第２の接続電極２５の開
口部２３を介して露出された露出面上にフラックス（図
示せず）を塗布し、その上に直径が開口部２３の直径よ
りもやや大きい半田ボール２７ａを載置する。次に、リ
フロー工程を経ると、半田ボール２７ａが一旦溶融して
表面張力により丸まった後固化することにより、図１
（Ｂ）に示すように、サブ回路基板２１の開口部２３を
介して露出された第２の接続電極２５の露出面上に半田
バンプ２７が形成される。このとき、すなわち半田ボー
ル２７ａが一旦溶融したとき、第２の接続電極２５の外
周部をサブ回路基板２１で被っているので、溶融した半
田が第２の接続電極２５に接続された引き回し線２６上
に流出するのを阻止することができ、これにより所期の
形状の半田バンプ２７が形成されることになる。この場
合、サブ回路基板２１自体によって溶融した半田が第２
の接続電極２５上から流出するのを阻止することがで
き、したがって従来のソルダーレジスト膜が不要とな
り、製造工程数を少なくすることができる。
に、第２の接続電極２５の開口部２３を介して露出され
た露出面を上側とする。次に、第２の接続電極２５の開
口部２３を介して露出された露出面上にフラックス（図
示せず）を塗布し、その上に直径が開口部２３の直径よ
りもやや大きい半田ボール２７ａを載置する。次に、リ
フロー工程を経ると、半田ボール２７ａが一旦溶融して
表面張力により丸まった後固化することにより、図１
（Ｂ）に示すように、サブ回路基板２１の開口部２３を
介して露出された第２の接続電極２５の露出面上に半田
バンプ２７が形成される。このとき、すなわち半田ボー
ル２７ａが一旦溶融したとき、第２の接続電極２５の外
周部をサブ回路基板２１で被っているので、溶融した半
田が第２の接続電極２５に接続された引き回し線２６上
に流出するのを阻止することができ、これにより所期の
形状の半田バンプ２７が形成されることになる。この場
合、サブ回路基板２１自体によって溶融した半田が第２
の接続電極２５上から流出するのを阻止することがで
き、したがって従来のソルダーレジスト膜が不要とな
り、製造工程数を少なくすることができる。
【００１３】なお、この半導体装置では、フィルム基板
からなるサブ回路基板２１の開口部２３をパンチングに
よって形成しているので、開口部２３の配列位置精度お
よび形状精度を高めることができる。この結果、サブ回
路基板２１の厚さが０．３〜０．４ｍｍである場合に
は、開口部２３の配列ピッチを０．８〜１．０ｍｍ、開
口部２３の直径を０．４〜０．５ｍｍとし、直径０．５
〜０．６ｍｍの半田ボール２７ａを用いると、配列位置
精度および形状精度の良好な半田バンプ２７を形成する
ことができる。また、サブ回路基板２１の厚さが０．３
〜０．６ｍｍである場合には、開口部２３の配列ピッチ
を１．２〜１．４ｍｍ、開口部２３の直径を０．６〜
０．７ｍｍとし、直径０．７〜０．８ｍｍの半田ボール
２７ａを用いると、配列位置精度および形状精度の良好
な半田バンプ２７を形成することができる。
からなるサブ回路基板２１の開口部２３をパンチングに
よって形成しているので、開口部２３の配列位置精度お
よび形状精度を高めることができる。この結果、サブ回
路基板２１の厚さが０．３〜０．４ｍｍである場合に
は、開口部２３の配列ピッチを０．８〜１．０ｍｍ、開
口部２３の直径を０．４〜０．５ｍｍとし、直径０．５
〜０．６ｍｍの半田ボール２７ａを用いると、配列位置
精度および形状精度の良好な半田バンプ２７を形成する
ことができる。また、サブ回路基板２１の厚さが０．３
〜０．６ｍｍである場合には、開口部２３の配列ピッチ
を１．２〜１．４ｍｍ、開口部２３の直径を０．６〜
０．７ｍｍとし、直径０．７〜０．８ｍｍの半田ボール
２７ａを用いると、配列位置精度および形状精度の良好
な半田バンプ２７を形成することができる。
【００１４】なお、上記実施形態では、図１（Ｂ）に示
すように、半導体チップ２８をデバイスホール２２内に
配置してそのバンプ２９を第１の接続電極２４にボンデ
ィングした場合について説明したが、これに限定される
ものではない。例えば、図３に示す第２実施形態のよう
に、デバイスホールを有しないフィルム基板からなるサ
ブ回路基板２１の上面中央部に第１の接続電極２４を形
成し、そして半導体チップ２８の下面周囲に設けられた
バンプ２９を第１の接続電極２４上にボンディングする
ことにより、半導体チップ２８をサブ回路基板２１の上
面中央部に搭載するようにしてもよい。また、図４に示
す第３実施形態あるいは図５に示す第４実施形態のよう
に、配線パターンを含むサブ回路基板２１の上面に樹脂
封止材３０と同一の材料からなる保護膜３１を樹脂封止
剤３０の形成と同時に形成するようにしてもよい。
すように、半導体チップ２８をデバイスホール２２内に
配置してそのバンプ２９を第１の接続電極２４にボンデ
ィングした場合について説明したが、これに限定される
ものではない。例えば、図３に示す第２実施形態のよう
に、デバイスホールを有しないフィルム基板からなるサ
ブ回路基板２１の上面中央部に第１の接続電極２４を形
成し、そして半導体チップ２８の下面周囲に設けられた
バンプ２９を第１の接続電極２４上にボンディングする
ことにより、半導体チップ２８をサブ回路基板２１の上
面中央部に搭載するようにしてもよい。また、図４に示
す第３実施形態あるいは図５に示す第４実施形態のよう
に、配線パターンを含むサブ回路基板２１の上面に樹脂
封止材３０と同一の材料からなる保護膜３１を樹脂封止
剤３０の形成と同時に形成するようにしてもよい。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、第２の接続電極を基板に形成された開口部を介して
露出させ、該開口部内におけるこの露出面上に半田バン
プを形成しているので、基板自体によって溶融した半田
が第２の接続電極上から流出するのを阻止することがで
き、したがって従来のソルダーレジスト膜が不要とな
り、製造工程数を少なくすることができる。
ば、第２の接続電極を基板に形成された開口部を介して
露出させ、該開口部内におけるこの露出面上に半田バン
プを形成しているので、基板自体によって溶融した半田
が第２の接続電極上から流出するのを阻止することがで
き、したがって従来のソルダーレジスト膜が不要とな
り、製造工程数を少なくすることができる。
【図１】（Ａ）はこの発明の第１実施形態における半導
体装置の底面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
体装置の底面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図２】（Ａ）は図１に示す半田バンプの形成を説明す
るために示す一部の平面図、（Ｂ）はそのＢ−Ｂ線に沿
う断面図。
るために示す一部の平面図、（Ｂ）はそのＢ−Ｂ線に沿
う断面図。
【図３】この発明の第２実施形態における半導体装置の
断面図。
断面図。
【図４】この発明の第３実施形態における半導体装置の
断面図。
断面図。
【図５】この発明の第４実施形態における半導体装置の
断面図。
断面図。
【図６】（Ａ）は従来の半導体装置の底面図、（Ｂ）は
そのＢ−Ｂ線に沿う断面図。
そのＢ−Ｂ線に沿う断面図。
【図７】（Ａ）は図６に示す半田バンプの形成を説明す
るために示す一部の平面図、（Ｂ）はそのＢ−Ｂ線に沿
う断面図。
るために示す一部の平面図、（Ｂ）はそのＢ−Ｂ線に沿
う断面図。
２１ サブ回路基板 ２２ デバイスホール ２３ 開口部 ２４ 第１の接続電極 ２５ 第２の接続電極 ２６ 引き回し線 ２７ バンプ ２８ 半導体チップ
Claims (8)
- 【請求項１】 基板と、この基板に配列形成された複数
の第１の接続電極と複数の第２の接続電極と前記両接続
電極間を導通するための複数の引き回し線とからなる配
線パターンと、前記第１の接続電極にボンディングされ
て前記基板に搭載された半導体チップと、前記第２の接
続電極上に設けられた半田バンプとを備えた半導体装置
であって、前記基板の前記第２の接続電極に対応する部
分に開口部が形成され、前記開口部を介して露出された
露出面上に前記半田バンプが設けられていることを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の発明において、前記基板
にはデバイスホールが形成され、前記第１の接続電極は
前記デバイスホールに突出して形成され、前記半導体チ
ップは前記第１の接続電極にボンディングされているこ
とを特徴とする半導体装置。 - 【請求項３】 請求項１記載の発明において、前記第１
の接続電極は前記基板の上面に形成され、前記半導体チ
ップは前記第１の接続電極上にボンディングされている
ことを特徴とする半導体装置。 - 【請求項４】 請求項１〜３のいずれかに記載の発明に
おいて、前記配線パターンは前記基板の上面に形成さ
れ、前記半導体チップは樹脂封止材で封止され、前記配
線パターンを含む前記基板の上面には前記樹脂封止材と
同一の材料からなる保護膜が形成されていることを特徴
とする半導体装置。 - 【請求項５】 基板に半導体チップの各電極に接続され
る複数の第１の接続電極と各々が前記基板に設けられた
開口部を覆う複数の第２の接続電極と前記両接続電極間
を導通するための複数の引き回し線とからなる配線パタ
ーンを形成し、次いで前記基板に半導体チップを前記第
１の接続電極にボンディングして搭載し、前記第２の接
続電極に対応する各開口部内に半田バンプを形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の発明において、前記基板
にデバイスホールを形成し、前記第１の接続電極を前記
デバイスホールに突出させて形成し、前記半導体チップ
を前記第１の接続電極にボンディングすることを特徴と
する半導体装置の製造方法。 - 【請求項７】 請求項５記載の発明において、前記第１
の接続電極を前記基板の上面に形成し、前記半導体チッ
プを前記第１の接続電極上にボンディングすることを特
徴とする半導体装置の製造方法。 - 【請求項８】 請求項５〜７のいずれかに記載の発明に
おいて、前記配線パターンを前記基板の上面に形成し、
前記半導体チップを樹脂封止材で封止するとともに、前
記配線パターンを含む前記基板の上面に前記樹脂封止材
と同一の材料からなる保護膜を形成することを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34854095A JPH09172037A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34854095A JPH09172037A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172037A true JPH09172037A (ja) | 1997-06-30 |
Family
ID=18397704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34854095A Pending JPH09172037A (ja) | 1995-12-20 | 1995-12-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172037A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010251795A (ja) * | 2010-07-06 | 2010-11-04 | Hitachi Chem Co Ltd | 半導体パッケージ |
| WO2015020443A1 (ko) * | 2013-08-07 | 2015-02-12 | 주식회사 지피엔 | 테스트용 sub 인쇄회로기판의 측면 단자 가공구조 및 그 가공방법 |
-
1995
- 1995-12-20 JP JP34854095A patent/JPH09172037A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010251795A (ja) * | 2010-07-06 | 2010-11-04 | Hitachi Chem Co Ltd | 半導体パッケージ |
| WO2015020443A1 (ko) * | 2013-08-07 | 2015-02-12 | 주식회사 지피엔 | 테스트용 sub 인쇄회로기판의 측면 단자 가공구조 및 그 가공방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20050023930A (ko) | 테이프 배선 기판과 그를 이용한 반도체 칩 패키지 | |
| US6465886B1 (en) | Semiconductor device having circuit pattern and lands thereon | |
| US6271057B1 (en) | Method of making semiconductor chip package | |
| US20060097400A1 (en) | Substrate via pad structure providing reliable connectivity in array package devices | |
| WO2007080863A1 (ja) | 半導体装置、該半導体装置を実装するプリント配線基板、及びそれらの接続構造 | |
| JPH10256417A (ja) | 半導体パッケージの製造方法 | |
| KR100658120B1 (ko) | 필름 기판을 사용한 반도체 장치 제조 방법 | |
| KR20010033602A (ko) | 반도체 장치와 그 제조 방법 및 반도체 장치의 설치 구조및 설치 방법 | |
| JP4506168B2 (ja) | 半導体装置およびその実装構造 | |
| JPH09172037A (ja) | 半導体装置およびその製造方法 | |
| JP3831109B2 (ja) | 半導体パッケージ | |
| JP4159631B2 (ja) | 半導体パッケージの製造方法 | |
| JP3472601B2 (ja) | 半導体装置 | |
| JP2001168224A (ja) | 半導体装置、電子回路装置および製造方法 | |
| JP3875407B2 (ja) | 半導体パッケージ | |
| JPH09223759A (ja) | 半導体装置およびその製造方法 | |
| JPH0537146A (ja) | 配線基板 | |
| JP3656590B2 (ja) | 半導体装置用テープキャリアの製造方法 | |
| JPH10154766A (ja) | 半導体パッケージの製造方法及び半導体パッケージ | |
| JP3258564B2 (ja) | 半導体装置およびその製造方法 | |
| JPH1012664A (ja) | 電子部品の接合構造 | |
| JPH0955448A (ja) | 半導体装置の製造方法 | |
| JP2867547B2 (ja) | 導電突起の形成方法 | |
| JPH1012991A (ja) | 電子部品の接合構造 | |
| KR100763963B1 (ko) | 티비지에이 반도체 패키지용 기판과 이의 제조방법 |