JPH05274899A - 試験回路を内蔵したメモリー用半導体集積回路 - Google Patents
試験回路を内蔵したメモリー用半導体集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【目的】 メモリー用半導体集積回路に試験用回路を基
板の面積を増加することなく形成する。 【構成】 メモリー用半導体集積回路において、試験用
一括書き込み回路の一括書き込み信号伝送線、一括比較
回路用の状態検出用信号伝送線、および試験回路の信号
処理用トランジスタを、メモリーを構成する素子もしく
はメモリーを構成する素子上に形成した導電層、半導体
層、絶縁層からなる薄膜トランジスタから構成した。 【効果】 基板面積を増大することなく高速の試験がで
きる。
板の面積を増加することなく形成する。 【構成】 メモリー用半導体集積回路において、試験用
一括書き込み回路の一括書き込み信号伝送線、一括比較
回路用の状態検出用信号伝送線、および試験回路の信号
処理用トランジスタを、メモリーを構成する素子もしく
はメモリーを構成する素子上に形成した導電層、半導体
層、絶縁層からなる薄膜トランジスタから構成した。 【効果】 基板面積を増大することなく高速の試験がで
きる。
Description
【０００１】
【産業上の利用分野】本発明はメモリー用半導体集積回
路に関するもので、特に試験用一括書き込み信号伝送線
と試験用一括書き込み信号断続用電界効果トランジスタ
のチャネルを多結晶シリコン層又は非結晶シリコン層に
より形成させた試験回路を内蔵したメモリー用半導体集
積回路に関するものである。
路に関するもので、特に試験用一括書き込み信号伝送線
と試験用一括書き込み信号断続用電界効果トランジスタ
のチャネルを多結晶シリコン層又は非結晶シリコン層に
より形成させた試験回路を内蔵したメモリー用半導体集
積回路に関するものである。
【０００２】
【従来の技術】半導体メモリの大容量化に伴い、製品の
歩留の低下が問題となっている。チッフ面積の増大によ
りチップ内部の欠陥発生率が増加するだけでなく、微細
化による配線間隔の減少で１つの欠陥に対して複数の配
線にまたがる不良発生率が顕著に上昇するという欠点が
あった。特に、電界効果トランジスタを主要素子とする
書替え可能なメモリー用半導体集積回路の製造において
は、半導体集積回路の動作を保証するために、製造工程
中に半導体集積回路等の各種特性を試験しているが、こ
のような半導体集積回路の製造工程中に実施する半導体
集積回路の試験には多くの経費が要求され、しかも最近
の高集積度製品の場合における半導体集積回路の試験費
は製造経費中に占める比率が無視できないほど高く、試
験経費の大部分は試験装置使用料であり、償却経費と若
干の付帯経費が含まれる。また、試験時間は集積度の増
大とともに長くなるが、製造信頼性を高めるため集積密
度を小さく設計して製品信頼性の試験依存性を減少させ
ることにより、試験時間の増加を防止している。
歩留の低下が問題となっている。チッフ面積の増大によ
りチップ内部の欠陥発生率が増加するだけでなく、微細
化による配線間隔の減少で１つの欠陥に対して複数の配
線にまたがる不良発生率が顕著に上昇するという欠点が
あった。特に、電界効果トランジスタを主要素子とする
書替え可能なメモリー用半導体集積回路の製造において
は、半導体集積回路の動作を保証するために、製造工程
中に半導体集積回路等の各種特性を試験しているが、こ
のような半導体集積回路の製造工程中に実施する半導体
集積回路の試験には多くの経費が要求され、しかも最近
の高集積度製品の場合における半導体集積回路の試験費
は製造経費中に占める比率が無視できないほど高く、試
験経費の大部分は試験装置使用料であり、償却経費と若
干の付帯経費が含まれる。また、試験時間は集積度の増
大とともに長くなるが、製造信頼性を高めるため集積密
度を小さく設計して製品信頼性の試験依存性を減少させ
ることにより、試験時間の増加を防止している。
【０００３】このような実情に鑑みて試験費の減少は当
業界の長期的な目標となっていて、種々検討されてい
る。勿論、試験設備費の節減のために多数の並列試験を
実施しているが、この場合には当然付帯経費が多くなる
だけでなく、高価な高速試験機を必要とするという欠点
がある。
業界の長期的な目標となっていて、種々検討されてい
る。勿論、試験設備費の節減のために多数の並列試験を
実施しているが、この場合には当然付帯経費が多くなる
だけでなく、高価な高速試験機を必要とするという欠点
がある。
【０００４】このため、試験の簡単化の提案が多数発表
され、日本の電子情報通信学会技術研究報告、論文番号
ＳＤＭ８９−３１および３２（１９８９年６月２日発
表）と同じく電子情報通信学会技術研究報告、論文番号
ＳＤＭ９０−１９９（１９９１年３月２７日発表）には
ラインモードテスト（Ｌｉｎｅ Ｍｏｄｅ Ｔｅｓｔ）
とセルフテスト（Ｓｅｌｆ Ｔｅｓｔ）等が紹介されて
いる。まず、上記したＳＤＭ−３１「１６Ｍｂ ＤＲＡ
Ｍに適したメモリアレイ構造」には図４に示すように比
較回路（ＣＯＭＰＡＲＡＴＯＲ ＣＩＲＣＵＩＴ）４１
と多目的レジスタ（Ｍｕｌｔｉ Ｐｕｒｐｏｓｅ Ｒｅ
ｇｉｓｔｏｒ）４２を有しており、メモリチップ内で試
験の並列化を実行して試験時間を短縮するラインモード
試験に使用されている。ラインモード試験は一本のワー
ド線につながる全メモリセルを一括して試験し、並列度
を画期的に向上させる手法であり、多目的レジスタ２を
書き込みデータレジスタと期待値データレジスタとして
利用することにより、ランダムパターン（Ｒａｎｄｏｍ
Ｐａｔｔｅｒｎ）の試験を可能にするだけでなく、試
験時間の大幅な短縮を実現している。
され、日本の電子情報通信学会技術研究報告、論文番号
ＳＤＭ８９−３１および３２（１９８９年６月２日発
表）と同じく電子情報通信学会技術研究報告、論文番号
ＳＤＭ９０−１９９（１９９１年３月２７日発表）には
ラインモードテスト（Ｌｉｎｅ Ｍｏｄｅ Ｔｅｓｔ）
とセルフテスト（Ｓｅｌｆ Ｔｅｓｔ）等が紹介されて
いる。まず、上記したＳＤＭ−３１「１６Ｍｂ ＤＲＡ
Ｍに適したメモリアレイ構造」には図４に示すように比
較回路（ＣＯＭＰＡＲＡＴＯＲ ＣＩＲＣＵＩＴ）４１
と多目的レジスタ（Ｍｕｌｔｉ Ｐｕｒｐｏｓｅ Ｒｅ
ｇｉｓｔｏｒ）４２を有しており、メモリチップ内で試
験の並列化を実行して試験時間を短縮するラインモード
試験に使用されている。ラインモード試験は一本のワー
ド線につながる全メモリセルを一括して試験し、並列度
を画期的に向上させる手法であり、多目的レジスタ２を
書き込みデータレジスタと期待値データレジスタとして
利用することにより、ランダムパターン（Ｒａｎｄｏｍ
Ｐａｔｔｅｒｎ）の試験を可能にするだけでなく、試
験時間の大幅な短縮を実現している。
【０００５】また、上記の論文番号ＳＤＭ−３２「セル
フテスト機能を搭載した５５ｎｓ１６Ｍｂ ＤＲＡＭ」
も試験の手順の中の一部又は全部を並列化することによ
り、試験時間を短縮させるものであるところ、これは最
近ＤＲＡＭが大容量化するに伴い、メモリセルが正常に
動作しているか否かを試験する時間が長くなり、試験コ
ストが上昇する短所を解決したものと見ることができ
る。試験時間短縮に有効な、他の概念は「試験容易化」
というのであるが、試験容易化とは、チップに対して簡
単な操作を行うだけで試験が実行されることである。試
験容易化技術の一例として、ビルトインセルフテスト
（ＢＩＳＴ；Ｂｕｉｌｔ Ｉｎ ＳｅｌｆＴｅｓｔ）技
術があるが、これはチップ自身に自己試験機能を持たせ
るもので、例えばチップ外部から試験イネーブルクロッ
クを入力するだけで、つまり簡単な操作だけで自己試験
を自動的に行う手法である。この結果、メモリチップ数
に関係なく、何個でも同時に試験することができる。し
たがって、この自己試験機能を有する素子がメモリボー
ドに組み込まれたときにはボードの総合的な試験時間短
縮を図ることができる。このようにビルトインセルフ試
験は試験時間短縮に有効であり、またビルトインセルフ
試験は、ＬＳＩテスタの機能の一部を肩代わりするた
め、試験のコストを削減できる利点もある。
フテスト機能を搭載した５５ｎｓ１６Ｍｂ ＤＲＡＭ」
も試験の手順の中の一部又は全部を並列化することによ
り、試験時間を短縮させるものであるところ、これは最
近ＤＲＡＭが大容量化するに伴い、メモリセルが正常に
動作しているか否かを試験する時間が長くなり、試験コ
ストが上昇する短所を解決したものと見ることができ
る。試験時間短縮に有効な、他の概念は「試験容易化」
というのであるが、試験容易化とは、チップに対して簡
単な操作を行うだけで試験が実行されることである。試
験容易化技術の一例として、ビルトインセルフテスト
（ＢＩＳＴ；Ｂｕｉｌｔ Ｉｎ ＳｅｌｆＴｅｓｔ）技
術があるが、これはチップ自身に自己試験機能を持たせ
るもので、例えばチップ外部から試験イネーブルクロッ
クを入力するだけで、つまり簡単な操作だけで自己試験
を自動的に行う手法である。この結果、メモリチップ数
に関係なく、何個でも同時に試験することができる。し
たがって、この自己試験機能を有する素子がメモリボー
ドに組み込まれたときにはボードの総合的な試験時間短
縮を図ることができる。このようにビルトインセルフ試
験は試験時間短縮に有効であり、またビルトインセルフ
試験は、ＬＳＩテスタの機能の一部を肩代わりするた
め、試験のコストを削減できる利点もある。
【０００６】上記のＲＯＭ自己試験方式による構成は図
５に示すように試験手順を記憶したＲＯＭ５１、ＲＯＭ
５１を制御するプログラムカウンタ（ＰＣ）５２、試験
アドレスを発生させるアドレスカウンタ（ＡＣ）５３、
試験データを発生させるデータジェネレータ（ＤＧ）５
４、試験データとメモリから読み出したデータを比較す
るデータコンパレータ（ＤＣ）５５及び各回路のタイミ
ングを制御する信号の発生と自己試験時にメモリ本体を
制御する信号の発生に用いられる試験クロックジェネレ
ータ（ＴＣＧ）５６からなっている。
５に示すように試験手順を記憶したＲＯＭ５１、ＲＯＭ
５１を制御するプログラムカウンタ（ＰＣ）５２、試験
アドレスを発生させるアドレスカウンタ（ＡＣ）５３、
試験データを発生させるデータジェネレータ（ＤＧ）５
４、試験データとメモリから読み出したデータを比較す
るデータコンパレータ（ＤＣ）５５及び各回路のタイミ
ングを制御する信号の発生と自己試験時にメモリ本体を
制御する信号の発生に用いられる試験クロックジェネレ
ータ（ＴＣＧ）５６からなっている。
【０００７】ここで、ＲＯＭ自己試験回路の動作と各回
路ブロックの役割をマーチング試験を例にとり説明す
る。マーチング試験は通常全１２ステップからなり、各
ステップが試験の１サイクルに対応しており、各ステッ
プの意味は次の通りである。 ０ステップ：クリアサイクル（試験回路の初期化） １ステップ：バックグラウンドデータ書き込み（全メモ
リセルにデータ“０”を書き込み） ２ステップ、３ステップ：メモリセルに書き込まれてい
るデータを読み出して、 期待値である書
き込みデータ“０”と比較する。次にデータ“０
”の反転データ“１”を同じセルに書き込み、
この動作をメモリ セル第１ビット目から
第Ｎビット目まで繰り返す。 ４ステップ、５ステップ：２ステップ、３ステップの動
作を、データを反転して繰り返す。 ６ステップ〜１０ステップ：メモリセルのアドレスの進
め方を逆にして、つまり第Ｎビット目から第１ビット目
に向かって２ステップ〜５ステップと同じ手順で繰り返
す。 １１ステップ：試験終了（試験終了フラグ（ｆｌａｇ）
を出力する）。 以上のような手順中にエラーが検出された場合には、反
転ＥＲＲＯＲフラグを低レベルに下げて外部に知らせ
る。ただし、エラーが検出されても試験は中断せず、最
後まで行われる。
路ブロックの役割をマーチング試験を例にとり説明す
る。マーチング試験は通常全１２ステップからなり、各
ステップが試験の１サイクルに対応しており、各ステッ
プの意味は次の通りである。 ０ステップ：クリアサイクル（試験回路の初期化） １ステップ：バックグラウンドデータ書き込み（全メモ
リセルにデータ“０”を書き込み） ２ステップ、３ステップ：メモリセルに書き込まれてい
るデータを読み出して、 期待値である書
き込みデータ“０”と比較する。次にデータ“０
”の反転データ“１”を同じセルに書き込み、
この動作をメモリ セル第１ビット目から
第Ｎビット目まで繰り返す。 ４ステップ、５ステップ：２ステップ、３ステップの動
作を、データを反転して繰り返す。 ６ステップ〜１０ステップ：メモリセルのアドレスの進
め方を逆にして、つまり第Ｎビット目から第１ビット目
に向かって２ステップ〜５ステップと同じ手順で繰り返
す。 １１ステップ：試験終了（試験終了フラグ（ｆｌａｇ）
を出力する）。 以上のような手順中にエラーが検出された場合には、反
転ＥＲＲＯＲフラグを低レベルに下げて外部に知らせ
る。ただし、エラーが検出されても試験は中断せず、最
後まで行われる。
【０００８】次に、ＳＤＭ９０−１９９「マージド・マ
ッチライン・試験方式による６４ＭＤＲＡＭ」について
簡単に説明する。図６（Ａ）は各ＤＲＡＭ世代に対する
試験時間の関係を示している。１ビット毎に試験するビ
ット・バイ・ビット試験では、６４Ｍ ＤＲＡＭを１回
読み出すだけで１０秒（サイクル時間＝１５０ｎｓ）を
要し、数１０項目もの試験を行う出荷試験の場合１チッ
プ当たり１時間を越える状況となる。この試験時間増大
に対処するために１Ｍ ＤＲＡＭにおいて４ビット分を
並列に試験するマルチ・ビット試験（ＭＢＴ）方式が提
案され一部で実用化されている。そして、ＭＢＴ方式は
４Ｍ〜６４Ｍ ＤＲＡＭへ引き継がれようやく実用化さ
れている。
ッチライン・試験方式による６４ＭＤＲＡＭ」について
簡単に説明する。図６（Ａ）は各ＤＲＡＭ世代に対する
試験時間の関係を示している。１ビット毎に試験するビ
ット・バイ・ビット試験では、６４Ｍ ＤＲＡＭを１回
読み出すだけで１０秒（サイクル時間＝１５０ｎｓ）を
要し、数１０項目もの試験を行う出荷試験の場合１チッ
プ当たり１時間を越える状況となる。この試験時間増大
に対処するために１Ｍ ＤＲＡＭにおいて４ビット分を
並列に試験するマルチ・ビット試験（ＭＢＴ）方式が提
案され一部で実用化されている。そして、ＭＢＴ方式は
４Ｍ〜６４Ｍ ＤＲＡＭへ引き継がれようやく実用化さ
れている。
【０００９】しかし、ＭＢＴ方式では多くても１６〜６
４ビット分を並列に試験するだけなので、大幅な試験時
間短縮は期待できない。ＭＢＴ方式で数Ｋビット分を並
列に試験するにはプリアンプの数を数千個設ける必要が
あり、チップ面積増大の観点より実現困難である。
４ビット分を並列に試験するだけなので、大幅な試験時
間短縮は期待できない。ＭＢＴ方式で数Ｋビット分を並
列に試験するにはプリアンプの数を数千個設ける必要が
あり、チップ面積増大の観点より実現困難である。
【００１０】そこで、１ワード線分（数ｋビット分）を
一括して試験するライン・モード試験（ＬＭＴ）方式が
提案され、大幅な試験時間短縮を図る方式として注目さ
れている。しかし、従来のＬＭＴ方式ではコンパレータ
が各ビット線対毎に必要になる他、専用のマッチライン
や参照データを与える配線が必要となり、チップ面積の
増大を回避することには難しい問題があった。
一括して試験するライン・モード試験（ＬＭＴ）方式が
提案され、大幅な試験時間短縮を図る方式として注目さ
れている。しかし、従来のＬＭＴ方式ではコンパレータ
が各ビット線対毎に必要になる他、専用のマッチライン
や参照データを与える配線が必要となり、チップ面積の
増大を回避することには難しい問題があった。
【００１１】マージド・マンチライン・試験（ＭＭＴ）
方式は通常の読み出し動作に使用されるデータ出力線
を、試験モード時にはマッチラインとして使用し、さら
には通常の読み出し動作時に差動アンプとして動作する
回路を、試験モード時にはＷｉｒｅｄ ＯＲ回路（一種
のコンパレータ）として動作させることによりチップ面
積の増大をわずか０．１％以下に抑えている。図６
（Ｂ）に従来のＬＭＴ方式とＭＭＴ方式の比較を概念的
に示す。ＭＭＴ方式はＬＭＴ方式と同様に数Ｋビット分
を一括して試験できるので、図３（Ａ）に示すように６
４Ｍ ＤＲＡＭの１回の読み出しをわずか６１４μｓ
（サイクル時間＝１５０ｎｓ）で行うことができる。
方式は通常の読み出し動作に使用されるデータ出力線
を、試験モード時にはマッチラインとして使用し、さら
には通常の読み出し動作時に差動アンプとして動作する
回路を、試験モード時にはＷｉｒｅｄ ＯＲ回路（一種
のコンパレータ）として動作させることによりチップ面
積の増大をわずか０．１％以下に抑えている。図６
（Ｂ）に従来のＬＭＴ方式とＭＭＴ方式の比較を概念的
に示す。ＭＭＴ方式はＬＭＴ方式と同様に数Ｋビット分
を一括して試験できるので、図３（Ａ）に示すように６
４Ｍ ＤＲＡＭの１回の読み出しをわずか６１４μｓ
（サイクル時間＝１５０ｎｓ）で行うことができる。
【００１２】試験時間短縮と並んでアクセス時間の高速
化はＤＲＡＭの設計において最も重要な要素である。高
速アクセス時間を達成するために、ＭＭＴ方式ではデー
タ出力線とデータ入力線を各々設け、メモリセルからの
データをセンスアンプで増幅するだけでなく差動アンプ
でも同時に増幅し、アクセス時間（４５ｎｓ）を達成し
ている。
化はＤＲＡＭの設計において最も重要な要素である。高
速アクセス時間を達成するために、ＭＭＴ方式ではデー
タ出力線とデータ入力線を各々設け、メモリセルからの
データをセンスアンプで増幅するだけでなく差動アンプ
でも同時に増幅し、アクセス時間（４５ｎｓ）を達成し
ている。
【００１３】また、多結晶シリコン層又は非結晶シリコ
ン層を電界効果トランジスタ（ＦＥＴ）のチャネルとし
て使用した例が液晶表示装置あるいは書替え可能なメモ
リー用半導体集積回路の一種であるＳＲＡＭ（Ｓｔａｔ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に
ついて多数発表されており、「ＳＩＬＩＣＯＮ」（平成
３年４月号、シャープ株式会社発行）第１頁から第４頁
と、電子情報通信学会技術研究報告ＳＤＭ９１−１３
（日立製作所発表）、ＳＤＭ９１−１４（日本電気発
表）、ＳＤＭ９１−１５（三菱電機発表）などがある。
ン層を電界効果トランジスタ（ＦＥＴ）のチャネルとし
て使用した例が液晶表示装置あるいは書替え可能なメモ
リー用半導体集積回路の一種であるＳＲＡＭ（Ｓｔａｔ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に
ついて多数発表されており、「ＳＩＬＩＣＯＮ」（平成
３年４月号、シャープ株式会社発行）第１頁から第４頁
と、電子情報通信学会技術研究報告ＳＤＭ９１−１３
（日立製作所発表）、ＳＤＭ９１−１４（日本電気発
表）、ＳＤＭ９１−１５（三菱電機発表）などがある。
【００１４】
【発明が解決しようとする課題】このように、最近でも
ラインモード試験が注目されている。しかし、試験回路
については今なお改良の余地があり、本発明は、この改
良するために、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎ
ｓｉｓｔｏｒ；薄膜トランジスタ）を利用した試験回路
を提供するものである。従来は、大部分の回路要素を半
導体基板上に形成していたから、回路要素追加は半導体
基板面積の増加を生じ、半導体集積回路が大型化すると
ともに、半導体回路試験機の使用料金が減少しても、半
導体チップ等の材料費が半導体回路試験機の使用料金の
減少を相殺する程度に増加すると、総合的な試験費減少
という目標に到達できない問題があった。
ラインモード試験が注目されている。しかし、試験回路
については今なお改良の余地があり、本発明は、この改
良するために、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎ
ｓｉｓｔｏｒ；薄膜トランジスタ）を利用した試験回路
を提供するものである。従来は、大部分の回路要素を半
導体基板上に形成していたから、回路要素追加は半導体
基板面積の増加を生じ、半導体集積回路が大型化すると
ともに、半導体回路試験機の使用料金が減少しても、半
導体チップ等の材料費が半導体回路試験機の使用料金の
減少を相殺する程度に増加すると、総合的な試験費減少
という目標に到達できない問題があった。
【００１５】
【課題を解決するための手段】本発明は上記した実情に
鑑みて、半導体集積回路の面積を大きくすることなく試
験時間の大幅な減少と試験経費を節減するために発明さ
れたもので、主にラインモード試験、即ち多数のメモリ
セルに同時に同一信号を一括して書き込み、所定の操
作、例えば一定時間放置などを実施した後に、所定の複
数メモリセルの信号内容を読み出して同一性を比較検査
する一括比較方式に関するものであり、試験専用回路追
加に伴う半導体チップ面積の増加および製造経費の増大
を少なくする試験回路を内蔵した半導体集積回路であっ
て、試験用一括書き込み回路の一括書き込み信号伝送
線、一括比較回路用の状態検出用信号伝送線、および試
験回路の信号処理用トランジスタを、基板上に形成され
た素子を構成する導電層、絶縁層により形成したことを
特徴とする試験回路を内蔵したメモリー用半導体集積回
路を提供することにその目的がある。
鑑みて、半導体集積回路の面積を大きくすることなく試
験時間の大幅な減少と試験経費を節減するために発明さ
れたもので、主にラインモード試験、即ち多数のメモリ
セルに同時に同一信号を一括して書き込み、所定の操
作、例えば一定時間放置などを実施した後に、所定の複
数メモリセルの信号内容を読み出して同一性を比較検査
する一括比較方式に関するものであり、試験専用回路追
加に伴う半導体チップ面積の増加および製造経費の増大
を少なくする試験回路を内蔵した半導体集積回路であっ
て、試験用一括書き込み回路の一括書き込み信号伝送
線、一括比較回路用の状態検出用信号伝送線、および試
験回路の信号処理用トランジスタを、基板上に形成され
た素子を構成する導電層、絶縁層により形成したことを
特徴とする試験回路を内蔵したメモリー用半導体集積回
路を提供することにその目的がある。
【００１６】すなわち、ラインモード試験回路は、各種
試験回路の中では他回路より簡単であるが、図４に示す
ように、試験モード切替トランジスタ（試験回路断続ト
ランジスタ）と書き込み用回路及び出力試験（読み出し
比較）回路などを必要とするので、半導体片加工面積の
増大は避けられない。そこで、メモリー用半導体集積回
路が多層のポリシリコン層と金属層を使用している事実
を利用し、１層の多結晶シリコン層又は非結晶シリコン
層を電界効果トランジスタ（ＦＥＴ）のチャネルとして
使用し、絶縁層により隔てられた上側層又は下側層の導
電層（単結晶層、多結晶シリコン層、シリサイド層、金
属層など）を制御用ゲート層として使用する。また、配
線は任意の導電層を利用して形成することができる。
試験回路の中では他回路より簡単であるが、図４に示す
ように、試験モード切替トランジスタ（試験回路断続ト
ランジスタ）と書き込み用回路及び出力試験（読み出し
比較）回路などを必要とするので、半導体片加工面積の
増大は避けられない。そこで、メモリー用半導体集積回
路が多層のポリシリコン層と金属層を使用している事実
を利用し、１層の多結晶シリコン層又は非結晶シリコン
層を電界効果トランジスタ（ＦＥＴ）のチャネルとして
使用し、絶縁層により隔てられた上側層又は下側層の導
電層（単結晶層、多結晶シリコン層、シリサイド層、金
属層など）を制御用ゲート層として使用する。また、配
線は任意の導電層を利用して形成することができる。
【００１７】
【作用】この方法により試験用回路の配置に関する自由
度が向上し、記憶回路が必要とするデコーダなど周辺回
路の上層部に試験回路を重ねて配置することが容易にな
る。従って、試験回路追加による半導体基板面積の増加
を最小限にできる。
度が向上し、記憶回路が必要とするデコーダなど周辺回
路の上層部に試験回路を重ねて配置することが容易にな
る。従って、試験回路追加による半導体基板面積の増加
を最小限にできる。
【００１８】電界効果トランジスタ（ＦＥＴ）のチャネ
ルとして多結晶シリコン層又は非結晶シリコン層を使用
した場合には、トランジスタの遮断時漏洩電流が多く遮
断抵抗が低いだけでなく、通電時電流が少なく導通抵抗
が高い等の問題が予想される。しかし、試験用回路では
処理信号の電圧電流と使用周波数及びパルス波形を適当
に調整できるから、実用上の重要問題にはならない。
ルとして多結晶シリコン層又は非結晶シリコン層を使用
した場合には、トランジスタの遮断時漏洩電流が多く遮
断抵抗が低いだけでなく、通電時電流が少なく導通抵抗
が高い等の問題が予想される。しかし、試験用回路では
処理信号の電圧電流と使用周波数及びパルス波形を適当
に調整できるから、実用上の重要問題にはならない。
【００１９】例えば図４に示す出力試験（読み出し比
較）回路の場合、遮断される予定の電界効果トランジス
タ（ＦＥＴ）と導通となる予定の電界効果トランジスタ
（ＦＥＴ）が電圧分割回路を形成しているので、直列の
電界効果トランジスタ（ＦＥＴ）の個数を１２８個と仮
定した時に、遮断抵抗／導通抵抗比が１万以上であれ
ば、試験電圧の正常時入出力比（ＴＤｏｕｔ／ＴＤｉ
ｎ）が３８％以上（目標値＝１００％）となり、反転不
良時入出力比（０．０１％以下）に対する識別が容易に
なる。
較）回路の場合、遮断される予定の電界効果トランジス
タ（ＦＥＴ）と導通となる予定の電界効果トランジスタ
（ＦＥＴ）が電圧分割回路を形成しているので、直列の
電界効果トランジスタ（ＦＥＴ）の個数を１２８個と仮
定した時に、遮断抵抗／導通抵抗比が１万以上であれ
ば、試験電圧の正常時入出力比（ＴＤｏｕｔ／ＴＤｉ
ｎ）が３８％以上（目標値＝１００％）となり、反転不
良時入出力比（０．０１％以下）に対する識別が容易に
なる。
【００２０】 ＴＤｏｕｔ／ＴＤｉｎ＞（Ｒｏｆｆ／Ｒｏｎ）／｛Ｎｓ
×Ｎｓ個＋（Ｒｏｆｆ／Ｒｏｎ）｝＝０．３７９ ここで、Ｒｏｆｆはターンオフ抵抗、Ｒｏｎはターンオ
ン抵抗、ＮｓはＴＤｉｎからＴＤｏｕｔまで直列に連結
されたトランジスタの個数をそれぞれ示す。また書き込
み回路においては、センスアンプの交流的抵抗値、つま
りセンスアンプに付随する静電容量の平均的充放電電流
と書き込み電圧の比に対して断続電界効果トランジスタ
（ＦＥＴ）の遮断抵抗が約１０倍以上、導通抵抗が約
０．１倍以下で実用になる。従って、断続電界効果トラ
ンジスタ（ＴＦＴ）の遮断抵抗／導通抵抗比は約１００
であればよいが、導通抵抗値を適切に選定する必要があ
る。
×Ｎｓ個＋（Ｒｏｆｆ／Ｒｏｎ）｝＝０．３７９ ここで、Ｒｏｆｆはターンオフ抵抗、Ｒｏｎはターンオ
ン抵抗、ＮｓはＴＤｉｎからＴＤｏｕｔまで直列に連結
されたトランジスタの個数をそれぞれ示す。また書き込
み回路においては、センスアンプの交流的抵抗値、つま
りセンスアンプに付随する静電容量の平均的充放電電流
と書き込み電圧の比に対して断続電界効果トランジスタ
（ＦＥＴ）の遮断抵抗が約１０倍以上、導通抵抗が約
０．１倍以下で実用になる。従って、断続電界効果トラ
ンジスタ（ＴＦＴ）の遮断抵抗／導通抵抗比は約１００
であればよいが、導通抵抗値を適切に選定する必要があ
る。
【００２１】
【実施例】図１は本発明の１実施例を説明する回路図で
ある。図において各センスアンプ１，１’は同じ構造を
持ち、同じ構造の回路に接続されているので、第１セン
スアンプ１の場合について述べる。
ある。図において各センスアンプ１，１’は同じ構造を
持ち、同じ構造の回路に接続されているので、第１セン
スアンプ１の場合について述べる。
【００２２】第１センスアンプ１は入出力兼用の２個の
相補端子ＢＬ２，２’、反転ＢＬ端子３，３’を持ち、
メモリアレイ４のビットライン対２，３に接続されると
共に、少なくとも１個の端子がコラムデコーダ５又は
５’に接続されている。この図は、いわゆる折り返し構
造（Ｆｏｌｄｅｄ Ｂｉｔ Ｌｉｎｅ）を示すが、開放
構造（Ｏｐｅｎ Ｂｉｔ Ｌｉｎｅ）の場合にも適用で
きる。両端子は共に試験回路１０を断続するためのトラ
ンジスタ１１，１２を介して試験回路１０に接続されて
いて、２個以上のセンスアンプに同一の書き込み信号を
同時に供給する試験書き込み回路２０並びに２個以上の
センスアンプの出力が同一であるか否かを試験する同一
性判定回路３０に接続されている。
相補端子ＢＬ２，２’、反転ＢＬ端子３，３’を持ち、
メモリアレイ４のビットライン対２，３に接続されると
共に、少なくとも１個の端子がコラムデコーダ５又は
５’に接続されている。この図は、いわゆる折り返し構
造（Ｆｏｌｄｅｄ Ｂｉｔ Ｌｉｎｅ）を示すが、開放
構造（Ｏｐｅｎ Ｂｉｔ Ｌｉｎｅ）の場合にも適用で
きる。両端子は共に試験回路１０を断続するためのトラ
ンジスタ１１，１２を介して試験回路１０に接続されて
いて、２個以上のセンスアンプに同一の書き込み信号を
同時に供給する試験書き込み回路２０並びに２個以上の
センスアンプの出力が同一であるか否かを試験する同一
性判定回路３０に接続されている。
【００２３】説明の便宜のため、全トランジスタをＮチ
ャネルと仮定し、ゲート入力がハイレベルならば導通、
ローレベルならば非導通になるものとするが、逆の関係
が必要ならばＰチャネル型を使用しても差し支えない。
また、Ｎ，Ｐチャネルを混合使用してもよい。試験実施
時には、トランジスタ１１，１２を導通状態とし、特に
試験信号書き込み時には、その時だけ一括書き込み指示
信号線ＷＥにハイレベル信号を供給して、相補的信号Ｗ
Ｄ，反転ＷＤをトランジスタ１３，１４を介して、さら
にトランジスタ１１，１２を介して第１センスアップ１
に供給する。書き込み信号ＷＤをハイレベルとするか、
又はローレベルとするかは書き込み信号のレベルと書き
込むべきビット線２又は３の選び方に応じて決定され
る。
ャネルと仮定し、ゲート入力がハイレベルならば導通、
ローレベルならば非導通になるものとするが、逆の関係
が必要ならばＰチャネル型を使用しても差し支えない。
また、Ｎ，Ｐチャネルを混合使用してもよい。試験実施
時には、トランジスタ１１，１２を導通状態とし、特に
試験信号書き込み時には、その時だけ一括書き込み指示
信号線ＷＥにハイレベル信号を供給して、相補的信号Ｗ
Ｄ，反転ＷＤをトランジスタ１３，１４を介して、さら
にトランジスタ１１，１２を介して第１センスアップ１
に供給する。書き込み信号ＷＤをハイレベルとするか、
又はローレベルとするかは書き込み信号のレベルと書き
込むべきビット線２又は３の選び方に応じて決定され
る。
【００２４】読み出し試験の時には、一括書き込み指示
信号線ＷＥをローレベルとし、読み出されるべき信号が
トランジスタ１５を導通状態にすると予想されるなら
ば、試験データ線ＴＤｉｎにハイレベルの信号を加え、
もしもトランジスタ１６を導通状態にすると予想される
ならば、補償的試験データ線反転ＴＤｉｎにハイレベル
の信号を加えて、試験データ線の出力ＴＤｏｕｔあるい
は反転ＴＤｏｕｔの出力電圧を測定し、この測定した電
圧の大小により良否を判定する。
信号線ＷＥをローレベルとし、読み出されるべき信号が
トランジスタ１５を導通状態にすると予想されるなら
ば、試験データ線ＴＤｉｎにハイレベルの信号を加え、
もしもトランジスタ１６を導通状態にすると予想される
ならば、補償的試験データ線反転ＴＤｉｎにハイレベル
の信号を加えて、試験データ線の出力ＴＤｏｕｔあるい
は反転ＴＤｏｕｔの出力電圧を測定し、この測定した電
圧の大小により良否を判定する。
【００２５】本例の試験書き込み回路２０と同一性判定
回路３０は、主要部分が薄膜トランジスタ１３ないし１
８により構成されている。トランジスタ１１、１２はシ
リコン基板上に形成されたＮチャネルＭＯＳ電界効果ト
ランジスタ（ＦＥＴ）であり、試験指示（Ｔｅｓｔ Ｅ
ｎａｂｌｅ）信号ＴＥがハイレベルの場合、第１センス
アンプ１と試験回路１０を接続する。
回路３０は、主要部分が薄膜トランジスタ１３ないし１
８により構成されている。トランジスタ１１、１２はシ
リコン基板上に形成されたＮチャネルＭＯＳ電界効果ト
ランジスタ（ＦＥＴ）であり、試験指示（Ｔｅｓｔ Ｅ
ｎａｂｌｅ）信号ＴＥがハイレベルの場合、第１センス
アンプ１と試験回路１０を接続する。
【００２６】図２は図１の実施例回路の中、薄膜トラン
ジスタ１３、１５、１７及び通常のトランジスタ１１の
概念的配置状況を示す断面図である。この構造は、従来
の多結晶配線層３層と少なくとも１層の金属配線層を使
用するメモリー用集積回路に適用できる構造である。ビ
ット線２’には基板側より数えて３番目の多結晶層（ポ
リシリコン層（３）１０６）を使い、並列試験用一括書
き込みデータはＷＤ線（薄膜ポリシリコン層１０８）、
書き込み指示信号は一括書き込み指示信号線ＷＥ（Ａｌ
層（１）１１１）を通して供給される。また、全部の読
み出し信号が同一論理値であるか否かを試験するために
状態検出用信号が試験データ線ＴＤｉｎと相補的試験デ
ータ線反転ＴＤｉｎに、検査用基準値はＧＮＤ線３３に
各々供給される。
ジスタ１３、１５、１７及び通常のトランジスタ１１の
概念的配置状況を示す断面図である。この構造は、従来
の多結晶配線層３層と少なくとも１層の金属配線層を使
用するメモリー用集積回路に適用できる構造である。ビ
ット線２’には基板側より数えて３番目の多結晶層（ポ
リシリコン層（３）１０６）を使い、並列試験用一括書
き込みデータはＷＤ線（薄膜ポリシリコン層１０８）、
書き込み指示信号は一括書き込み指示信号線ＷＥ（Ａｌ
層（１）１１１）を通して供給される。また、全部の読
み出し信号が同一論理値であるか否かを試験するために
状態検出用信号が試験データ線ＴＤｉｎと相補的試験デ
ータ線反転ＴＤｉｎに、検査用基準値はＧＮＤ線３３に
各々供給される。
【００２７】薄膜トランジスタ（ＴＦＴ）構造はチャネ
ル部が真性（絶縁性）多結晶シリコン（薄膜ポリシリコ
ン層１０８）、ソース１３ＷＤ／ドレイン部ＷＥと接続
線１３ＳＤは導電用不純物を添加した多結晶シリコン
（薄膜ポリシリコン層１０８）、ゲート絶縁膜１３ＧＩ
はＳｉ3 Ｎ4 、ゲート電極１３ＧはＡｌ層（１）１１１
により構成されている。薄膜ポリシリコン層１０８の代
わりに非結晶シリコン層を使う場合も予想されるが、薄
膜ポリシリコン層の方が使いやすい。薄膜ポリシリコン
層１０８をチャネル部１３’とＷＤ線等の接続線に兼用
するため、この接続線部分には導電用不純物を添加しな
ければならい。この添加作業はイオン注入を利用して、
薄膜トランジスタ（ＴＦＴ）のゲート絶縁膜１０９形成
後に実施される。この時に添加不純物の一部が下層のポ
リシリコン層（３）１０６にも混入される可能性がある
が、介在する絶縁物１０７の厚さに比して打ち込み深さ
が浅いため影響は少ない。なお、薄膜トランジスタ（Ｔ
ＦＴ）のゲート絶縁膜１０９としてはＳｉ3 Ｎ4 が適し
ており、上層絶縁物１１０がＳｉＯ2 の場合にエッチン
グ選択比を十分大きくできる。
ル部が真性（絶縁性）多結晶シリコン（薄膜ポリシリコ
ン層１０８）、ソース１３ＷＤ／ドレイン部ＷＥと接続
線１３ＳＤは導電用不純物を添加した多結晶シリコン
（薄膜ポリシリコン層１０８）、ゲート絶縁膜１３ＧＩ
はＳｉ3 Ｎ4 、ゲート電極１３ＧはＡｌ層（１）１１１
により構成されている。薄膜ポリシリコン層１０８の代
わりに非結晶シリコン層を使う場合も予想されるが、薄
膜ポリシリコン層の方が使いやすい。薄膜ポリシリコン
層１０８をチャネル部１３’とＷＤ線等の接続線に兼用
するため、この接続線部分には導電用不純物を添加しな
ければならい。この添加作業はイオン注入を利用して、
薄膜トランジスタ（ＴＦＴ）のゲート絶縁膜１０９形成
後に実施される。この時に添加不純物の一部が下層のポ
リシリコン層（３）１０６にも混入される可能性がある
が、介在する絶縁物１０７の厚さに比して打ち込み深さ
が浅いため影響は少ない。なお、薄膜トランジスタ（Ｔ
ＦＴ）のゲート絶縁膜１０９としてはＳｉ3 Ｎ4 が適し
ており、上層絶縁物１１０がＳｉＯ2 の場合にエッチン
グ選択比を十分大きくできる。
【００２８】図３は試験回路の主要部平面配置図であっ
て図４の２０および３０に示す部分に対応し、上層より
Ａｌゲート層１１１、図示されない薄膜トランジスタ
（ＴＦＴ）用ゲート絶縁膜、薄膜ポリシリコン層１０
８、図示されない絶縁層、ポリシリコンビット線層（ｐ
ｏｌｙ Ｓｉ Ｂｉｔ Ｌｉｎｅ層）２’により構成さ
れている。各層は所定の平面形状に形成され、各絶縁層
には層間接続用のバイア孔（ｖｉａ ｈｏｌｅ）１１
２，１１３が形成されている。薄膜ポリシリコン層１０
８は、不純物を含まないチャネル部分１０８ＣＨと、導
電不純物が拡散した導電部１０８ＳＤに分けられる。こ
の薄膜トランジスタ（ＴＦＴ）部分は通常の単結晶トラ
ンジスタ（ＦＥＴ）により置換できる。
て図４の２０および３０に示す部分に対応し、上層より
Ａｌゲート層１１１、図示されない薄膜トランジスタ
（ＴＦＴ）用ゲート絶縁膜、薄膜ポリシリコン層１０
８、図示されない絶縁層、ポリシリコンビット線層（ｐ
ｏｌｙ Ｓｉ Ｂｉｔ Ｌｉｎｅ層）２’により構成さ
れている。各層は所定の平面形状に形成され、各絶縁層
には層間接続用のバイア孔（ｖｉａ ｈｏｌｅ）１１
２，１１３が形成されている。薄膜ポリシリコン層１０
８は、不純物を含まないチャネル部分１０８ＣＨと、導
電不純物が拡散した導電部１０８ＳＤに分けられる。こ
の薄膜トランジスタ（ＴＦＴ）部分は通常の単結晶トラ
ンジスタ（ＦＥＴ）により置換できる。
【００２９】図１から図３に示す実施例では通常のポリ
シリコン層を３層使用しているが、図５に示すデコーダ
部が３層全部を使う場合には４層構成として、第４ポリ
シリコン層をビット線として使用するとよい。また、メ
モリアレイのビット線としてＡＬ層を使用する場合には
通過孔により配線層を交換してもよい。更に、図１に示
すコラムデコーダ５、５’に至る配線が図２、図３には
示されていないが、これは図２のトランジスタ１１を迂
回する方法によりデコーダ５に接続できる。
シリコン層を３層使用しているが、図５に示すデコーダ
部が３層全部を使う場合には４層構成として、第４ポリ
シリコン層をビット線として使用するとよい。また、メ
モリアレイのビット線としてＡＬ層を使用する場合には
通過孔により配線層を交換してもよい。更に、図１に示
すコラムデコーダ５、５’に至る配線が図２、図３には
示されていないが、これは図２のトランジスタ１１を迂
回する方法によりデコーダ５に接続できる。
【００３０】
【発明の効果】以上説明したように、本発明を利用すれ
ば、一括試験用回路を薄膜トランジスタ（ＴＦＴ）によ
り構成できるきで、単結晶基板の面積を増加することな
く内蔵試験回路を形成できる効果がある。特にメモリセ
ルなどに薄膜トランジスタ（ＴＦＴ）を使用する場合に
は、特別に追加しなければならない処理がないから効果
が大きい。
ば、一括試験用回路を薄膜トランジスタ（ＴＦＴ）によ
り構成できるきで、単結晶基板の面積を増加することな
く内蔵試験回路を形成できる効果がある。特にメモリセ
ルなどに薄膜トランジスタ（ＴＦＴ）を使用する場合に
は、特別に追加しなければならない処理がないから効果
が大きい。
【図１】本発明の１実施例を示す回路図。
【図２】本発明の１実施例を示す集積回路の断面図。
【図３】本発明の１実施例の試験回路の要部の平面配置
図である。
図である。
【図４】従来のメモリアレイによる多目的レジスタと比
較器の回路図。
較器の回路図。
【図５】従来のＲＯＭ方式セルフ試験によるメモリのブ
ロック構成図。
ロック構成図。
【図６】各ＤＲＡＭ世代に対する試験時間の推移および
従来のＬＭＴ方式とＭＭＴ方式の比較図。
従来のＬＭＴ方式とＭＭＴ方式の比較図。
１，１’…センスアンプ、２，２’…入出力兼用の２個
の相補端子ＢＬ、３，３’…反転ＢＬ端子、４…メモリ
アレイ、５，５’…コラムデコーダ、１０…試験回路、
１１，１２…トランジスタ、１３，１４，１５，１６，
１７，１８…薄膜トランジスタ、１３’…チャンネル
部、１３Ｇ…ゲート、１３ＧＩ…ゲート絶縁膜、１３Ｓ
Ｄ…接続線、２０…試験書き込み回路、３０…同一性判
定回路、１００…シリコン基板、１０１，１０３，１０
５、１１０…絶縁層、１０２，１０４，１０６…ポリシ
リコン層、１０７…平坦化絶縁層、１０８…薄膜ポリシ
リコン層、１０８ＣＨ…チャンネル部分、１０８ＳＤ…
導電部、１０９…ＴＦＴゲート絶縁層、１１１…アルミ
ニウム層、３３…ＧＮＤ線、１１２，１１３…バイア
孔、４１…比較回路、４２…多目的レジスタ、５１…Ｒ
ＯＭ、５２…プログラムカウンタ、５３…アドレスカウ
ンタ、５４…データジェネレータ、５５…データコンパ
レータ、５６…試験クロックジェネレータ
の相補端子ＢＬ、３，３’…反転ＢＬ端子、４…メモリ
アレイ、５，５’…コラムデコーダ、１０…試験回路、
１１，１２…トランジスタ、１３，１４，１５，１６，
１７，１８…薄膜トランジスタ、１３’…チャンネル
部、１３Ｇ…ゲート、１３ＧＩ…ゲート絶縁膜、１３Ｓ
Ｄ…接続線、２０…試験書き込み回路、３０…同一性判
定回路、１００…シリコン基板、１０１，１０３，１０
５、１１０…絶縁層、１０２，１０４，１０６…ポリシ
リコン層、１０７…平坦化絶縁層、１０８…薄膜ポリシ
リコン層、１０８ＣＨ…チャンネル部分、１０８ＳＤ…
導電部、１０９…ＴＦＴゲート絶縁層、１１１…アルミ
ニウム層、３３…ＧＮＤ線、１１２，１１３…バイア
孔、４１…比較回路、４２…多目的レジスタ、５１…Ｒ
ＯＭ、５２…プログラムカウンタ、５３…アドレスカウ
ンタ、５４…データジェネレータ、５５…データコンパ
レータ、５６…試験クロックジェネレータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｗ 8406−4Ｍ 27/10 ４８１ 8728−4Ｍ
Claims (2)
- 【請求項１】 メモリー用半導体集積回路において、試
験用一括書き込み回路の一括書き込み信号伝送線、一括
比較回路用の状態検出用信号伝送線、および試験回路の
信号処理用トランジスタを、メモリーを構成する素子も
しくはメモリーを構成する素子上に形成した導電層、半
導体層、絶縁層により形成したことを特徴とする試験回
路を内蔵したメモリー用半導体集積回路。 - 【請求項２】 試験回路の全部または一部がメモリー用
の素子上に形成した薄膜トランジスタから構成されてい
ることを特徴とする請求項１記載の試験回路を内蔵した
メモリー用半導体集積回路。
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