JPH05274899A - 試験回路を内蔵したメモリー用半導体集積回路 - Google Patents
試験回路を内蔵したメモリー用半導体集積回路Info
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Abstract
板の面積を増加することなく形成する。 【構成】 メモリー用半導体集積回路において、試験用
一括書き込み回路の一括書き込み信号伝送線、一括比較
回路用の状態検出用信号伝送線、および試験回路の信号
処理用トランジスタを、メモリーを構成する素子もしく
はメモリーを構成する素子上に形成した導電層、半導体
層、絶縁層からなる薄膜トランジスタから構成した。 【効果】 基板面積を増大することなく高速の試験がで
きる。
Description
路に関するもので、特に試験用一括書き込み信号伝送線
と試験用一括書き込み信号断続用電界効果トランジスタ
のチャネルを多結晶シリコン層又は非結晶シリコン層に
より形成させた試験回路を内蔵したメモリー用半導体集
積回路に関するものである。
歩留の低下が問題となっている。チッフ面積の増大によ
りチップ内部の欠陥発生率が増加するだけでなく、微細
化による配線間隔の減少で1つの欠陥に対して複数の配
線にまたがる不良発生率が顕著に上昇するという欠点が
あった。特に、電界効果トランジスタを主要素子とする
書替え可能なメモリー用半導体集積回路の製造において
は、半導体集積回路の動作を保証するために、製造工程
中に半導体集積回路等の各種特性を試験しているが、こ
のような半導体集積回路の製造工程中に実施する半導体
集積回路の試験には多くの経費が要求され、しかも最近
の高集積度製品の場合における半導体集積回路の試験費
は製造経費中に占める比率が無視できないほど高く、試
験経費の大部分は試験装置使用料であり、償却経費と若
干の付帯経費が含まれる。また、試験時間は集積度の増
大とともに長くなるが、製造信頼性を高めるため集積密
度を小さく設計して製品信頼性の試験依存性を減少させ
ることにより、試験時間の増加を防止している。
業界の長期的な目標となっていて、種々検討されてい
る。勿論、試験設備費の節減のために多数の並列試験を
実施しているが、この場合には当然付帯経費が多くなる
だけでなく、高価な高速試験機を必要とするという欠点
がある。
され、日本の電子情報通信学会技術研究報告、論文番号
SDM89−31および32(1989年6月2日発
表)と同じく電子情報通信学会技術研究報告、論文番号
SDM90−199(1991年3月27日発表)には
ラインモードテスト(Line Mode Test)
とセルフテスト(Self Test)等が紹介されて
いる。まず、上記したSDM−31「16Mb DRA
Mに適したメモリアレイ構造」には図4に示すように比
較回路(COMPARATOR CIRCUIT)41
と多目的レジスタ(Multi Purpose Re
gistor)42を有しており、メモリチップ内で試
験の並列化を実行して試験時間を短縮するラインモード
試験に使用されている。ラインモード試験は一本のワー
ド線につながる全メモリセルを一括して試験し、並列度
を画期的に向上させる手法であり、多目的レジスタ2を
書き込みデータレジスタと期待値データレジスタとして
利用することにより、ランダムパターン(Random
Pattern)の試験を可能にするだけでなく、試
験時間の大幅な短縮を実現している。
フテスト機能を搭載した55ns16Mb DRAM」
も試験の手順の中の一部又は全部を並列化することによ
り、試験時間を短縮させるものであるところ、これは最
近DRAMが大容量化するに伴い、メモリセルが正常に
動作しているか否かを試験する時間が長くなり、試験コ
ストが上昇する短所を解決したものと見ることができ
る。試験時間短縮に有効な、他の概念は「試験容易化」
というのであるが、試験容易化とは、チップに対して簡
単な操作を行うだけで試験が実行されることである。試
験容易化技術の一例として、ビルトインセルフテスト
(BIST;Built In SelfTest)技
術があるが、これはチップ自身に自己試験機能を持たせ
るもので、例えばチップ外部から試験イネーブルクロッ
クを入力するだけで、つまり簡単な操作だけで自己試験
を自動的に行う手法である。この結果、メモリチップ数
に関係なく、何個でも同時に試験することができる。し
たがって、この自己試験機能を有する素子がメモリボー
ドに組み込まれたときにはボードの総合的な試験時間短
縮を図ることができる。このようにビルトインセルフ試
験は試験時間短縮に有効であり、またビルトインセルフ
試験は、LSIテスタの機能の一部を肩代わりするた
め、試験のコストを削減できる利点もある。
5に示すように試験手順を記憶したROM51、ROM
51を制御するプログラムカウンタ(PC)52、試験
アドレスを発生させるアドレスカウンタ(AC)53、
試験データを発生させるデータジェネレータ(DG)5
4、試験データとメモリから読み出したデータを比較す
るデータコンパレータ(DC)55及び各回路のタイミ
ングを制御する信号の発生と自己試験時にメモリ本体を
制御する信号の発生に用いられる試験クロックジェネレ
ータ(TCG)56からなっている。
路ブロックの役割をマーチング試験を例にとり説明す
る。マーチング試験は通常全12ステップからなり、各
ステップが試験の1サイクルに対応しており、各ステッ
プの意味は次の通りである。 0ステップ:クリアサイクル(試験回路の初期化) 1ステップ:バックグラウンドデータ書き込み(全メモ
リセルにデータ“0”を書き込み) 2ステップ、3ステップ:メモリセルに書き込まれてい
るデータを読み出して、 期待値である書
き込みデータ“0”と比較する。次にデータ“0
”の反転データ“1”を同じセルに書き込み、
この動作をメモリ セル第1ビット目から
第Nビット目まで繰り返す。 4ステップ、5ステップ:2ステップ、3ステップの動
作を、データを反転して繰り返す。 6ステップ〜10ステップ:メモリセルのアドレスの進
め方を逆にして、つまり第Nビット目から第1ビット目
に向かって2ステップ〜5ステップと同じ手順で繰り返
す。 11ステップ:試験終了(試験終了フラグ(flag)
を出力する)。 以上のような手順中にエラーが検出された場合には、反
転ERRORフラグを低レベルに下げて外部に知らせ
る。ただし、エラーが検出されても試験は中断せず、最
後まで行われる。
ッチライン・試験方式による64MDRAM」について
簡単に説明する。図6(A)は各DRAM世代に対する
試験時間の関係を示している。1ビット毎に試験するビ
ット・バイ・ビット試験では、64M DRAMを1回
読み出すだけで10秒(サイクル時間=150ns)を
要し、数10項目もの試験を行う出荷試験の場合1チッ
プ当たり1時間を越える状況となる。この試験時間増大
に対処するために1M DRAMにおいて4ビット分を
並列に試験するマルチ・ビット試験(MBT)方式が提
案され一部で実用化されている。そして、MBT方式は
4M〜64M DRAMへ引き継がれようやく実用化さ
れている。
4ビット分を並列に試験するだけなので、大幅な試験時
間短縮は期待できない。MBT方式で数Kビット分を並
列に試験するにはプリアンプの数を数千個設ける必要が
あり、チップ面積増大の観点より実現困難である。
一括して試験するライン・モード試験(LMT)方式が
提案され、大幅な試験時間短縮を図る方式として注目さ
れている。しかし、従来のLMT方式ではコンパレータ
が各ビット線対毎に必要になる他、専用のマッチライン
や参照データを与える配線が必要となり、チップ面積の
増大を回避することには難しい問題があった。
方式は通常の読み出し動作に使用されるデータ出力線
を、試験モード時にはマッチラインとして使用し、さら
には通常の読み出し動作時に差動アンプとして動作する
回路を、試験モード時にはWired OR回路(一種
のコンパレータ)として動作させることによりチップ面
積の増大をわずか0.1%以下に抑えている。図6
(B)に従来のLMT方式とMMT方式の比較を概念的
に示す。MMT方式はLMT方式と同様に数Kビット分
を一括して試験できるので、図3(A)に示すように6
4M DRAMの1回の読み出しをわずか614μs
(サイクル時間=150ns)で行うことができる。
化はDRAMの設計において最も重要な要素である。高
速アクセス時間を達成するために、MMT方式ではデー
タ出力線とデータ入力線を各々設け、メモリセルからの
データをセンスアンプで増幅するだけでなく差動アンプ
でも同時に増幅し、アクセス時間(45ns)を達成し
ている。
ン層を電界効果トランジスタ(FET)のチャネルとし
て使用した例が液晶表示装置あるいは書替え可能なメモ
リー用半導体集積回路の一種であるSRAM(Stat
ic Random Access Memory)に
ついて多数発表されており、「SILICON」(平成
3年4月号、シャープ株式会社発行)第1頁から第4頁
と、電子情報通信学会技術研究報告SDM91−13
(日立製作所発表)、SDM91−14(日本電気発
表)、SDM91−15(三菱電機発表)などがある。
ラインモード試験が注目されている。しかし、試験回路
については今なお改良の余地があり、本発明は、この改
良するために、TFT(Thin Film Tran
sistor;薄膜トランジスタ)を利用した試験回路
を提供するものである。従来は、大部分の回路要素を半
導体基板上に形成していたから、回路要素追加は半導体
基板面積の増加を生じ、半導体集積回路が大型化すると
ともに、半導体回路試験機の使用料金が減少しても、半
導体チップ等の材料費が半導体回路試験機の使用料金の
減少を相殺する程度に増加すると、総合的な試験費減少
という目標に到達できない問題があった。
鑑みて、半導体集積回路の面積を大きくすることなく試
験時間の大幅な減少と試験経費を節減するために発明さ
れたもので、主にラインモード試験、即ち多数のメモリ
セルに同時に同一信号を一括して書き込み、所定の操
作、例えば一定時間放置などを実施した後に、所定の複
数メモリセルの信号内容を読み出して同一性を比較検査
する一括比較方式に関するものであり、試験専用回路追
加に伴う半導体チップ面積の増加および製造経費の増大
を少なくする試験回路を内蔵した半導体集積回路であっ
て、試験用一括書き込み回路の一括書き込み信号伝送
線、一括比較回路用の状態検出用信号伝送線、および試
験回路の信号処理用トランジスタを、基板上に形成され
た素子を構成する導電層、絶縁層により形成したことを
特徴とする試験回路を内蔵したメモリー用半導体集積回
路を提供することにその目的がある。
試験回路の中では他回路より簡単であるが、図4に示す
ように、試験モード切替トランジスタ(試験回路断続ト
ランジスタ)と書き込み用回路及び出力試験(読み出し
比較)回路などを必要とするので、半導体片加工面積の
増大は避けられない。そこで、メモリー用半導体集積回
路が多層のポリシリコン層と金属層を使用している事実
を利用し、1層の多結晶シリコン層又は非結晶シリコン
層を電界効果トランジスタ(FET)のチャネルとして
使用し、絶縁層により隔てられた上側層又は下側層の導
電層(単結晶層、多結晶シリコン層、シリサイド層、金
属層など)を制御用ゲート層として使用する。また、配
線は任意の導電層を利用して形成することができる。
度が向上し、記憶回路が必要とするデコーダなど周辺回
路の上層部に試験回路を重ねて配置することが容易にな
る。従って、試験回路追加による半導体基板面積の増加
を最小限にできる。
ルとして多結晶シリコン層又は非結晶シリコン層を使用
した場合には、トランジスタの遮断時漏洩電流が多く遮
断抵抗が低いだけでなく、通電時電流が少なく導通抵抗
が高い等の問題が予想される。しかし、試験用回路では
処理信号の電圧電流と使用周波数及びパルス波形を適当
に調整できるから、実用上の重要問題にはならない。
較)回路の場合、遮断される予定の電界効果トランジス
タ(FET)と導通となる予定の電界効果トランジスタ
(FET)が電圧分割回路を形成しているので、直列の
電界効果トランジスタ(FET)の個数を128個と仮
定した時に、遮断抵抗/導通抵抗比が1万以上であれ
ば、試験電圧の正常時入出力比(TDout/TDi
n)が38%以上(目標値=100%)となり、反転不
良時入出力比(0.01%以下)に対する識別が容易に
なる。
×Ns個+(Roff/Ron)}=0.379 ここで、Roffはターンオフ抵抗、Ronはターンオ
ン抵抗、NsはTDinからTDoutまで直列に連結
されたトランジスタの個数をそれぞれ示す。また書き込
み回路においては、センスアンプの交流的抵抗値、つま
りセンスアンプに付随する静電容量の平均的充放電電流
と書き込み電圧の比に対して断続電界効果トランジスタ
(FET)の遮断抵抗が約10倍以上、導通抵抗が約
0.1倍以下で実用になる。従って、断続電界効果トラ
ンジスタ(TFT)の遮断抵抗/導通抵抗比は約100
であればよいが、導通抵抗値を適切に選定する必要があ
る。
ある。図において各センスアンプ1,1’は同じ構造を
持ち、同じ構造の回路に接続されているので、第1セン
スアンプ1の場合について述べる。
相補端子BL2,2’、反転BL端子3,3’を持ち、
メモリアレイ4のビットライン対2,3に接続されると
共に、少なくとも1個の端子がコラムデコーダ5又は
5’に接続されている。この図は、いわゆる折り返し構
造(Folded Bit Line)を示すが、開放
構造(Open Bit Line)の場合にも適用で
きる。両端子は共に試験回路10を断続するためのトラ
ンジスタ11,12を介して試験回路10に接続されて
いて、2個以上のセンスアンプに同一の書き込み信号を
同時に供給する試験書き込み回路20並びに2個以上の
センスアンプの出力が同一であるか否かを試験する同一
性判定回路30に接続されている。
ャネルと仮定し、ゲート入力がハイレベルならば導通、
ローレベルならば非導通になるものとするが、逆の関係
が必要ならばPチャネル型を使用しても差し支えない。
また、N,Pチャネルを混合使用してもよい。試験実施
時には、トランジスタ11,12を導通状態とし、特に
試験信号書き込み時には、その時だけ一括書き込み指示
信号線WEにハイレベル信号を供給して、相補的信号W
D,反転WDをトランジスタ13,14を介して、さら
にトランジスタ11,12を介して第1センスアップ1
に供給する。書き込み信号WDをハイレベルとするか、
又はローレベルとするかは書き込み信号のレベルと書き
込むべきビット線2又は3の選び方に応じて決定され
る。
信号線WEをローレベルとし、読み出されるべき信号が
トランジスタ15を導通状態にすると予想されるなら
ば、試験データ線TDinにハイレベルの信号を加え、
もしもトランジスタ16を導通状態にすると予想される
ならば、補償的試験データ線反転TDinにハイレベル
の信号を加えて、試験データ線の出力TDoutあるい
は反転TDoutの出力電圧を測定し、この測定した電
圧の大小により良否を判定する。
回路30は、主要部分が薄膜トランジスタ13ないし1
8により構成されている。トランジスタ11、12はシ
リコン基板上に形成されたNチャネルMOS電界効果ト
ランジスタ(FET)であり、試験指示(Test E
nable)信号TEがハイレベルの場合、第1センス
アンプ1と試験回路10を接続する。
ジスタ13、15、17及び通常のトランジスタ11の
概念的配置状況を示す断面図である。この構造は、従来
の多結晶配線層3層と少なくとも1層の金属配線層を使
用するメモリー用集積回路に適用できる構造である。ビ
ット線2’には基板側より数えて3番目の多結晶層(ポ
リシリコン層(3)106)を使い、並列試験用一括書
き込みデータはWD線(薄膜ポリシリコン層108)、
書き込み指示信号は一括書き込み指示信号線WE(Al
層(1)111)を通して供給される。また、全部の読
み出し信号が同一論理値であるか否かを試験するために
状態検出用信号が試験データ線TDinと相補的試験デ
ータ線反転TDinに、検査用基準値はGND線33に
各々供給される。
ル部が真性(絶縁性)多結晶シリコン(薄膜ポリシリコ
ン層108)、ソース13WD/ドレイン部WEと接続
線13SDは導電用不純物を添加した多結晶シリコン
(薄膜ポリシリコン層108)、ゲート絶縁膜13GI
はSi3 N4 、ゲート電極13GはAl層(1)111
により構成されている。薄膜ポリシリコン層108の代
わりに非結晶シリコン層を使う場合も予想されるが、薄
膜ポリシリコン層の方が使いやすい。薄膜ポリシリコン
層108をチャネル部13’とWD線等の接続線に兼用
するため、この接続線部分には導電用不純物を添加しな
ければならい。この添加作業はイオン注入を利用して、
薄膜トランジスタ(TFT)のゲート絶縁膜109形成
後に実施される。この時に添加不純物の一部が下層のポ
リシリコン層(3)106にも混入される可能性がある
が、介在する絶縁物107の厚さに比して打ち込み深さ
が浅いため影響は少ない。なお、薄膜トランジスタ(T
FT)のゲート絶縁膜109としてはSi3 N4 が適し
ており、上層絶縁物110がSiO2 の場合にエッチン
グ選択比を十分大きくできる。
て図4の20および30に示す部分に対応し、上層より
Alゲート層111、図示されない薄膜トランジスタ
(TFT)用ゲート絶縁膜、薄膜ポリシリコン層10
8、図示されない絶縁層、ポリシリコンビット線層(p
oly Si Bit Line層)2’により構成さ
れている。各層は所定の平面形状に形成され、各絶縁層
には層間接続用のバイア孔(via hole)11
2,113が形成されている。薄膜ポリシリコン層10
8は、不純物を含まないチャネル部分108CHと、導
電不純物が拡散した導電部108SDに分けられる。こ
の薄膜トランジスタ(TFT)部分は通常の単結晶トラ
ンジスタ(FET)により置換できる。
シリコン層を3層使用しているが、図5に示すデコーダ
部が3層全部を使う場合には4層構成として、第4ポリ
シリコン層をビット線として使用するとよい。また、メ
モリアレイのビット線としてAL層を使用する場合には
通過孔により配線層を交換してもよい。更に、図1に示
すコラムデコーダ5、5’に至る配線が図2、図3には
示されていないが、これは図2のトランジスタ11を迂
回する方法によりデコーダ5に接続できる。
ば、一括試験用回路を薄膜トランジスタ(TFT)によ
り構成できるきで、単結晶基板の面積を増加することな
く内蔵試験回路を形成できる効果がある。特にメモリセ
ルなどに薄膜トランジスタ(TFT)を使用する場合に
は、特別に追加しなければならない処理がないから効果
が大きい。
図である。
較器の回路図。
ロック構成図。
従来のLMT方式とMMT方式の比較図。
の相補端子BL、3,3’…反転BL端子、4…メモリ
アレイ、5,5’…コラムデコーダ、10…試験回路、
11,12…トランジスタ、13,14,15,16,
17,18…薄膜トランジスタ、13’…チャンネル
部、13G…ゲート、13GI…ゲート絶縁膜、13S
D…接続線、20…試験書き込み回路、30…同一性判
定回路、100…シリコン基板、101,103,10
5、110…絶縁層、102,104,106…ポリシ
リコン層、107…平坦化絶縁層、108…薄膜ポリシ
リコン層、108CH…チャンネル部分、108SD…
導電部、109…TFTゲート絶縁層、111…アルミ
ニウム層、33…GND線、112,113…バイア
孔、41…比較回路、42…多目的レジスタ、51…R
OM、52…プログラムカウンタ、53…アドレスカウ
ンタ、54…データジェネレータ、55…データコンパ
レータ、56…試験クロックジェネレータ
Claims (2)
- 【請求項1】 メモリー用半導体集積回路において、試
験用一括書き込み回路の一括書き込み信号伝送線、一括
比較回路用の状態検出用信号伝送線、および試験回路の
信号処理用トランジスタを、メモリーを構成する素子も
しくはメモリーを構成する素子上に形成した導電層、半
導体層、絶縁層により形成したことを特徴とする試験回
路を内蔵したメモリー用半導体集積回路。 - 【請求項2】 試験回路の全部または一部がメモリー用
の素子上に形成した薄膜トランジスタから構成されてい
ることを特徴とする請求項1記載の試験回路を内蔵した
メモリー用半導体集積回路。
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---|---|---|---|---|
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TW260788B (ja) * | 1993-09-01 | 1995-10-21 | Philips Electronics Nv | |
WO1995008153A1 (en) * | 1993-09-16 | 1995-03-23 | Quality Semiconductor, Inc. | Scan test circuit using fast transmission gate switch |
US5535164A (en) * | 1995-03-03 | 1996-07-09 | International Business Machines Corporation | BIST tester for multiple memories |
US6388314B1 (en) | 1995-08-17 | 2002-05-14 | Micron Technology, Inc. | Single deposition layer metal dynamic random access memory |
KR100197554B1 (ko) * | 1995-09-30 | 1999-06-15 | 윤종용 | 반도체 메모리장치의 고속테스트 방법 |
US5925142A (en) * | 1995-10-06 | 1999-07-20 | Micron Technology, Inc. | Self-test RAM using external synchronous clock |
US5721863A (en) * | 1996-01-29 | 1998-02-24 | International Business Machines Corporation | Method and structure for accessing semi-associative cache memory using multiple memories to store different components of the address |
US5703818A (en) * | 1996-08-26 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Test circuit |
US5740180A (en) * | 1997-02-18 | 1998-04-14 | Motorola, Inc. | Circuit and test method for testing input cells |
DE19711097C2 (de) * | 1997-03-17 | 2000-04-06 | Siemens Ag | Integrierte Schaltung mit einem Speicher und einer Prüfschaltung |
US5903491A (en) | 1997-06-09 | 1999-05-11 | Micron Technology, Inc. | Single deposition layer metal dynamic random access memory |
US5848010A (en) * | 1997-07-14 | 1998-12-08 | Micron Technology, Inc. | Circuit and method for antifuse stress test |
JP3235523B2 (ja) * | 1997-08-06 | 2001-12-04 | 日本電気株式会社 | 半導体集積回路 |
US6154864A (en) * | 1998-05-19 | 2000-11-28 | Micron Technology, Inc. | Read only memory embedded in a dynamic random access memory |
KR100333536B1 (ko) * | 1998-05-29 | 2002-08-27 | 주식회사 하이닉스반도체 | 센스앰프를이용하여테스트를수행하는메모리소자 |
US6603693B2 (en) | 2001-12-12 | 2003-08-05 | Micron Technology, Inc. | DRAM with bias sensing |
US6747889B2 (en) * | 2001-12-12 | 2004-06-08 | Micron Technology, Inc. | Half density ROM embedded DRAM |
US6545899B1 (en) * | 2001-12-12 | 2003-04-08 | Micron Technology, Inc. | ROM embedded DRAM with bias sensing |
US20030115538A1 (en) * | 2001-12-13 | 2003-06-19 | Micron Technology, Inc. | Error correction in ROM embedded DRAM |
JP2003288800A (ja) * | 2002-03-27 | 2003-10-10 | Nec Electronics Corp | 半導体記憶装置のテスト方法、半導体記憶装置及び半導体装置 |
US20030185062A1 (en) * | 2002-03-28 | 2003-10-02 | Micron Technology, Inc. | Proximity lookup for large arrays |
US6785167B2 (en) * | 2002-06-18 | 2004-08-31 | Micron Technology, Inc. | ROM embedded DRAM with programming |
US6781867B2 (en) * | 2002-07-11 | 2004-08-24 | Micron Technology, Inc. | Embedded ROM device using substrate leakage |
US6865100B2 (en) * | 2002-08-12 | 2005-03-08 | Micron Technology, Inc. | 6F2 architecture ROM embedded DRAM |
DE10245712A1 (de) * | 2002-10-01 | 2004-04-22 | Infineon Technologies Ag | Speicherschaltung mit einem Testmodus zum Schreiben von Testdaten |
US7174477B2 (en) * | 2003-02-04 | 2007-02-06 | Micron Technology, Inc. | ROM redundancy in ROM embedded DRAM |
US6836106B1 (en) * | 2003-09-23 | 2004-12-28 | International Business Machines Corporation | Apparatus and method for testing semiconductors |
US7152192B2 (en) * | 2005-01-20 | 2006-12-19 | Hewlett-Packard Development Company, L.P. | System and method of testing a plurality of memory blocks of an integrated circuit in parallel |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61260668A (ja) * | 1985-05-15 | 1986-11-18 | Seiko Epson Corp | 半導体装置 |
JPS62169355A (ja) * | 1986-01-21 | 1987-07-25 | Sharp Corp | 半導体集積回路素子 |
JPH01253266A (ja) * | 1988-03-31 | 1989-10-09 | Sharp Corp | 半導体集積回路 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2002129B (en) * | 1977-08-03 | 1982-01-20 | Sperry Rand Corp | Apparatus for testing semiconductor memories |
US4196389A (en) * | 1978-07-13 | 1980-04-01 | International Business Machines Corporation | Test site for a charged coupled device (CCD) array |
US4253059A (en) * | 1979-05-14 | 1981-02-24 | Fairchild Camera & Instrument Corp. | EPROM Reliability test circuit |
JPS5736844A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Semiconductor device |
JPS5893347A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | Mos型半導体装置及びその製造方法 |
US4757503A (en) * | 1985-01-18 | 1988-07-12 | The University Of Michigan | Self-testing dynamic ram |
JP2508629B2 (ja) * | 1985-02-28 | 1996-06-19 | 日本電気株式会社 | 半導体メモリ |
GB2222461B (en) * | 1988-08-30 | 1993-05-19 | Mitsubishi Electric Corp | On chip testing of semiconductor memory devices |
GB2256279B (en) * | 1988-08-30 | 1993-05-12 | Mitsubishi Electric Corp | Semiconductor memory device |
JP2901188B2 (ja) * | 1988-12-28 | 1999-06-07 | 株式会社東芝 | 半導体集積回路 |
JP2518401B2 (ja) * | 1989-06-14 | 1996-07-24 | 三菱電機株式会社 | 半導体記憶装置 |
US5265100A (en) * | 1990-07-13 | 1993-11-23 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with improved test mode |
JPH0372770A (ja) * | 1990-07-17 | 1991-03-27 | Seiko Epson Corp | 読み取り装置 |
-
1991
- 1991-10-14 KR KR1019910018043A patent/KR940006676B1/ko not_active IP Right Cessation
-
1992
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61260668A (ja) * | 1985-05-15 | 1986-11-18 | Seiko Epson Corp | 半導体装置 |
JPS62169355A (ja) * | 1986-01-21 | 1987-07-25 | Sharp Corp | 半導体集積回路素子 |
JPH01253266A (ja) * | 1988-03-31 | 1989-10-09 | Sharp Corp | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
ITMI920457A0 (it) | 1992-02-28 |
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