JPH09153519A - 半導体の実装構造 - Google Patents
半導体の実装構造Info
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- JPH09153519A JPH09153519A JP7312356A JP31235695A JPH09153519A JP H09153519 A JPH09153519 A JP H09153519A JP 7312356 A JP7312356 A JP 7312356A JP 31235695 A JP31235695 A JP 31235695A JP H09153519 A JPH09153519 A JP H09153519A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/73201—Location after the connecting process on the same surface
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
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Abstract
(57)【要約】
【課題】 信頼性及び生産性の優れた半導体の実装構造
を提供する。 【解決手段】 回路基板１のＩＣ接続用電極２に、ＩＣ
チップ５に設けられた半田バンプ８をＦＤＢする半導体
装置１４で、前記ＩＣ接続用電極２の半田バンプ接続部
２ｂの形状はランド形状を有しない、略一定幅を有する
細長い形状で、その表面に無電解置換Ａｕメッキ処理を
施し、ポーラスなフラッシュＡｕメッキ層７ａを形成す
るとともに、前記半田バンプ８側に部分的に塩素含有量
が０．０５％以下の無洗浄型フラックス１３を塗布し
て、大気中にて前記半田バンプ８をリフローすることに
より、半田は半田バンプ接続部２ｂ外に流れ出ることが
なく、ＩＣチップ５と回路基板１の表面との距離を一定
の間隔に保つことができる。
を提供する。 【解決手段】 回路基板１のＩＣ接続用電極２に、ＩＣ
チップ５に設けられた半田バンプ８をＦＤＢする半導体
装置１４で、前記ＩＣ接続用電極２の半田バンプ接続部
２ｂの形状はランド形状を有しない、略一定幅を有する
細長い形状で、その表面に無電解置換Ａｕメッキ処理を
施し、ポーラスなフラッシュＡｕメッキ層７ａを形成す
るとともに、前記半田バンプ８側に部分的に塩素含有量
が０．０５％以下の無洗浄型フラックス１３を塗布し
て、大気中にて前記半田バンプ８をリフローすることに
より、半田は半田バンプ接続部２ｂ外に流れ出ることが
なく、ＩＣチップ５と回路基板１の表面との距離を一定
の間隔に保つことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体の実装構造に
係わり、更に詳しくはＩＣチップを直接フェースダウン
で回路基板上に実装するフリップチップボンディングし
た半導体の実装構造に関するものである。
係わり、更に詳しくはＩＣチップを直接フェースダウン
で回路基板上に実装するフリップチップボンディングし
た半導体の実装構造に関するものである。
【０００２】
【従来の技術】近年、ＩＣチップの高密度実装に伴い、
多数の電極を有する樹脂封止型半導体装置が開発されて
いる。その代表的なものとしては、ＰＧＡ（ピングリッ
ドアレイ）があるが、ＰＧＡはマザーボードに対して着
脱可能であるという利点があるものの、ピンがあるので
大型となり小型化が難しいという問題があった。
多数の電極を有する樹脂封止型半導体装置が開発されて
いる。その代表的なものとしては、ＰＧＡ（ピングリッ
ドアレイ）があるが、ＰＧＡはマザーボードに対して着
脱可能であるという利点があるものの、ピンがあるので
大型となり小型化が難しいという問題があった。
【０００３】そこで、このＰＧＡに代わる小型化、高密
度化したＢＧＡ（ボールグリッドアレイ）が開発され
た。更にそのＢＧＡにおいては、従来のワイヤーボンデ
ィングの信頼性及び生産性を改良した技術として、ＩＣ
チップを直接回路基板上に実装するフリップチップボン
ディングの技術が特開平６−３４９８９３号公報に開示
されている。以下図面に基づいてその概要を説明する。
度化したＢＧＡ（ボールグリッドアレイ）が開発され
た。更にそのＢＧＡにおいては、従来のワイヤーボンデ
ィングの信頼性及び生産性を改良した技術として、ＩＣ
チップを直接回路基板上に実装するフリップチップボン
ディングの技術が特開平６−３４９８９３号公報に開示
されている。以下図面に基づいてその概要を説明する。
【０００４】図３、図４は従来のフェースダウンボンデ
ィング（以下ＦＤＢと略記する）ＢＧＡの実装構造を示
し図３は要部断面図、図４はその部分平面図である。図
３、４において、回路基板１は略四角形でガラスエポキ
シ樹脂等よりなる上下両面に銅箔張りの樹脂基板で、該
樹脂基板には複数のスルーホールが切削ドリル等の手段
により加工される。前記スルーホールの壁面を含む基板
面を洗浄した後、前記樹脂基板の全表面に無電解メッキ
及び電解メッキにより銅メッキ層を形成し、前記スルー
ホール内まで施される。
ィング（以下ＦＤＢと略記する）ＢＧＡの実装構造を示
し図３は要部断面図、図４はその部分平面図である。図
３、４において、回路基板１は略四角形でガラスエポキ
シ樹脂等よりなる上下両面に銅箔張りの樹脂基板で、該
樹脂基板には複数のスルーホールが切削ドリル等の手段
により加工される。前記スルーホールの壁面を含む基板
面を洗浄した後、前記樹脂基板の全表面に無電解メッキ
及び電解メッキにより銅メッキ層を形成し、前記スルー
ホール内まで施される。
【０００５】更に、メッキレジストをラミネートし、露
光現像してパターンマスクを形成した後、エッチング液
を用いてパターンエッチングを行うことにより、上面側
にはＩＣ接続用電極２を、下面側にはマトリックス状に
外部接続用電極３を形成する。前記ＩＣ接続用電極２と
なるリード電極の先端の半田バンプ接続部は、円形状の
ランド部２ａが形成される。次にソルダーレジスト処理
を行い、所定の部分にレジスト膜４を形成することによ
り、前記樹脂基板の上面側にはＩＣチップ５が搭載され
る部分よりも若干大きめの開口部を形成し、リード電極
先端近傍が露呈するようにレジスト膜４が形成され、前
記露呈したリード電極の表面には２〜５μｍ程度のＮｉ
メッキ層６を施し、更に前記Ｎｉメッキ層６の上に０．
５μｍ程度のＡｕメッキ層７を施すＮｉ−Ａｕメッキ層
を形成する。下面側には外部接続用電極３を露呈するよ
うに、マトリックス状に多数の同一形状の半田付け可能
な表面であるレジスト膜開口部を形成することにより回
路基板１が完成される。
光現像してパターンマスクを形成した後、エッチング液
を用いてパターンエッチングを行うことにより、上面側
にはＩＣ接続用電極２を、下面側にはマトリックス状に
外部接続用電極３を形成する。前記ＩＣ接続用電極２と
なるリード電極の先端の半田バンプ接続部は、円形状の
ランド部２ａが形成される。次にソルダーレジスト処理
を行い、所定の部分にレジスト膜４を形成することによ
り、前記樹脂基板の上面側にはＩＣチップ５が搭載され
る部分よりも若干大きめの開口部を形成し、リード電極
先端近傍が露呈するようにレジスト膜４が形成され、前
記露呈したリード電極の表面には２〜５μｍ程度のＮｉ
メッキ層６を施し、更に前記Ｎｉメッキ層６の上に０．
５μｍ程度のＡｕメッキ層７を施すＮｉ−Ａｕメッキ層
を形成する。下面側には外部接続用電極３を露呈するよ
うに、マトリックス状に多数の同一形状の半田付け可能
な表面であるレジスト膜開口部を形成することにより回
路基板１が完成される。
【０００６】前記ＩＣチップ５には予め半田バンプ８が
形成されており、前記半田バンプ８はＩＣ接続用電極２
のリード電極のランド部２ａにフラックスを介して位置
決めされ、リフローにより半田バンプ８を溶融し、前記
リード電極のランド部２ａにＩＣチップ５を固着する。
形成されており、前記半田バンプ８はＩＣ接続用電極２
のリード電極のランド部２ａにフラックスを介して位置
決めされ、リフローにより半田バンプ８を溶融し、前記
リード電極のランド部２ａにＩＣチップ５を固着する。
【０００７】前記半田バンプ８はリード電極のランド部
２ａの形状にくびれ部２ｃを形成したので、その形状効
果により溶融した半田バンプ８の流れが抑制され、ラン
ド部２ａ外に流れ出すことがない。前記半田バンプ８は
ランド部２ａで一定の高さに盛り上がり、ＩＣチップ５
と回路基板１の表面との距離を一定の間隔に保つことが
できる。
２ａの形状にくびれ部２ｃを形成したので、その形状効
果により溶融した半田バンプ８の流れが抑制され、ラン
ド部２ａ外に流れ出すことがない。前記半田バンプ８は
ランド部２ａで一定の高さに盛り上がり、ＩＣチップ５
と回路基板１の表面との距離を一定の間隔に保つことが
できる。
【０００８】図３に示すように、ＩＣチップ５の上面側
を露出した状態で、ＩＣチップ５と回路基板１との隙間
を封止樹脂９で充填して、レジスト膜４の開口部を覆う
ようにサイドポッティングすることにより、前記レジス
ト膜４の開口部の側壁は封止樹脂９の流れを防止する。
前記ＩＣチップ５は回路基板１に一体的に固定される。
を露出した状態で、ＩＣチップ５と回路基板１との隙間
を封止樹脂９で充填して、レジスト膜４の開口部を覆う
ようにサイドポッティングすることにより、前記レジス
ト膜４の開口部の側壁は封止樹脂９の流れを防止する。
前記ＩＣチップ５は回路基板１に一体的に固定される。
【０００９】前記回路基板１の下面側に形成された外部
接続用電極４の位置に、半田の融点が、前記ＩＣチップ
５側のフリップチップの半田バンプ８の融点より低い半
田組成の半田ボール１０を配置する。前記半田組成は、
例えば、フリップチップの半田バンプ８はＰｂ：９０
％、Ｓｎ：１０％、融点３０１°Ｃの所謂９／１半田
で、半田ボール電極１０を構成する半田ボールは、Ｓ
ｎ：６０％、Ｐｂ：４０％、融点１８３°Ｃの所謂６／
４半田で、それぞれ融点の異なる半田が使用されている
のが一般的である。前記半田ボール電極１０の形成は、
例えば、２１０〜２３０°Ｃ程度の低い温度で再度リフ
ローすればよい。従って、前記ＩＣチップ５側の半田バ
ンプ８は前記半田ボール電極１０の融点より高いので溶
けることはない。以上によりＦＤＢした半導体装置１１
が完成される。
接続用電極４の位置に、半田の融点が、前記ＩＣチップ
５側のフリップチップの半田バンプ８の融点より低い半
田組成の半田ボール１０を配置する。前記半田組成は、
例えば、フリップチップの半田バンプ８はＰｂ：９０
％、Ｓｎ：１０％、融点３０１°Ｃの所謂９／１半田
で、半田ボール電極１０を構成する半田ボールは、Ｓ
ｎ：６０％、Ｐｂ：４０％、融点１８３°Ｃの所謂６／
４半田で、それぞれ融点の異なる半田が使用されている
のが一般的である。前記半田ボール電極１０の形成は、
例えば、２１０〜２３０°Ｃ程度の低い温度で再度リフ
ローすればよい。従って、前記ＩＣチップ５側の半田バ
ンプ８は前記半田ボール電極１０の融点より高いので溶
けることはない。以上によりＦＤＢした半導体装置１１
が完成される。
【００１０】上述した半導体装置１１では、リード電極
のランド部２ａの形状にくびれ部２ｃを形成することに
より、半田の濡れ広がりを制限し、これによって半田バ
ンプ８の高さを制御することが可能であるが、ＩＣチッ
プ５の小型化及び高密度実装に伴い、各半田バンプ８間
のピッチを狭くしたピン数の多いＩＣチップ５に対応し
てリード電極の数を増加することが要求されるが、ラン
ド部２ａの形状が円形のため単純にリード電極を増加さ
せることが困難であった。即ち、ランド部２ａは半田の
濡れ広がりを制限するために、リード電極の引出し部の
幅よりもある程度の径を大きくした円形状に形成しなけ
ればならず。例え引出し部同志の幅を狭くしてリード電
極の数を増加したとしても、単位長さにおけるリード電
極の数は前記ランド部２ａの大きさに制約されてしまう
ので、要求される狭いピッチのＩＣチップ５を単純にＦ
ＤＢすることは困難であった。
のランド部２ａの形状にくびれ部２ｃを形成することに
より、半田の濡れ広がりを制限し、これによって半田バ
ンプ８の高さを制御することが可能であるが、ＩＣチッ
プ５の小型化及び高密度実装に伴い、各半田バンプ８間
のピッチを狭くしたピン数の多いＩＣチップ５に対応し
てリード電極の数を増加することが要求されるが、ラン
ド部２ａの形状が円形のため単純にリード電極を増加さ
せることが困難であった。即ち、ランド部２ａは半田の
濡れ広がりを制限するために、リード電極の引出し部の
幅よりもある程度の径を大きくした円形状に形成しなけ
ればならず。例え引出し部同志の幅を狭くしてリード電
極の数を増加したとしても、単位長さにおけるリード電
極の数は前記ランド部２ａの大きさに制約されてしまう
ので、要求される狭いピッチのＩＣチップ５を単純にＦ
ＤＢすることは困難であった。
【００１１】そこで、上記問題点を解決する従来のＦＤ
Ｂ構造として提示された半導体装置を図３に示す。図５
は要部断面図、図６はその平面図である。図５、６にお
いて、前記ＩＣ接続用電極２となるリード電極の先端の
半田バンプ接続部は、引出し部と同じ幅で形成されてい
る。回路基板１の上面にはリード電極の半田バンプ接続
部２ｂのみ露呈するように、ソルダーレジスト処理を行
い第１のレジスト膜４ａを形成して、後述する半田バン
プ８の半田流れを制限する。また、半田流れ防止機能を
有する前記第１のレジスト膜４ａの上に、更にＩＣチッ
プ５が搭載される部分よりも若干大きめの開口部を有
し、封止樹脂９の流れ防止とパターンを保護する第２の
レジスト膜４を形成する。前記露呈したリード電極の表
面にはＮｉメッキ層６及びＡｕメッキ層７を施すＮｉ−
Ａｕメッキ層を形成することは前述の従来技術と同様で
ある。
Ｂ構造として提示された半導体装置を図３に示す。図５
は要部断面図、図６はその平面図である。図５、６にお
いて、前記ＩＣ接続用電極２となるリード電極の先端の
半田バンプ接続部は、引出し部と同じ幅で形成されてい
る。回路基板１の上面にはリード電極の半田バンプ接続
部２ｂのみ露呈するように、ソルダーレジスト処理を行
い第１のレジスト膜４ａを形成して、後述する半田バン
プ８の半田流れを制限する。また、半田流れ防止機能を
有する前記第１のレジスト膜４ａの上に、更にＩＣチッ
プ５が搭載される部分よりも若干大きめの開口部を有
し、封止樹脂９の流れ防止とパターンを保護する第２の
レジスト膜４を形成する。前記露呈したリード電極の表
面にはＮｉメッキ層６及びＡｕメッキ層７を施すＮｉ−
Ａｕメッキ層を形成することは前述の従来技術と同様で
ある。
【００１２】次に、前述と同様に、ＩＣチップ５には予
め半田バンプ８が形成され、前記半田バンプ８はリード
電極の半田バンプ接続部２ｂにフラックスを介して位置
決めされ、リフローにより半田バンプ８を溶融し、前記
半田バンプ接続部２ｂにＩＣチップ５を固着する。半田
バンプ８は前記第１のレジスト膜４ａによりリード電極
の先端部外へは流れ出すことなく、先端部で一定の高さ
に盛り上がり、ＩＣチップ５と回路基板１の表面と一定
の間隔を保つことができる。更にＩＣチップ５の樹脂封
止及び回路基板１の下面に半田ボール電極１０を形成し
てＦＤＢ構造の半導体装置１２が完成される。
め半田バンプ８が形成され、前記半田バンプ８はリード
電極の半田バンプ接続部２ｂにフラックスを介して位置
決めされ、リフローにより半田バンプ８を溶融し、前記
半田バンプ接続部２ｂにＩＣチップ５を固着する。半田
バンプ８は前記第１のレジスト膜４ａによりリード電極
の先端部外へは流れ出すことなく、先端部で一定の高さ
に盛り上がり、ＩＣチップ５と回路基板１の表面と一定
の間隔を保つことができる。更にＩＣチップ５の樹脂封
止及び回路基板１の下面に半田ボール電極１０を形成し
てＦＤＢ構造の半導体装置１２が完成される。
【００１３】
【発明が解決しようとする課題】しかしながら、前述し
た半導体装置には次のような問題点がある。即ち、ＩＣ
接続用電極２のリード電極同志の間隔が狭められる限度
までの範囲で、狭いピッチのＩＣチップ５をＦＤＢする
ことができ、ＩＣチップの小型化、高密度化の要求に対
応できるが、しかし前記半田バンプ８の流れ止め防止の
ための第１のレジスト膜４ａの形成工程が増加するため
に工程が煩雑で、コストアップになるという問題があっ
た。
た半導体装置には次のような問題点がある。即ち、ＩＣ
接続用電極２のリード電極同志の間隔が狭められる限度
までの範囲で、狭いピッチのＩＣチップ５をＦＤＢする
ことができ、ＩＣチップの小型化、高密度化の要求に対
応できるが、しかし前記半田バンプ８の流れ止め防止の
ための第１のレジスト膜４ａの形成工程が増加するため
に工程が煩雑で、コストアップになるという問題があっ
た。
【００１４】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、半導体の実装構造の信頼性及び
生産性の優れた半導体の実装構造を提供するものであ
る。
のであり、その目的は、半導体の実装構造の信頼性及び
生産性の優れた半導体の実装構造を提供するものであ
る。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明における半導体装置は、回路基板の上面に形
成されたＩＣ接続用電極に、ＩＣチップに設けられた半
田バンプをフェースダウンボンディングする半導体装置
において、前記ＩＣ接続用電極の半田バンプ接続部の形
状はランド形状を有しない、略一定幅を有する細長い形
状で、前記ＩＣ接続用電極上に無電解置換Ａｕメッキ処
理を施すことにより、ポーラスなＡｕメッキ層を形成す
るとともに、無洗浄型フラックスを用い、大気中にて前
記半田バンプを加熱溶融して接続したことを特徴とする
ものである。
に、本発明における半導体装置は、回路基板の上面に形
成されたＩＣ接続用電極に、ＩＣチップに設けられた半
田バンプをフェースダウンボンディングする半導体装置
において、前記ＩＣ接続用電極の半田バンプ接続部の形
状はランド形状を有しない、略一定幅を有する細長い形
状で、前記ＩＣ接続用電極上に無電解置換Ａｕメッキ処
理を施すことにより、ポーラスなＡｕメッキ層を形成す
るとともに、無洗浄型フラックスを用い、大気中にて前
記半田バンプを加熱溶融して接続したことを特徴とする
ものである。
【００１６】また、前記無洗浄型フラックスは塩素含有
量が０．０５重量％以下のフラックスであることを特徴
とするものである。
量が０．０５重量％以下のフラックスであることを特徴
とするものである。
【００１７】また、前記フラックスは半田バンプ側に部
分的に付着したことを特徴とするものである。
分的に付着したことを特徴とするものである。
【００１８】従って、本発明により得られる半導体の実
装構造において、前述したように、前記ＩＣ接続用電極
の半田バンプ接続部の形状はランド形状を有しない、略
一定幅を有する細長い形状で、半田バンプ間のピッチを
狭くしピン数の多いＩＣチップに対応して、ＩＣ接続用
電極のリード電極同志の間隔を狭められる限度までの範
囲に狭いピッチにすることができる。更に、前記ＩＣ接
続用電極上に無電解置換金メッキ処理を施すことによ
り、ポーラスな金メッキ層を形成することにより、半田
の濡れ広がりを抑制することができる。また、同時に塩
素含有量が０．０５％以下の無洗浄型フラックスを半田
バンプ側に部分的に付着して、大気中にて前記半田バン
プをリフローすることにより、フラックスの塩素含有量
が少ないため溶融半田の流れを抑制して、ＩＣチップと
回路基板表面との距離を一定の間隔に保持することがで
きる。
装構造において、前述したように、前記ＩＣ接続用電極
の半田バンプ接続部の形状はランド形状を有しない、略
一定幅を有する細長い形状で、半田バンプ間のピッチを
狭くしピン数の多いＩＣチップに対応して、ＩＣ接続用
電極のリード電極同志の間隔を狭められる限度までの範
囲に狭いピッチにすることができる。更に、前記ＩＣ接
続用電極上に無電解置換金メッキ処理を施すことによ
り、ポーラスな金メッキ層を形成することにより、半田
の濡れ広がりを抑制することができる。また、同時に塩
素含有量が０．０５％以下の無洗浄型フラックスを半田
バンプ側に部分的に付着して、大気中にて前記半田バン
プをリフローすることにより、フラックスの塩素含有量
が少ないため溶融半田の流れを抑制して、ＩＣチップと
回路基板表面との距離を一定の間隔に保持することがで
きる。
【００１９】
【発明の実施の形態】以下図面に基づいて本発明におけ
る半導体の実装構造について説明する。図１は本発明の
好適な実施例で、図１及び図２（ａ）はＦＤＢ構造のＢ
ＧＡの要部断面図及びその平面図、図２（ｂ）はＩＣチ
ップの断面図である。従来技術と同一部材は同一符号で
示す。
る半導体の実装構造について説明する。図１は本発明の
好適な実施例で、図１及び図２（ａ）はＦＤＢ構造のＢ
ＧＡの要部断面図及びその平面図、図２（ｂ）はＩＣチ
ップの断面図である。従来技術と同一部材は同一符号で
示す。
【００２０】先ず図１において、前記回路基板１の上面
に前記ＩＣ接続用電極２の半田バンプ接続部の形状はラ
ンド形状を有しない、略一定幅を有する細長い形状で、
半田バンプ間のピッチを狭くしピン数の多いＩＣチップ
５に対応して、ＩＣ接続用電極２のリード電極同志の間
隔を狭められる限度までの範囲に狭いピッチにすること
は前述と同様である。次にソルダーレジスト処理を行
い、所定の部分にレジスト膜４を形成する。即ち、前記
樹脂基板の上面側にはＩＣチップ５が搭載される部分よ
りも若干大きめの開口部を形成し、リード電極先端近傍
が露呈するようにレジスト膜４が形成される。前記露呈
したリード電極の半田バンプ接続部２ｂの表面にはＮｉ
メッキ層６ａを施し、更に前記Ｎｉメッキ層６ａの上に
導通性を良くするために、無電解置換Ａｕメッキ処理に
より、０．０５μｍ程度のフラッシュＡｕメッキ層７ａ
を形成する。ここで、無電解置換Ａｕメッキとは、Ａｕ
イオン溶液中の金属Ｎｉは、ＡｕとＮｉのイオン化傾向
の違いからお互いに電子を授受して、Ａｕ粒子がＮｉ表
面に析出し、Ｎｉはイオンとなって溶液中に溶出する。
従って、析出したＡｕ表面は本質的にポーラスでＮｉが
顔を出している。Ａｕ粒子がＮｉ表面に析出する場所は
全くランダムであり、必ずＮｉが溶出するポーラスな面
が存在する。
に前記ＩＣ接続用電極２の半田バンプ接続部の形状はラ
ンド形状を有しない、略一定幅を有する細長い形状で、
半田バンプ間のピッチを狭くしピン数の多いＩＣチップ
５に対応して、ＩＣ接続用電極２のリード電極同志の間
隔を狭められる限度までの範囲に狭いピッチにすること
は前述と同様である。次にソルダーレジスト処理を行
い、所定の部分にレジスト膜４を形成する。即ち、前記
樹脂基板の上面側にはＩＣチップ５が搭載される部分よ
りも若干大きめの開口部を形成し、リード電極先端近傍
が露呈するようにレジスト膜４が形成される。前記露呈
したリード電極の半田バンプ接続部２ｂの表面にはＮｉ
メッキ層６ａを施し、更に前記Ｎｉメッキ層６ａの上に
導通性を良くするために、無電解置換Ａｕメッキ処理に
より、０．０５μｍ程度のフラッシュＡｕメッキ層７ａ
を形成する。ここで、無電解置換Ａｕメッキとは、Ａｕ
イオン溶液中の金属Ｎｉは、ＡｕとＮｉのイオン化傾向
の違いからお互いに電子を授受して、Ａｕ粒子がＮｉ表
面に析出し、Ｎｉはイオンとなって溶液中に溶出する。
従って、析出したＡｕ表面は本質的にポーラスでＮｉが
顔を出している。Ａｕ粒子がＮｉ表面に析出する場所は
全くランダムであり、必ずＮｉが溶出するポーラスな面
が存在する。
【００２１】次に、図２（ｂ）において、ＩＣチップ５
には予め複数の半田バンプ８が形成され、前記ＩＣチッ
プ５をハンドリングして複数の半田バンプ８側に部分的
に適量の無洗浄型フラックス１３を同時に塗布する。フ
ラックスを塗布する際ＩＣチップ５の半田バンプ８側に
フラックスを塗布する方が、回路基板１のＩＣ接続用電
極２側に塗布するよりも極めて容易で、かつ一定量を塗
布できることは言うまでもない。前記無洗浄型フラック
ス１３は塩素含有量が０．０５％以下のフラックスであ
る。
には予め複数の半田バンプ８が形成され、前記ＩＣチッ
プ５をハンドリングして複数の半田バンプ８側に部分的
に適量の無洗浄型フラックス１３を同時に塗布する。フ
ラックスを塗布する際ＩＣチップ５の半田バンプ８側に
フラックスを塗布する方が、回路基板１のＩＣ接続用電
極２側に塗布するよりも極めて容易で、かつ一定量を塗
布できることは言うまでもない。前記無洗浄型フラック
ス１３は塩素含有量が０．０５％以下のフラックスであ
る。
【００２２】前記ＩＣチップ５の半田バンプ８を無洗浄
型フラックス１３を介して回路基板１のＩＣ接続用電極
２の半田バンプ接続部２ｂに位置決めして、大気中でリ
フローすることにより半田バンプ８を溶融し、前記半田
バンプ接続部２ｂにＩＣチップ５を固着する。この際、
不活性ガスの雰囲気中でなく、大気中でリフローするこ
とにより、半田の流れを抑制すると同時に、前記無洗浄
型フラックス１３で塩素含有量が０．０５％以下に少な
くすることにより半田の流れを抑制することができ、半
田バンプ８を加熱溶融した際、前述したＡｕ粒子がＮｉ
表面に析出したポーラスな面を有する半田バンプ接続部
２ｂの外へ流れ出すことがなく、ＩＣチップ５と回路基
板１の表面との距離を一定の間隔に保つことができる。
更に、塩素含有量が少ないためにＩＣチップ５を回路基
板１に固着後に洗浄工程を必要としない。なお、フラッ
クスの塩素含有量が０．０５％以上になると、半田の流
れがよくなり、溶融半田は半田バンプ接続部２ｂの表面
がポーラスであったとしても流れ出し、ＩＣチップ５と
回路基板１とを一定な間隔に保ことはできない。
型フラックス１３を介して回路基板１のＩＣ接続用電極
２の半田バンプ接続部２ｂに位置決めして、大気中でリ
フローすることにより半田バンプ８を溶融し、前記半田
バンプ接続部２ｂにＩＣチップ５を固着する。この際、
不活性ガスの雰囲気中でなく、大気中でリフローするこ
とにより、半田の流れを抑制すると同時に、前記無洗浄
型フラックス１３で塩素含有量が０．０５％以下に少な
くすることにより半田の流れを抑制することができ、半
田バンプ８を加熱溶融した際、前述したＡｕ粒子がＮｉ
表面に析出したポーラスな面を有する半田バンプ接続部
２ｂの外へ流れ出すことがなく、ＩＣチップ５と回路基
板１の表面との距離を一定の間隔に保つことができる。
更に、塩素含有量が少ないためにＩＣチップ５を回路基
板１に固着後に洗浄工程を必要としない。なお、フラッ
クスの塩素含有量が０．０５％以上になると、半田の流
れがよくなり、溶融半田は半田バンプ接続部２ｂの表面
がポーラスであったとしても流れ出し、ＩＣチップ５と
回路基板１とを一定な間隔に保ことはできない。
【００２３】更に、前述と同様に、ＩＣチップ５の樹脂
封止及び回路基板１の下面に半田ボール電極１０を形成
してＦＤＢ構造の半導体装置１４が完成される。
封止及び回路基板１の下面に半田ボール電極１０を形成
してＦＤＢ構造の半導体装置１４が完成される。
【００２４】上述の如く、本実施の形態の特徴とすると
ころは、半田バンプ間のピッチを狭くしピン数の多いＩ
Ｃチップ５に対応して、回路基板１のＩＣ接続用電極２
のリード電極同志の間隔を狭められる限度までの範囲に
狭いピッチにして、レジスト膜４により露呈したリード
電極表面を無電解置換ＡｕメッキによりポーラスなＡｕ
メッキ層７ａ形成し、半田バンプ８側に無洗浄型フラッ
クス１３を塗布して、大気中でリフローして接続したも
のである。本実施の形態ではＩＣチップをＦＤＢで回路
基板上に実装するＢＧＡで説明したがＰＧＡにも適用で
きることは言うまでもない。
ころは、半田バンプ間のピッチを狭くしピン数の多いＩ
Ｃチップ５に対応して、回路基板１のＩＣ接続用電極２
のリード電極同志の間隔を狭められる限度までの範囲に
狭いピッチにして、レジスト膜４により露呈したリード
電極表面を無電解置換ＡｕメッキによりポーラスなＡｕ
メッキ層７ａ形成し、半田バンプ８側に無洗浄型フラッ
クス１３を塗布して、大気中でリフローして接続したも
のである。本実施の形態ではＩＣチップをＦＤＢで回路
基板上に実装するＢＧＡで説明したがＰＧＡにも適用で
きることは言うまでもない。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
小型化及び高密度化の要求に対して、回路基板のＩＣ接
続用電極の同志の間隔を狭められる限度までの範囲に狭
いピッチにして、単位長さ当たりのリード電極の数の増
加をはかり、半田バンプ接続部に形成したポーラスな表
面に、塩素含有量が極小のフラックスを半田バンプ側に
塗布して、大気中でリフローする等の半田流れを抑制す
る条件にすることにより、ＩＣ接続用電極の半田バンプ
接続部から溶融半田は流れ出すことはない。従って、半
田は一定の高さに盛り上がり、ＩＣチップと回路基板の
表面との距離を一定の間隔に保ち接続できる。更に、フ
ラックスの塩素含有量が少ないために、ＩＣチップを回
路基板に固着後に洗浄工程を必要としない。また、従来
技術で説明したように溶融した半田バンプの流れ止め防
止のための第１のレジスト膜の形成工程も不要になる。
また前記フラックスの塗布は半田バンプ側であること、
及びリフローする雰囲気も大気中であるので、共に作業
効率よい。以上により、ＩＣの小型化、高速化に対応
し、信頼性及び生産性の優れた半導体の実装構造を提供
することが可能である。
小型化及び高密度化の要求に対して、回路基板のＩＣ接
続用電極の同志の間隔を狭められる限度までの範囲に狭
いピッチにして、単位長さ当たりのリード電極の数の増
加をはかり、半田バンプ接続部に形成したポーラスな表
面に、塩素含有量が極小のフラックスを半田バンプ側に
塗布して、大気中でリフローする等の半田流れを抑制す
る条件にすることにより、ＩＣ接続用電極の半田バンプ
接続部から溶融半田は流れ出すことはない。従って、半
田は一定の高さに盛り上がり、ＩＣチップと回路基板の
表面との距離を一定の間隔に保ち接続できる。更に、フ
ラックスの塩素含有量が少ないために、ＩＣチップを回
路基板に固着後に洗浄工程を必要としない。また、従来
技術で説明したように溶融した半田バンプの流れ止め防
止のための第１のレジスト膜の形成工程も不要になる。
また前記フラックスの塗布は半田バンプ側であること、
及びリフローする雰囲気も大気中であるので、共に作業
効率よい。以上により、ＩＣの小型化、高速化に対応
し、信頼性及び生産性の優れた半導体の実装構造を提供
することが可能である。
【図１】本発明の実施の形態に係わるフェースダウンボ
ンディングＢＧＡの実装構造を示す要部断面図である。
ンディングＢＧＡの実装構造を示す要部断面図である。
【図２】（ａ）は本発明の実施の形態に係わるフェース
ダウンボンディングＢＧＡの実装構造を示す平面図
（ｂ）はＩＣチップの断面図である。
ダウンボンディングＢＧＡの実装構造を示す平面図
（ｂ）はＩＣチップの断面図である。
【図３】従来例のフェースダウンボンディングＢＧＡの
実装構造を示す要部断面図である。
実装構造を示す要部断面図である。
【図４】従来例のフェースダウンボンディングＢＧＡの
実装構造を示す平面図である。
実装構造を示す平面図である。
【図５】従来技術のフェースダウンボンディングＢＧＡ
の実装構造を示す要部断面図である。
の実装構造を示す要部断面図である。
【図６】従来技術のフェースダウンボンディングＢＧＡ
の実装構造を示す平面図である。
の実装構造を示す平面図である。
１ 回路基板 ２ ＩＣ接続用電極 ２ｂ 半田バンプ接続部 ２ｃ くびれ部 ３ 外部接続用電極 ４ レジスト膜 ５ ＩＣチップ ６ａ Ｎｉメッキ層 ７ａ フラッシュＡｕメッキ層 ８ 半田バンプ ９ 封止樹脂 １３ 無洗浄型フラックス １４ フェースダウンボンディングＢＧＡ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 芳弘 東京都田無市本町６丁目１番12号 シチズ ン時計株式会社田無製造所内
Claims (3)
- 【請求項１】 回路基板の上面に形成されたＩＣ接続用
電極に、ＩＣチップに設けられた半田バンプをフェース
ダウンボンディングする半導体装置において、前記ＩＣ
接続用電極の半田バンプ接続部の形状はランド形状を有
さない、略一定幅を有する細長い形状で、前記ＩＣ接続
用電極上に無電解置換Ａｕメッキ処理を施すことによ
り、ポーラスなＡｕメッキ層を形成するとともに、無洗
浄型フラックスを用い、大気中にて前記半田バンプを加
熱溶融して接続したことを特徴とする半導体の実装構
造。 - 【請求項２】 前記無洗浄型フラックスは塩素含有量が
０．０５重量％以下のフラックスであることを特徴とす
る請求項１記載の半導体の実装構造。 - 【請求項３】 前記フラックスは半田バンプ側に部分的
に付着したことを特徴とする請求項２記載の半導体の実
装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312356A JPH09153519A (ja) | 1995-11-30 | 1995-11-30 | 半導体の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312356A JPH09153519A (ja) | 1995-11-30 | 1995-11-30 | 半導体の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153519A true JPH09153519A (ja) | 1997-06-10 |
Family
ID=18028267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7312356A Pending JPH09153519A (ja) | 1995-11-30 | 1995-11-30 | 半導体の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153519A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097277A1 (fr) * | 2000-06-16 | 2001-12-20 | Matsushita Electric Industrial Co., Ltd. | Procede d'encapsulation de pieces electroniques et une telle encapsulation |
| JP2007266316A (ja) * | 2006-03-28 | 2007-10-11 | Matsushita Electric Works Ltd | メッキ回路層付きステンレス転写基材、回路基板、部品内蔵モジュール |
| JP2010067742A (ja) * | 2008-09-10 | 2010-03-25 | Fujitsu Ltd | 実装回路基板及び半導体装置 |
| JP2010278480A (ja) * | 2010-09-14 | 2010-12-09 | Rohm Co Ltd | 半導体装置 |
| US20100323518A1 (en) * | 2007-11-14 | 2010-12-23 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Method for producing a nanoporous layer |
| JP2011216160A (ja) * | 2010-03-31 | 2011-10-27 | Nhk Spring Co Ltd | 電子機器と、ディスク装置用サスペンション |
| US8405227B2 (en) | 2004-09-28 | 2013-03-26 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| JP2013191898A (ja) * | 2013-07-04 | 2013-09-26 | Rohm Co Ltd | 半導体装置 |
| JP2014067782A (ja) * | 2012-09-25 | 2014-04-17 | Toyoda Gosei Co Ltd | Ｌｅｄチップの実装方法 |
| US11842972B2 (en) | 2004-09-28 | 2023-12-12 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
-
1995
- 1995-11-30 JP JP7312356A patent/JPH09153519A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355126B2 (en) | 2000-06-16 | 2008-04-08 | Matsushita Electric Industrial Co., Ltd. | Electronic parts packaging method and electronic parts package |
| WO2001097277A1 (fr) * | 2000-06-16 | 2001-12-20 | Matsushita Electric Industrial Co., Ltd. | Procede d'encapsulation de pieces electroniques et une telle encapsulation |
| US10818628B2 (en) | 2004-09-28 | 2020-10-27 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US11842972B2 (en) | 2004-09-28 | 2023-12-12 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US11355462B2 (en) | 2004-09-28 | 2022-06-07 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US9117774B2 (en) | 2004-09-28 | 2015-08-25 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US10522494B2 (en) | 2004-09-28 | 2019-12-31 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US8405227B2 (en) | 2004-09-28 | 2013-03-26 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US9831204B2 (en) | 2004-09-28 | 2017-11-28 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US9721865B2 (en) | 2004-09-28 | 2017-08-01 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US8754535B2 (en) | 2004-09-28 | 2014-06-17 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| JP4508140B2 (ja) * | 2006-03-28 | 2010-07-21 | パナソニック電工株式会社 | 部品内蔵モジュール |
| JP2007266316A (ja) * | 2006-03-28 | 2007-10-11 | Matsushita Electric Works Ltd | メッキ回路層付きステンレス転写基材、回路基板、部品内蔵モジュール |
| US8673773B2 (en) * | 2007-11-14 | 2014-03-18 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Method for producing a nanoporous layer |
| US20100323518A1 (en) * | 2007-11-14 | 2010-12-23 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Method for producing a nanoporous layer |
| JP2010067742A (ja) * | 2008-09-10 | 2010-03-25 | Fujitsu Ltd | 実装回路基板及び半導体装置 |
| JP2011216160A (ja) * | 2010-03-31 | 2011-10-27 | Nhk Spring Co Ltd | 電子機器と、ディスク装置用サスペンション |
| JP2010278480A (ja) * | 2010-09-14 | 2010-12-09 | Rohm Co Ltd | 半導体装置 |
| JP2014067782A (ja) * | 2012-09-25 | 2014-04-17 | Toyoda Gosei Co Ltd | Ｌｅｄチップの実装方法 |
| JP2013191898A (ja) * | 2013-07-04 | 2013-09-26 | Rohm Co Ltd | 半導体装置 |
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