JPH09146902A - マルチｃｐｕシステム及びそのソフトウェア更新 方法 - Google Patents
マルチｃｐｕシステム及びそのソフトウェア更新 方法Info
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- JPH09146902A JPH09146902A JP30738795A JP30738795A JPH09146902A JP H09146902 A JPH09146902 A JP H09146902A JP 30738795 A JP30738795 A JP 30738795A JP 30738795 A JP30738795 A JP 30738795A JP H09146902 A JPH09146902 A JP H09146902A
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Abstract
(57)【要約】
【課題】運用中の複数ＣＰＵボードのソフトウェア更新
時のシステムダウンを防ぐ。 【解決手段】外部メモリボード５のソフトウェア更新が
Ｋ（更新）フラグ信号線７で通知され、１つのＣＰＵボ
ード１がメインとなりＭ（メインＣＰＵ確定）フラグ信
号線８で他のＣＰＵボード２，３に通知しスレーブとさ
せるとともに、更新前のソフトウェアの実行を継続す
る。スレーブボード２，３は順次、外部バス６を介して
外部メモリ５０より更新後のソフトウェアを内部メモリ
２０に読み込み、終了をＳ（ソフトウェア読み込み終
了）フラグ信号線９でボード１に通知し待機する。メイ
ンボード１は全スレーブボード２，３のソフトウェアの
読み込み終了を検出するとメイン解消を信号線８で通知
し更新後のソフトウェアを読み込み、実行する。スレー
ブボード２，３はメイン解消を検出すると更新後のソフ
トウェアを実行する。
時のシステムダウンを防ぐ。 【解決手段】外部メモリボード５のソフトウェア更新が
Ｋ（更新）フラグ信号線７で通知され、１つのＣＰＵボ
ード１がメインとなりＭ（メインＣＰＵ確定）フラグ信
号線８で他のＣＰＵボード２，３に通知しスレーブとさ
せるとともに、更新前のソフトウェアの実行を継続す
る。スレーブボード２，３は順次、外部バス６を介して
外部メモリ５０より更新後のソフトウェアを内部メモリ
２０に読み込み、終了をＳ（ソフトウェア読み込み終
了）フラグ信号線９でボード１に通知し待機する。メイ
ンボード１は全スレーブボード２，３のソフトウェアの
読み込み終了を検出するとメイン解消を信号線８で通知
し更新後のソフトウェアを読み込み、実行する。スレー
ブボード２，３はメイン解消を検出すると更新後のソフ
トウェアを実行する。
Description
【０００１】
【発明の属する技術分野】本発明はマルチＣＰＵシステ
ム及びそのソフトウェア更新方法に関し、特に複数のＣ
ＰＵボードと外部メモリボードとを外部バスを通して相
互に接続し、前記各ＣＰＵボードが前記外部メモリボー
ド内のソフトウェアを自己の内部メモリに読み込み実行
するマルチＣＰＵシステムと、そのシステム運用中にお
けるソフトウェアの更新方法とに関する。
ム及びそのソフトウェア更新方法に関し、特に複数のＣ
ＰＵボードと外部メモリボードとを外部バスを通して相
互に接続し、前記各ＣＰＵボードが前記外部メモリボー
ド内のソフトウェアを自己の内部メモリに読み込み実行
するマルチＣＰＵシステムと、そのシステム運用中にお
けるソフトウェアの更新方法とに関する。
【０００２】
【従来の技術】従来、複数のＣＰＵボードと外部メモリ
ボードを有し、各ＣＰＵボード起動時に外部バスを通し
て外部メモリボードからソフトウェアを自分の内部メモ
リに読み込み実行するマルチＣＰＵシステムにおいて、
ＣＰＵボード内部のメモリに読み込まれているソフトウ
ェアを更新する時は、外部メモリボードにソフトウェア
を更新後、マルチＣＰＵシステムにシステムリセットを
かけ、システムを再起動させている。よって、システム
リセット解除後、図示していないバス調停手段の制御の
下に１枚ずつＣＰＵボードが外部メモリボードよりソフ
トウェアを読み込み、全ＣＰＵボードが読み込み終了後
ソフトウェアを実行している。図４にこの従来のマルチ
ＣＰＵシステムにおけるソフトウェア更新のフローチャ
ートを示す。
ボードを有し、各ＣＰＵボード起動時に外部バスを通し
て外部メモリボードからソフトウェアを自分の内部メモ
リに読み込み実行するマルチＣＰＵシステムにおいて、
ＣＰＵボード内部のメモリに読み込まれているソフトウ
ェアを更新する時は、外部メモリボードにソフトウェア
を更新後、マルチＣＰＵシステムにシステムリセットを
かけ、システムを再起動させている。よって、システム
リセット解除後、図示していないバス調停手段の制御の
下に１枚ずつＣＰＵボードが外部メモリボードよりソフ
トウェアを読み込み、全ＣＰＵボードが読み込み終了後
ソフトウェアを実行している。図４にこの従来のマルチ
ＣＰＵシステムにおけるソフトウェア更新のフローチャ
ートを示す。
【０００３】
【発明が解決しようとする課題】この従来のマルチＣＰ
Ｕシステムでは、ソフトウェア更新を行う際、図４に示
したように外部メモリボードにソフトウェアＢを変更
後、各ＣＰＵボードの内部メモリに読み込まれているソ
フトウェアを更新する手段として、システムリセットを
かけてＣＰＵボードを再起動させているので、必ず運用
中のマルチＣＰＵシステムがシステムダウンとなる。ま
た、ＣＰＵボードと外部メモリを接続する外部バスが１
本しかないため、システムリセット解除後各ＣＰＵボー
ドが外部バスを順番に使いソフトフウェアを更新せざる
を得ないので、システムダウンの時間が長くなる。
Ｕシステムでは、ソフトウェア更新を行う際、図４に示
したように外部メモリボードにソフトウェアＢを変更
後、各ＣＰＵボードの内部メモリに読み込まれているソ
フトウェアを更新する手段として、システムリセットを
かけてＣＰＵボードを再起動させているので、必ず運用
中のマルチＣＰＵシステムがシステムダウンとなる。ま
た、ＣＰＵボードと外部メモリを接続する外部バスが１
本しかないため、システムリセット解除後各ＣＰＵボー
ドが外部バスを順番に使いソフトフウェアを更新せざる
を得ないので、システムダウンの時間が長くなる。
【０００４】本発明は上記問題点に着目してなされたも
のであり、その目的はシステムダウンさせることなく各
ＣＰＵボードのソフトウェアを更新し、実行することを
可能とするマルチＣＰＵシステム及びそのソフトウェア
更新方法を提供することにある。
のであり、その目的はシステムダウンさせることなく各
ＣＰＵボードのソフトウェアを更新し、実行することを
可能とするマルチＣＰＵシステム及びそのソフトウェア
更新方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明のマルチＣＰＵシ
ステムは；複数のＣＰＵボードと外部メモリボードとを
外部バスを通して相互に接続し、前記各ＣＰＵボードが
前記外部メモリボード内のソフトウェアを自己の内部メ
モリに読み込み実行するマルチＣＰＵシステムにおい
て；前記外部ボード内のソフトウェアが更新されたこと
を表示するための更新フラグと、前記各ＣＰＵボード対
応に設けられた自ボードがメインＣＰＵボードに確定し
たことを表示するためのメインＣＰＵ確定フラグ及び自
ボードの更新後のソフトウェアの読み込み終了を表示す
るためのソフトウェア読み込み終了フラグとを備え；前
記外部メモリボードが、内蔵するソフトウェアが更新さ
れたことを検出すると前記更新フラグに表示し；前記更
新フラグにより前記外部メモリボードのソフトウェア更
新を検出した前記各ＣＰＵボードのうちいずれか１つの
ＣＰＵボードが、あらかじめ指定された選択規則に基づ
いてメインＣＰＵボードとなり自ボードの前記メインＣ
ＰＵ確定フラグに表示し、前記ソフトウェア読み込み終
了フラグにより他のすべてのＣＰＵボードにおける更新
後のソフトウェアの読み込み終了を検出するまで更新前
のソフトウェアの実行を継続し、前記他のすべてのＣＰ
Ｕボードの読み込み終了を検出すると前記更新前のソフ
トウェアの実行を停止し前記メインＣＰＵ確定フラグの
表示を取り消すとともに更新後のソフトウェアの前記外
部メモリボードからの読み込み及び実行を開始し；前記
メインＣＰＵ確定フラグにより前記メインＣＰＵボード
の確定を検出した前記他のすべてのＣＰＵボードが、そ
れぞれスレーブＣＰＵボードとなり更新前のソフトウェ
アの実行を停止し、順次前記外部メモリボードより更新
後のソフトウェアを読み込み、読み込みを終了すると前
記ソフトウェア読み込み終了フラグに表示し、前記メイ
ンＣＰＵボードによる前記メインＣＰＵ確定フラグの表
示が取り消されたことを検出すると前記更新後のソフト
ウェアの実行を開始する構成を有する。
ステムは；複数のＣＰＵボードと外部メモリボードとを
外部バスを通して相互に接続し、前記各ＣＰＵボードが
前記外部メモリボード内のソフトウェアを自己の内部メ
モリに読み込み実行するマルチＣＰＵシステムにおい
て；前記外部ボード内のソフトウェアが更新されたこと
を表示するための更新フラグと、前記各ＣＰＵボード対
応に設けられた自ボードがメインＣＰＵボードに確定し
たことを表示するためのメインＣＰＵ確定フラグ及び自
ボードの更新後のソフトウェアの読み込み終了を表示す
るためのソフトウェア読み込み終了フラグとを備え；前
記外部メモリボードが、内蔵するソフトウェアが更新さ
れたことを検出すると前記更新フラグに表示し；前記更
新フラグにより前記外部メモリボードのソフトウェア更
新を検出した前記各ＣＰＵボードのうちいずれか１つの
ＣＰＵボードが、あらかじめ指定された選択規則に基づ
いてメインＣＰＵボードとなり自ボードの前記メインＣ
ＰＵ確定フラグに表示し、前記ソフトウェア読み込み終
了フラグにより他のすべてのＣＰＵボードにおける更新
後のソフトウェアの読み込み終了を検出するまで更新前
のソフトウェアの実行を継続し、前記他のすべてのＣＰ
Ｕボードの読み込み終了を検出すると前記更新前のソフ
トウェアの実行を停止し前記メインＣＰＵ確定フラグの
表示を取り消すとともに更新後のソフトウェアの前記外
部メモリボードからの読み込み及び実行を開始し；前記
メインＣＰＵ確定フラグにより前記メインＣＰＵボード
の確定を検出した前記他のすべてのＣＰＵボードが、そ
れぞれスレーブＣＰＵボードとなり更新前のソフトウェ
アの実行を停止し、順次前記外部メモリボードより更新
後のソフトウェアを読み込み、読み込みを終了すると前
記ソフトウェア読み込み終了フラグに表示し、前記メイ
ンＣＰＵボードによる前記メインＣＰＵ確定フラグの表
示が取り消されたことを検出すると前記更新後のソフト
ウェアの実行を開始する構成を有する。
【０００６】本発明のマルチＣＰＵシステムのソフトウ
ェア更新方法は；複数のＣＰＵボードと外部メモリボー
ドとを外部バスを通して相互に接続し、前記各ＣＰＵボ
ードが前記外部メモリボード内のソフトウェアを自己の
内部メモリに読み込み実行するマルチＣＰＵシステムの
システム運用中におけるソフトウェアの更新方法におい
て；前記外部メモリボードのソフトウェアが更新される
とあらかじめ指定された選択規則に基づいて前記複数の
ＣＰＵボードのうちいずれか１つのＣＰＵボードをメイ
ンＣＰＵボード、その他のＣＰＵボードをスレーブＣＰ
Ｕボードとし；前記メインＣＰＵボードにより更新前の
ソフトウェアを継続して実行し運用状態を維持してお
き；前記スレーブＣＰＵボードの各々では更新前のソフ
トウェアの実行を停止し、順次前記外部メモリボードよ
り更新後のソフトウェアを読み込み実行せずに待機し；
すべての前記スレーブＣＰＵボードにおける前記更新後
のソフトウェアの読み込みが完了すると、前記メインＣ
ＰＵボードの前記更新前のソフトウェアの実行を停止す
るとともに、すべての前記スレーブＣＰＵボードで前記
更新後のソフトウェアの実行を開始し運用状態を引継
ぎ；その後、前記メインＣＰＵボードが前記更新後のソ
フトウェアの読み込み及び実行開始を行う工程を有す
る。
ェア更新方法は；複数のＣＰＵボードと外部メモリボー
ドとを外部バスを通して相互に接続し、前記各ＣＰＵボ
ードが前記外部メモリボード内のソフトウェアを自己の
内部メモリに読み込み実行するマルチＣＰＵシステムの
システム運用中におけるソフトウェアの更新方法におい
て；前記外部メモリボードのソフトウェアが更新される
とあらかじめ指定された選択規則に基づいて前記複数の
ＣＰＵボードのうちいずれか１つのＣＰＵボードをメイ
ンＣＰＵボード、その他のＣＰＵボードをスレーブＣＰ
Ｕボードとし；前記メインＣＰＵボードにより更新前の
ソフトウェアを継続して実行し運用状態を維持してお
き；前記スレーブＣＰＵボードの各々では更新前のソフ
トウェアの実行を停止し、順次前記外部メモリボードよ
り更新後のソフトウェアを読み込み実行せずに待機し；
すべての前記スレーブＣＰＵボードにおける前記更新後
のソフトウェアの読み込みが完了すると、前記メインＣ
ＰＵボードの前記更新前のソフトウェアの実行を停止す
るとともに、すべての前記スレーブＣＰＵボードで前記
更新後のソフトウェアの実行を開始し運用状態を引継
ぎ；その後、前記メインＣＰＵボードが前記更新後のソ
フトウェアの読み込み及び実行開始を行う工程を有す
る。
【０００７】以上説明したように本発明によれば、外部
メモリのソフトウェア更新を各ＣＰＵボードにて確認
し、更新時にメインＣＰＵボードが運用状態を維持し続
け、スレーブＣＰＵボードがソフトウェアを更新し、更
新終了後スレーブＣＰＵボードが更新ソフトウェアを実
行しメインＣＰＵボードがソフトウェアを更新する。こ
のため、リセットによりシステムダウンする必要がな
い。また、システムダウンの時間についても関係なくな
る。
メモリのソフトウェア更新を各ＣＰＵボードにて確認
し、更新時にメインＣＰＵボードが運用状態を維持し続
け、スレーブＣＰＵボードがソフトウェアを更新し、更
新終了後スレーブＣＰＵボードが更新ソフトウェアを実
行しメインＣＰＵボードがソフトウェアを更新する。こ
のため、リセットによりシステムダウンする必要がな
い。また、システムダウンの時間についても関係なくな
る。
【０００８】
【発明の実施の形態】次に本発明について、図面を参照
して説明する。図１は本発明のマルチＣＰＵシステムの
一実施の形態を示すシステム構成図、図２は図１に示す
ソフトウェア更新回路の構成例を示すブロック図、図３
は図１に示すマルチＣＰＵシステムにおけるソフトウェ
ア更新手順例を示すフローチャートである。
して説明する。図１は本発明のマルチＣＰＵシステムの
一実施の形態を示すシステム構成図、図２は図１に示す
ソフトウェア更新回路の構成例を示すブロック図、図３
は図１に示すマルチＣＰＵシステムにおけるソフトウェ
ア更新手順例を示すフローチャートである。
【０００９】図１において、複数のＣＰＵボード（ＣＰ
Ｕボード１，２，３のみ図示）は各々のＣＰＵの実行ソ
フトウェアを外部メモリボード５から内部メモリ１０に
読み込み実行するマルチＣＰＵボードである。外部メモ
リボード５は、ＣＰＵの実行ソフトフェアを保持する外
部メモリ５０と、外部メモリ５０のソフトウェアが更新
されたとき各ＣＰＵボードに更新を知らせる更新フラグ
（以下、Ｋフラグ）５１とを有している。外部メモリ５
０としては、ＲＯＭ，ＲＡＭ，磁気ディスク，光ディス
ク等があり、ボード上に搭載したり、外付けにしたりす
ることができる。ＣＰＵボード１〜３は、Ｋフラグ認識
時にあらかじめ指定された選択規則に基づいていずれか
１つのＣＰＵボードがメインＣＰＵボードになりメイン
ＣＰＵボード確定を表示するメインＣＰＵボード確定フ
ラグ（以下、Ｍフラグ）を設定し他のすべてのＣＰＵボ
ードに通知する。他のＣＰＵボード（メインＣＰＵボー
ド）から先にＭフラグの設定通知を受けたＣＰＵボード
はメインＣＰＵボードにはなれず、スレーブＣＰＵとな
る。スレーブＣＰＵボードとなったＣＰＵボードは外部
メモリボード５からの更新ソフトウェアの読み込み終了
時に読み込み終了を表示するソフトウェア読み込み終了
フラグ（以下、Ｓフラグ）を設定しメインＣＰＵボード
に通知する。各ＣＰＵボード１〜３は、いずれのＣＰＵ
ボードでもメインＣＰＵボードになれるように同一構成
を成し、読み込んだソフトウェアを保持する内部メモリ
１０と、Ｋフラグ，Ｍフラグ，Ｓフラグを用いて内部メ
モリ１０に対する外部メモリ５０からのソフトウェアの
更新処理を行うソフトウェア更新回路２０とを有してい
る。これら外部メモリボード５及び各ＣＰＵボード１〜
３は外部バス６及びＫフラグ信号線７を介して相互に接
続され、さらに、各ＣＰＵボード１〜３がＭフラグ信号
線８及びＳフラグ信号線９を介して相互に接続されてい
る。
Ｕボード１，２，３のみ図示）は各々のＣＰＵの実行ソ
フトウェアを外部メモリボード５から内部メモリ１０に
読み込み実行するマルチＣＰＵボードである。外部メモ
リボード５は、ＣＰＵの実行ソフトフェアを保持する外
部メモリ５０と、外部メモリ５０のソフトウェアが更新
されたとき各ＣＰＵボードに更新を知らせる更新フラグ
（以下、Ｋフラグ）５１とを有している。外部メモリ５
０としては、ＲＯＭ，ＲＡＭ，磁気ディスク，光ディス
ク等があり、ボード上に搭載したり、外付けにしたりす
ることができる。ＣＰＵボード１〜３は、Ｋフラグ認識
時にあらかじめ指定された選択規則に基づいていずれか
１つのＣＰＵボードがメインＣＰＵボードになりメイン
ＣＰＵボード確定を表示するメインＣＰＵボード確定フ
ラグ（以下、Ｍフラグ）を設定し他のすべてのＣＰＵボ
ードに通知する。他のＣＰＵボード（メインＣＰＵボー
ド）から先にＭフラグの設定通知を受けたＣＰＵボード
はメインＣＰＵボードにはなれず、スレーブＣＰＵとな
る。スレーブＣＰＵボードとなったＣＰＵボードは外部
メモリボード５からの更新ソフトウェアの読み込み終了
時に読み込み終了を表示するソフトウェア読み込み終了
フラグ（以下、Ｓフラグ）を設定しメインＣＰＵボード
に通知する。各ＣＰＵボード１〜３は、いずれのＣＰＵ
ボードでもメインＣＰＵボードになれるように同一構成
を成し、読み込んだソフトウェアを保持する内部メモリ
１０と、Ｋフラグ，Ｍフラグ，Ｓフラグを用いて内部メ
モリ１０に対する外部メモリ５０からのソフトウェアの
更新処理を行うソフトウェア更新回路２０とを有してい
る。これら外部メモリボード５及び各ＣＰＵボード１〜
３は外部バス６及びＫフラグ信号線７を介して相互に接
続され、さらに、各ＣＰＵボード１〜３がＭフラグ信号
線８及びＳフラグ信号線９を介して相互に接続されてい
る。
【００１０】図２において、ソフトウェア更新回路２０
は、Ｋフラグ信号線７上のＫフラグの値とＭフラグ信号
線８上の他のＣＰＵボードのＭフラグの値とをチェック
し自ボードがメインＣＰＵボードになれるかを判定し、
メインＣＰＵボードになれる場合は内蔵するＭフラグ２
２をメインＣＰＵボード確定を示す値（論理値〈１〉）
に設定しメインＣＰＵ信号ＭＣとして出力し、ソフトウ
ェア更新終了信号ＫＣを受けるとＭフラグ２２の表示を
取り消しメインＣＰＵ信号ＭＣの出力を停止するメイン
ＣＰＵ選択回路２１と、自ボードがメインＣＰＵボード
になったことを他のＣＰＵボードに通知するために自ボ
ードのＭフラグ２２の値（メインＣＰＵ信号ＭＣ）をＭ
フラグ信号線８上に送出するバッファ２３と、メインＣ
ＰＵ信号ＭＣとＳフラグ信号線９上の他のＣＰＵボード
のＳフラグの値とをチェックし、メインＣＰＵ信号ＭＣ
が入力されていない場合（自ボードがスレーブＣＰＵボ
ードの場合）に内部メモリ１０に対するソフトウェア更
新が終了したことを認識すると内蔵するＳフラグ２５を
更新終了を示す値（論理値〈１〉）に設定し、（自ボー
ドがメインＣＰＵボードの場合に）他のすべてのＣＰＵ
ボードにおいてソフトウェアの更新が終了したことを認
識するとソフトウェア更新終了信号ＫＣをメインＣＰＵ
選択回路２１に出力する更新制御回路２４と、自ボード
のＳフラグ２５の値を他のＣＰＵボードに通知するため
にＳフラグ信号線９上に送出するバッファ２６とを有し
ている。
は、Ｋフラグ信号線７上のＫフラグの値とＭフラグ信号
線８上の他のＣＰＵボードのＭフラグの値とをチェック
し自ボードがメインＣＰＵボードになれるかを判定し、
メインＣＰＵボードになれる場合は内蔵するＭフラグ２
２をメインＣＰＵボード確定を示す値（論理値〈１〉）
に設定しメインＣＰＵ信号ＭＣとして出力し、ソフトウ
ェア更新終了信号ＫＣを受けるとＭフラグ２２の表示を
取り消しメインＣＰＵ信号ＭＣの出力を停止するメイン
ＣＰＵ選択回路２１と、自ボードがメインＣＰＵボード
になったことを他のＣＰＵボードに通知するために自ボ
ードのＭフラグ２２の値（メインＣＰＵ信号ＭＣ）をＭ
フラグ信号線８上に送出するバッファ２３と、メインＣ
ＰＵ信号ＭＣとＳフラグ信号線９上の他のＣＰＵボード
のＳフラグの値とをチェックし、メインＣＰＵ信号ＭＣ
が入力されていない場合（自ボードがスレーブＣＰＵボ
ードの場合）に内部メモリ１０に対するソフトウェア更
新が終了したことを認識すると内蔵するＳフラグ２５を
更新終了を示す値（論理値〈１〉）に設定し、（自ボー
ドがメインＣＰＵボードの場合に）他のすべてのＣＰＵ
ボードにおいてソフトウェアの更新が終了したことを認
識するとソフトウェア更新終了信号ＫＣをメインＣＰＵ
選択回路２１に出力する更新制御回路２４と、自ボード
のＳフラグ２５の値を他のＣＰＵボードに通知するため
にＳフラグ信号線９上に送出するバッファ２６とを有し
ている。
【００１１】Ｍフラグ信号線８及びＳフラグ信号線９は
それぞれＣＰＵボードの数分の本数とすることもできる
が、適切な信号形式を用いることにより、各１本とする
こともできる。この場合、Ｍフラグ信号線８においては
いずれか１つのＣＰＵボードのＭフラグ２２が論理値
〈１〉になると直ちに論理値〈１〉が得られ、Ｓフラグ
信号線９においてはすべてのスレーブＣＰＵボードのＳ
フラグ２５が論理値〈１〉になった場合にのみ論理値
〈１〉が得られるようにする。
それぞれＣＰＵボードの数分の本数とすることもできる
が、適切な信号形式を用いることにより、各１本とする
こともできる。この場合、Ｍフラグ信号線８においては
いずれか１つのＣＰＵボードのＭフラグ２２が論理値
〈１〉になると直ちに論理値〈１〉が得られ、Ｓフラグ
信号線９においてはすべてのスレーブＣＰＵボードのＳ
フラグ２５が論理値〈１〉になった場合にのみ論理値
〈１〉が得られるようにする。
【００１２】次に、本発明によるソフトウェア更新動作
について、図１，図２とともに図３を参照して詳細に説
明する。図３は一例としてＣＰＵボード１がメインＣＰ
Ｕボードになった状態を示す。いずれのＣＰＵボードが
メインＣＰＵボードになるかの選択規則は、固定式，回
転式，早い者順，処理余裕度順等任意に設定可能であ
る。
について、図１，図２とともに図３を参照して詳細に説
明する。図３は一例としてＣＰＵボード１がメインＣＰ
Ｕボードになった状態を示す。いずれのＣＰＵボードが
メインＣＰＵボードになるかの選択規則は、固定式，回
転式，早い者順，処理余裕度順等任意に設定可能であ
る。
【００１３】実行ソフトウェアＡにて運用中のマルチＣ
ＰＵシステムにおいて、各ボードのＫフラグ５１，Ｍフ
ラグ２２，及びＳフラグ２５はそれぞれ初期値〈０〉に
設定されており、外部メモリボード５の外部メモリ５０
のソフトウェアＡが周知の何らかの方法によりソフトウ
ェアＢに更新されると、Ｋフラグ５１が更新有りを示す
値〈１〉に設定される。各ＣＰＵボード１〜３のソフト
ウェア更新回路２０は常時Ｋフラグ信号線７を通してＫ
フラグ５１を監視しており、Ｋフラグ５１が〈１〉にな
ったことことを検出すると、あらかじめ指定された選択
規則に従ってＣＰＵボード１のメインＣＰＵ選択回路２
１が動作し、Ｍフラグ２２を自ボードがメインＣＰＵボ
ードに確定したことを示す値〈１〉に設定しＭフラグ信
号線８を通してＣＰＵボード２，３へ通知する。ＣＰＵ
ボード１はＭフラグ２２設定後、メインＣＰＵ信号ＭＣ
が更新制御回路２４に入力されるため、ソフトウェアの
更新処理を行わずに現在運用中のソフトウェアＡを引き
続き実行し続ける。ＣＰＵボード２は、ソフトウェア更
新回路２０のメインＣＰＵ選択回路２１がＭフラグ信号
線８上のＭフラグの値〈１〉を確認後、自己のＭフラグ
２２を初期値〈０〉のままとしメインＣＰＵ信号ＭＣを
更新制御回路２４に出力しないので、スレーブＣＰＵボ
ードとして動作し、外部バス６を通して外部メモリ５０
の更新ソフトウェアＢを内部メモリ１０に読み込み、読
み込み終了後にＳフラグ２５を読み込み終了を示す値
〈１〉に設定してＳフラグ信号線９を通してメインＣＰ
Ｕボード１へ通知し、更新されたソフトウェアＢにて待
機する。外部バス６は１本のため、ＣＰＵボード２が読
み込み終了後に、ＣＰＵボード３が同様に読み込みを開
始する。各ＣＰＵボードによる外部メモリからのソフト
ウェアの読み込み処理は従来と同様であり、外部バスの
アクセス調停手段やデータの送受信手段など周知の適切
な技術で実現できるので詳細説明は省略する。
ＰＵシステムにおいて、各ボードのＫフラグ５１，Ｍフ
ラグ２２，及びＳフラグ２５はそれぞれ初期値〈０〉に
設定されており、外部メモリボード５の外部メモリ５０
のソフトウェアＡが周知の何らかの方法によりソフトウ
ェアＢに更新されると、Ｋフラグ５１が更新有りを示す
値〈１〉に設定される。各ＣＰＵボード１〜３のソフト
ウェア更新回路２０は常時Ｋフラグ信号線７を通してＫ
フラグ５１を監視しており、Ｋフラグ５１が〈１〉にな
ったことことを検出すると、あらかじめ指定された選択
規則に従ってＣＰＵボード１のメインＣＰＵ選択回路２
１が動作し、Ｍフラグ２２を自ボードがメインＣＰＵボ
ードに確定したことを示す値〈１〉に設定しＭフラグ信
号線８を通してＣＰＵボード２，３へ通知する。ＣＰＵ
ボード１はＭフラグ２２設定後、メインＣＰＵ信号ＭＣ
が更新制御回路２４に入力されるため、ソフトウェアの
更新処理を行わずに現在運用中のソフトウェアＡを引き
続き実行し続ける。ＣＰＵボード２は、ソフトウェア更
新回路２０のメインＣＰＵ選択回路２１がＭフラグ信号
線８上のＭフラグの値〈１〉を確認後、自己のＭフラグ
２２を初期値〈０〉のままとしメインＣＰＵ信号ＭＣを
更新制御回路２４に出力しないので、スレーブＣＰＵボ
ードとして動作し、外部バス６を通して外部メモリ５０
の更新ソフトウェアＢを内部メモリ１０に読み込み、読
み込み終了後にＳフラグ２５を読み込み終了を示す値
〈１〉に設定してＳフラグ信号線９を通してメインＣＰ
Ｕボード１へ通知し、更新されたソフトウェアＢにて待
機する。外部バス６は１本のため、ＣＰＵボード２が読
み込み終了後に、ＣＰＵボード３が同様に読み込みを開
始する。各ＣＰＵボードによる外部メモリからのソフト
ウェアの読み込み処理は従来と同様であり、外部バスの
アクセス調停手段やデータの送受信手段など周知の適切
な技術で実現できるので詳細説明は省略する。
【００１４】Ｓフラグ信号線９を通して各ＣＰＵボード
２〜３のＳフラグ２５の値がメインＣＰＵボード１のソ
フトウェア更新制御回路１２に入力されている。ソフト
ウェア更新制御回路１２は、全スレーブＣＰＵボード２
〜３の更新終了（すべてのＳフラグ＝〈１〉）を確認す
ると、ソフトウェア更新終了信号ＫＣをメインＣＰＵ選
択回路２１に出力し自ボードのＭフラグ２２を〈０〉ク
リアさせメインＣＰＵ信号ＭＣの出力を停止させること
により、ソフトウェアＡの実行を停止し更新ソフトウェ
アＢを読み込む動作に移る。一方、スレーブＣＰＵボー
ドとしてソフトウェアＢを更新し、待機中のＣＰＵボー
ド２，３はメインＣＰＵボード１のＭフラグ２２がクリ
アされたことを検出すると、ソフトウェアＡを実行して
いるＣＰＵボードは１つもなくソフトウェアＢを実行し
ても問題がないことを認識し、ソフトウェアＢを実行す
る。また、ＣＰＵボード１は、外部バス６を通して外部
メモリ５０の更新ソフトウェアＢを内部メモリ１０に読
み込み、読み込み終了後、外部メモリボード５のＫフラ
グ５１を〈０〉クリアし、ソフトウェアＢを実行する。
２〜３のＳフラグ２５の値がメインＣＰＵボード１のソ
フトウェア更新制御回路１２に入力されている。ソフト
ウェア更新制御回路１２は、全スレーブＣＰＵボード２
〜３の更新終了（すべてのＳフラグ＝〈１〉）を確認す
ると、ソフトウェア更新終了信号ＫＣをメインＣＰＵ選
択回路２１に出力し自ボードのＭフラグ２２を〈０〉ク
リアさせメインＣＰＵ信号ＭＣの出力を停止させること
により、ソフトウェアＡの実行を停止し更新ソフトウェ
アＢを読み込む動作に移る。一方、スレーブＣＰＵボー
ドとしてソフトウェアＢを更新し、待機中のＣＰＵボー
ド２，３はメインＣＰＵボード１のＭフラグ２２がクリ
アされたことを検出すると、ソフトウェアＡを実行して
いるＣＰＵボードは１つもなくソフトウェアＢを実行し
ても問題がないことを認識し、ソフトウェアＢを実行す
る。また、ＣＰＵボード１は、外部バス６を通して外部
メモリ５０の更新ソフトウェアＢを内部メモリ１０に読
み込み、読み込み終了後、外部メモリボード５のＫフラ
グ５１を〈０〉クリアし、ソフトウェアＢを実行する。
【００１５】なお、上記説明においてＫフラグ情報，Ｍ
フラグ情報，及びＳフラグ情報は、外部バス６とは別に
設けたＫフラグ信号線７，Ｍフラグ信号線８，及びＳフ
ラグ信号線９を介して伝送するようにしているが、適切
な時分割データ伝送手段を用いることにより外部バス６
のみで伝送可能である。
フラグ情報，及びＳフラグ情報は、外部バス６とは別に
設けたＫフラグ信号線７，Ｍフラグ信号線８，及びＳフ
ラグ信号線９を介して伝送するようにしているが、適切
な時分割データ伝送手段を用いることにより外部バス６
のみで伝送可能である。
【００１６】
【発明の効果】以上説明したように本発明によれば、外
部メモリボードのソフトウェア更新を各ＣＰＵボードに
て確認しいずれか１つのＣＰＵボードがメインＣＰＵボ
ード、その他がスレーブＣＰＵボードとなり、メインＣ
ＰＵボードがスレーブＣＰＵボードを監視しソフトウェ
ア更新を終了するまで運用状態を維持し続け、スレーブ
ＣＰＵボードがソフトウェアを更新し、すべてのスレー
ブＣＰＵボードが更新終了後更新ソフトウェアを実行し
メインＣＰＵボードから運用状態を引継ぎ、運用状態を
維持する必要がなくなったメインＣＰＵボードがソフト
ウェアを更新する。このため、従来技術のようにシステ
ムリセットにより再起動をし全ＣＰＵボードが一斉に読
み込み処理に入ってソフトウェアの更新をする必要がな
く、システムダウンすることなくソフトウェア更新がで
きるようになる。また、システムダウンの時間について
も関係なくなる。
部メモリボードのソフトウェア更新を各ＣＰＵボードに
て確認しいずれか１つのＣＰＵボードがメインＣＰＵボ
ード、その他がスレーブＣＰＵボードとなり、メインＣ
ＰＵボードがスレーブＣＰＵボードを監視しソフトウェ
ア更新を終了するまで運用状態を維持し続け、スレーブ
ＣＰＵボードがソフトウェアを更新し、すべてのスレー
ブＣＰＵボードが更新終了後更新ソフトウェアを実行し
メインＣＰＵボードから運用状態を引継ぎ、運用状態を
維持する必要がなくなったメインＣＰＵボードがソフト
ウェアを更新する。このため、従来技術のようにシステ
ムリセットにより再起動をし全ＣＰＵボードが一斉に読
み込み処理に入ってソフトウェアの更新をする必要がな
く、システムダウンすることなくソフトウェア更新がで
きるようになる。また、システムダウンの時間について
も関係なくなる。
【図１】本発明のマルチＣＰＵシステムの一実施の形態
を示すシステム構成図である。
を示すシステム構成図である。
【図２】図１に示すソフトウェア更新回路の構成例を示
すブロック図である。
すブロック図である。
【図３】図１に示すマルチＣＰＵシステムにおけるソフ
トウェア更新手順例を示すフローチャートである。
トウェア更新手順例を示すフローチャートである。
【図４】従来のマルチＣＰＵシステムにおけるソフトウ
ェア更新のフローチャートである。
ェア更新のフローチャートである。
１，２，３ ＣＰＵボード ５ 外部メモリボード ６ 外部バス ７ 更新フラグ（Ｋフラグ）信号線 ８ メインＣＰＵボード確定フラグ（Ｍフラグ）信号
線 ９ ソフトウェア読み込み終了フラグ（Ｓフラグ）信
号線 １０ 内部メモリ ２０ ソフトウェア更新回路 ２１ メインＣＰＵボード選択回路 ２２ Ｍフラグ ２４ 更新制御回路 ２５ Ｓフラグ ５０ 外部メモリ ５１ Ｋフラグ
線 ９ ソフトウェア読み込み終了フラグ（Ｓフラグ）信
号線 １０ 内部メモリ ２０ ソフトウェア更新回路 ２１ メインＣＰＵボード選択回路 ２２ Ｍフラグ ２４ 更新制御回路 ２５ Ｓフラグ ５０ 外部メモリ ５１ Ｋフラグ
Claims (2)
- 【請求項１】 複数のＣＰＵボードと外部メモリボード
とを外部バスを通して相互に接続し、前記各ＣＰＵボー
ドが前記外部メモリボード内のソフトウェアを自己の内
部メモリに読み込み実行するマルチＣＰＵシステムにお
いて、 前記外部ボード内のソフトウェアが更新されたことを表
示するための更新フラグと、前記各ＣＰＵボード対応に
設けられた自ボードがメインＣＰＵボードに確定したこ
とを表示するためのメインＣＰＵ確定フラグ及び自ボー
ドの更新後のソフトウェアの読み込み終了を表示するた
めのソフトウェア読み込み終了フラグとを備え、 前記外部メモリボードが、内蔵するソフトウェアが更新
されたことを検出すると前記更新フラグに表示し、 前記更新フラグにより前記外部メモリボードのソフトウ
ェア更新を検出した前記各ＣＰＵボードのうちいずれか
１つのＣＰＵボードが、あらかじめ指定された選択規則
に基づいてメインＣＰＵボードとなり自ボードの前記メ
インＣＰＵ確定フラグに表示し、前記ソフトウェア読み
込み終了フラグにより他のすべてのＣＰＵボードにおけ
る更新後のソフトウェアの読み込み終了を検出するまで
更新前のソフトウェアの実行を継続し、前記他のすべて
のＣＰＵボードの読み込み終了を検出すると前記更新前
のソフトウェアの実行を停止し前記メインＣＰＵ確定フ
ラグの表示を取り消すとともに更新後のソフトウェアの
前記外部メモリボードからの読み込み及び実行を開始
し、 前記メインＣＰＵ確定フラグにより前記メインＣＰＵボ
ードの確定を検出した前記他のすべてのＣＰＵボード
が、それぞれスレーブＣＰＵボードとなり更新前のソフ
トウェアの実行を停止し、順次前記外部メモリボードよ
り更新後のソフトウェアを読み込み、読み込みを終了す
ると前記ソフトウェア読み込み終了フラグに表示し、前
記メインＣＰＵボードによる前記メインＣＰＵ確定フラ
グの表示が取り消されたことを検出すると前記更新後の
ソフトウェアの実行を開始することを特徴とするマルチ
ＣＰＵシステム。 - 【請求項２】 複数のＣＰＵボードと外部メモリボード
とを外部バスを通して相互に接続し、前記各ＣＰＵボー
ドが前記外部メモリボード内のソフトウェアを自己の内
部メモリに読み込み実行するマルチＣＰＵシステムのシ
ステム運用中におけるソフトウェアの更新方法におい
て、 前記外部メモリボードのソフトウェアが更新されるとあ
らかじめ指定された選択規則に基づいて前記複数のＣＰ
Ｕボードのうちいずれか１つのＣＰＵボードをメインＣ
ＰＵボード、その他のＣＰＵボードをスレーブＣＰＵボ
ードとし、 前記メインＣＰＵボードにより更新前のソフトウェアを
継続して実行し運用状態を維持しておき、 前記スレーブＣＰＵボードの各々では更新前のソフトウ
ェアの実行を停止し、順次前記外部メモリボードより更
新後のソフトウェアを読み込み実行せずに待機し、 すべての前記スレーブＣＰＵボードにおける前記更新後
のソフトウェアの読み込みが完了すると、前記メインＣ
ＰＵボードの前記更新前のソフトウェアの実行を停止す
るとともに、すべての前記スレーブＣＰＵボードで前記
更新後のソフトウェアの実行を開始し運用状態を引継
ぎ、 その後、前記メインＣＰＵボードが前記更新後のソフト
ウェアの読み込み及び実行開始を行うことにより、シス
テムダウンすることなくすべての前記ＣＰＵボードの内
部メモリのソフトウェアを更新可能としたことを特徴と
するマルチＣＰＵシステムのソフトウェア更新方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7307387A JP2806843B2 (ja) | 1995-11-27 | 1995-11-27 | マルチｃｐｕシステム及びそのソフトウェア更新方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7307387A JP2806843B2 (ja) | 1995-11-27 | 1995-11-27 | マルチｃｐｕシステム及びそのソフトウェア更新方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09146902A true JPH09146902A (ja) | 1997-06-06 |
| JP2806843B2 JP2806843B2 (ja) | 1998-09-30 |
Family
ID=17968445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7307387A Expired - Fee Related JP2806843B2 (ja) | 1995-11-27 | 1995-11-27 | マルチｃｐｕシステム及びそのソフトウェア更新方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806843B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1199492A (ja) * | 1997-09-29 | 1999-04-13 | Matsushita Electric Ind Co Ltd | 産業用ロボット |
| KR100796473B1 (ko) * | 2005-09-02 | 2008-01-21 | 후지쯔 가부시끼가이샤 | 복수 칩의 기동 방법 |
-
1995
- 1995-11-27 JP JP7307387A patent/JP2806843B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1199492A (ja) * | 1997-09-29 | 1999-04-13 | Matsushita Electric Ind Co Ltd | 産業用ロボット |
| KR100796473B1 (ko) * | 2005-09-02 | 2008-01-21 | 후지쯔 가부시끼가이샤 | 복수 칩의 기동 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806843B2 (ja) | 1998-09-30 |
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