JPH09139435A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH09139435A JPH09139435A JP7317294A JP31729495A JPH09139435A JP H09139435 A JPH09139435 A JP H09139435A JP 7317294 A JP7317294 A JP 7317294A JP 31729495 A JP31729495 A JP 31729495A JP H09139435 A JPH09139435 A JP H09139435A
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Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 導電層の層数が少なくて製造コストが低く且
つ論理回路との製造工程の整合性が良くて論理集積回路
への搭載が容易な半導体記憶装置を提供する。 【解決手段】 接続孔６７ｄに埋め込まれているＳＯＧ
膜７１がフリップフロップの負荷素子としての抵抗素子
１４になっていて、抵抗素子１４を形成するために半導
体層を用いる必要がなく、しかも電源線２２は占有面積
が少ないので、電源線２２及び接地線２１を同一層のタ
ングステン層７２で形成することができる。このため、
半導体層をゲート電極のための１層のみにして、金属層
を電源線２２及び接地線２１のためとビット線２４のた
めとの２層にすることができる。
つ論理回路との製造工程の整合性が良くて論理集積回路
への搭載が容易な半導体記憶装置を提供する。 【解決手段】 接続孔６７ｄに埋め込まれているＳＯＧ
膜７１がフリップフロップの負荷素子としての抵抗素子
１４になっていて、抵抗素子１４を形成するために半導
体層を用いる必要がなく、しかも電源線２２は占有面積
が少ないので、電源線２２及び接地線２１を同一層のタ
ングステン層７２で形成することができる。このため、
半導体層をゲート電極のための１層のみにして、金属層
を電源線２２及び接地線２１のためとビット線２４のた
めとの２層にすることができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、高抵抗負荷型
ＳＲＡＭと称されている半導体記憶装置及びその製造方
法に関するものである。
ＳＲＡＭと称されている半導体記憶装置及びその製造方
法に関するものである。
【０００２】
【従来の技術】図３は、高抵抗負荷型ＳＲＡＭのメモリ
セルの等価回路を示している。このメモリセルのフリッ
プフロップ１１は、駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用の抵抗素子１４、１５とから成ってお
り、このフリップフロップ１１とアクセス用のＮＭＯＳ
トランジスタ１６、１７とでメモリセルが構成されてい
る。
セルの等価回路を示している。このメモリセルのフリッ
プフロップ１１は、駆動用のＮＭＯＳトランジスタ１
２、１３と負荷用の抵抗素子１４、１５とから成ってお
り、このフリップフロップ１１とアクセス用のＮＭＯＳ
トランジスタ１６、１７とでメモリセルが構成されてい
る。
【０００３】ＮＭＯＳトランジスタ１２、１３のソース
には接地線２１が接続されており、抵抗素子１４、１５
には電源線２２が接続されている。また、ワード線２３
がＮＭＯＳトランジスタ１６、１７のゲート電極になっ
ており、これらのＮＭＯＳトランジスタ１６、１７の各
々の一方のソース／ドレインに真補のビット線２４、２
５が接続されている。
には接地線２１が接続されており、抵抗素子１４、１５
には電源線２２が接続されている。また、ワード線２３
がＮＭＯＳトランジスタ１６、１７のゲート電極になっ
ており、これらのＮＭＯＳトランジスタ１６、１７の各
々の一方のソース／ドレインに真補のビット線２４、２
５が接続されている。
【０００４】図４〜６は、この様な高抵抗負荷型ＳＲＡ
Ｍの一従来例を示している。この一従来例では、図４、
図５（ａ）に示す様に、Ｓｉ基板３１の表面にフィール
ド酸化膜としてＳｉＯ2 膜３２が選択的に形成されて素
子分離領域が区画されており、ＳｉＯ2 膜３２に囲まれ
ている素子活性領域の表面にゲート酸化膜としてＳｉＯ
2 膜３３が形成されている。
Ｍの一従来例を示している。この一従来例では、図４、
図５（ａ）に示す様に、Ｓｉ基板３１の表面にフィール
ド酸化膜としてＳｉＯ2 膜３２が選択的に形成されて素
子分離領域が区画されており、ＳｉＯ2 膜３２に囲まれ
ている素子活性領域の表面にゲート酸化膜としてＳｉＯ
2 膜３３が形成されている。
【０００５】素子活性領域中には、ＮＭＯＳトランジス
タ１２、１３、１６、１７のソース／ドレインになって
いる拡散層３４ａ〜３４ｆが形成されており、ＳｉＯ2
膜３２、３３上には、ＮＭＯＳトランジスタ１２、１３
のゲート電極１２ａ、１３ａとワード線２３とが、第１
層目の多結晶Ｓｉ層３５等で形成されている。多結晶Ｓ
ｉ層３５等は層間絶縁膜３６に覆われており、拡散層３
４ａ、３４ｃ、３４ｅ、３４ｆに達する接続孔３７ａ〜
３７ｄが層間絶縁膜３６等に設けられている。
タ１２、１３、１６、１７のソース／ドレインになって
いる拡散層３４ａ〜３４ｆが形成されており、ＳｉＯ2
膜３２、３３上には、ＮＭＯＳトランジスタ１２、１３
のゲート電極１２ａ、１３ａとワード線２３とが、第１
層目の多結晶Ｓｉ層３５等で形成されている。多結晶Ｓ
ｉ層３５等は層間絶縁膜３６に覆われており、拡散層３
４ａ、３４ｃ、３４ｅ、３４ｆに達する接続孔３７ａ〜
３７ｄが層間絶縁膜３６等に設けられている。
【０００６】接続孔３７ａ〜３７ｄは、プラグ３８で埋
められている。層間絶縁膜３６上には、図４、図５
（ｂ）に示す様に、接続孔３７ａ、３７ｂを介して拡散
層３４ａ、３４ｃに電気的に接続される接地線２１と、
接続孔３７ｃ、３７ｄを介して拡散層３４ｅ、３４ｆに
電気的に接続されると共にワード線２３の上方にまで延
びるパッド層４１ａ、４１ｂとが、第２層目の多結晶Ｓ
ｉ層４２で形成されている。
められている。層間絶縁膜３６上には、図４、図５
（ｂ）に示す様に、接続孔３７ａ、３７ｂを介して拡散
層３４ａ、３４ｃに電気的に接続される接地線２１と、
接続孔３７ｃ、３７ｄを介して拡散層３４ｅ、３４ｆに
電気的に接続されると共にワード線２３の上方にまで延
びるパッド層４１ａ、４１ｂとが、第２層目の多結晶Ｓ
ｉ層４２で形成されている。
【０００７】多結晶Ｓｉ層４２等は層間絶縁膜４３に覆
われており、図４、図５（ａ）、図６（ａ）に示す様
に、ゲート電極１２ａ、１３ａ及び拡散層３４ｄ、３４
ｂに達する接続孔４４ａ、４４ｂが、層間絶縁膜４３、
３６等に設けられている。接続孔４４ａ、４４ｂは、プ
ラグ４５で埋められている。
われており、図４、図５（ａ）、図６（ａ）に示す様
に、ゲート電極１２ａ、１３ａ及び拡散層３４ｄ、３４
ｂに達する接続孔４４ａ、４４ｂが、層間絶縁膜４３、
３６等に設けられている。接続孔４４ａ、４４ｂは、プ
ラグ４５で埋められている。
【０００８】層間絶縁膜４３上には、図４、図６（ａ）
に示す様に、接続孔４４ａ、４４ｂを介してゲート電極
１２ａ、１３ａ及び拡散層３４ｄ、３４ｂに電気的に接
続される抵抗素子１５、１４とこれらの抵抗素子１５、
１４に連なっている電源線２２とが、第３層目の多結晶
Ｓｉ層４６で形成されている。多結晶Ｓｉ層４６等は、
層間絶縁膜４７に覆われている。
に示す様に、接続孔４４ａ、４４ｂを介してゲート電極
１２ａ、１３ａ及び拡散層３４ｄ、３４ｂに電気的に接
続される抵抗素子１５、１４とこれらの抵抗素子１５、
１４に連なっている電源線２２とが、第３層目の多結晶
Ｓｉ層４６で形成されている。多結晶Ｓｉ層４６等は、
層間絶縁膜４７に覆われている。
【０００９】層間絶縁膜４７、４３には、図４、図５
（ｂ）、図６（ａ）（ｂ）に示す様に、パッド層４１ａ
に達する接続孔４８が設けられており、図示されてはい
ないが、パッド層４１ｂに達する接続孔も設けられてい
る。パッド層４１ａ、４１ｂに達するこれらの接続孔４
８等は、プラグ５１で埋められている。
（ｂ）、図６（ａ）（ｂ）に示す様に、パッド層４１ａ
に達する接続孔４８が設けられており、図示されてはい
ないが、パッド層４１ｂに達する接続孔も設けられてい
る。パッド層４１ａ、４１ｂに達するこれらの接続孔４
８等は、プラグ５１で埋められている。
【００１０】層間絶縁膜４７上には、図４、図６（ｂ）
に示す様に、接続孔４８等を介してパッド層４１ａ、４
１ｂに電気的に接続されるビット線２４、２５が、Ａｌ
層５２で形成されている。
に示す様に、接続孔４８等を介してパッド層４１ａ、４
１ｂに電気的に接続されるビット線２４、２５が、Ａｌ
層５２で形成されている。
【００１１】以上の様な一従来例では、拡散層３４ｂ、
３４ｄが記憶ノードになっており、これらの拡散層３４
ｂ、３４ｄの一方が高電位、他方が低電位になってメモ
リセルの状態が記憶される。そして、高電位の記憶ノー
ドの電位を維持するために、抵抗素子１４、１５によっ
て電流が供給される。なお、抵抗素子１４、１５の抵抗
値は、ＳＲＡＭの消費電力と記憶容量とから決定され、
通常は１００ＭΩ以上である。
３４ｄが記憶ノードになっており、これらの拡散層３４
ｂ、３４ｄの一方が高電位、他方が低電位になってメモ
リセルの状態が記憶される。そして、高電位の記憶ノー
ドの電位を維持するために、抵抗素子１４、１５によっ
て電流が供給される。なお、抵抗素子１４、１５の抵抗
値は、ＳＲＡＭの消費電力と記憶容量とから決定され、
通常は１００ＭΩ以上である。
【００１２】
【発明が解決しようとする課題】ところが、上述の一従
来例では、図４〜６からも明らかな様に、３層の多結晶
Ｓｉ層３５、４２、４６と１層のＡｌ層５２との合計で
４層の導電層が、Ｓｉ基板３１上で用いられている。従
って、この一従来例では、導電層の層数が多くて、製造
コストが高かった。
来例では、図４〜６からも明らかな様に、３層の多結晶
Ｓｉ層３５、４２、４６と１層のＡｌ層５２との合計で
４層の導電層が、Ｓｉ基板３１上で用いられている。従
って、この一従来例では、導電層の層数が多くて、製造
コストが高かった。
【００１３】また、論理回路は一般に１層の多結晶Ｓｉ
層と２〜３層の金属層とで形成されるので、この一従来
例のＳＲＡＭを論理集積回路へ搭載するためには、多結
晶Ｓｉ層を追加する必要があった。従って、この一従来
例では、論理回路との製造工程の整合性が悪くて論理集
積回路への搭載が容易ではなかった。
層と２〜３層の金属層とで形成されるので、この一従来
例のＳＲＡＭを論理集積回路へ搭載するためには、多結
晶Ｓｉ層を追加する必要があった。従って、この一従来
例では、論理回路との製造工程の整合性が悪くて論理集
積回路への搭載が容易ではなかった。
【００１４】なお、高抵抗負荷型ではなく完全ＣＭＯＳ
型のメモリセル構造を採用すれば、多結晶Ｓｉ層を追加
する必要はない。しかし、完全ＣＭＯＳ型では、メモリ
セル面積が大きいので、数Ｍビット程度の記憶容量が必
要な場合はチップ面積が増大して製造コストも増大す
る。従って、完全ＣＭＯＳ型のメモリセル構造を全面的
に採用することはできない。
型のメモリセル構造を採用すれば、多結晶Ｓｉ層を追加
する必要はない。しかし、完全ＣＭＯＳ型では、メモリ
セル面積が大きいので、数Ｍビット程度の記憶容量が必
要な場合はチップ面積が増大して製造コストも増大す
る。従って、完全ＣＭＯＳ型のメモリセル構造を全面的
に採用することはできない。
【００１５】
【課題を解決するための手段】請求項１の半導体記憶装
置は、フリップフロップを用いてメモリセルが構成され
ており、抵抗素子が前記フリップフロップの負荷素子に
なっている半導体記憶装置において、前記フリップフロ
ップと電源線とを接続するための接続孔に埋め込まれて
いてリーク電流の流れる誘電体が前記抵抗素子になって
いることを特徴としている。
置は、フリップフロップを用いてメモリセルが構成され
ており、抵抗素子が前記フリップフロップの負荷素子に
なっている半導体記憶装置において、前記フリップフロ
ップと電源線とを接続するための接続孔に埋め込まれて
いてリーク電流の流れる誘電体が前記抵抗素子になって
いることを特徴としている。
【００１６】請求項２の半導体記憶装置は、請求項１の
半導体記憶装置において、前記リーク電流の電流値が１
μＡ以下であることを特徴としている。
半導体記憶装置において、前記リーク電流の電流値が１
μＡ以下であることを特徴としている。
【００１７】請求項３の半導体記憶装置の製造方法は、
フリップフロップを用いてメモリセルが構成されてお
り、抵抗素子が前記フリップフロップの負荷素子になっ
ている半導体記憶装置の製造方法において、前記フリッ
プフロップと電源線とを接続するための接続孔にリーク
電流の流れる誘電体を埋め込んで前記抵抗素子を形成す
ることを特徴としている。
フリップフロップを用いてメモリセルが構成されてお
り、抵抗素子が前記フリップフロップの負荷素子になっ
ている半導体記憶装置の製造方法において、前記フリッ
プフロップと電源線とを接続するための接続孔にリーク
電流の流れる誘電体を埋め込んで前記抵抗素子を形成す
ることを特徴としている。
【００１８】請求項４の半導体記憶装置の製造方法は、
請求項３の半導体記憶装置の製造方法において、ＳＯＧ
溶液で前記接続孔を埋める工程と、前記ＳＯＧ溶液から
ＳＯＧ膜を形成するための熱処理の温度を制御すること
によって前記リーク電流の電流値を制御する工程とを具
備することを特徴としている。
請求項３の半導体記憶装置の製造方法において、ＳＯＧ
溶液で前記接続孔を埋める工程と、前記ＳＯＧ溶液から
ＳＯＧ膜を形成するための熱処理の温度を制御すること
によって前記リーク電流の電流値を制御する工程とを具
備することを特徴としている。
【００１９】請求項５の半導体記憶装置の製造方法は、
請求項４の半導体記憶装置の製造方法において、前記Ｓ
ＯＧ膜と共に前記接続孔を埋めるＳｉＯ2 膜を前記ＳＯ
Ｇ膜の上層または下層に積層させるに際して、前記Ｓｉ
Ｏ2 膜の膜厚を制御することによって前記リーク電流の
電流値を制御することを特徴としている。
請求項４の半導体記憶装置の製造方法において、前記Ｓ
ＯＧ膜と共に前記接続孔を埋めるＳｉＯ2 膜を前記ＳＯ
Ｇ膜の上層または下層に積層させるに際して、前記Ｓｉ
Ｏ2 膜の膜厚を制御することによって前記リーク電流の
電流値を制御することを特徴としている。
【００２０】請求項６の半導体記憶装置の製造方法は、
請求項３の半導体記憶装置の製造方法において、前記接
続孔を埋めるＳｉＯ2 膜とＳｉＮ膜との積層構造を形成
するに際して、前記ＳｉＯ2 膜の膜厚と前記ＳｉＮ膜の
トラップ密度及び膜厚とを制御することによって前記リ
ーク電流の電流値を制御することを特徴としている。
請求項３の半導体記憶装置の製造方法において、前記接
続孔を埋めるＳｉＯ2 膜とＳｉＮ膜との積層構造を形成
するに際して、前記ＳｉＯ2 膜の膜厚と前記ＳｉＮ膜の
トラップ密度及び膜厚とを制御することによって前記リ
ーク電流の電流値を制御することを特徴としている。
【００２１】請求項７の半導体記憶装置の製造方法は、
請求項３の半導体記憶装置の製造方法において、前記接
続孔内に露出しているＳｉ基板の表面を熱酸化して形成
するＳｉＯ2 膜で前記接続孔を埋めるに際して、前記Ｓ
ｉＯ2 膜の膜厚を制御することによって前記リーク電流
の電流値を制御することを特徴としている。
請求項３の半導体記憶装置の製造方法において、前記接
続孔内に露出しているＳｉ基板の表面を熱酸化して形成
するＳｉＯ2 膜で前記接続孔を埋めるに際して、前記Ｓ
ｉＯ2 膜の膜厚を制御することによって前記リーク電流
の電流値を制御することを特徴としている。
【００２２】請求項８の半導体記憶装置の製造方法は、
請求項３の半導体記憶装置の製造方法において、Ｏ3 及
びＴＥＯＳを原料とするＣＶＤ法で形成するＳｉＯ2 膜
で前記接続孔を埋めるに際して、前記ＣＶＤ時の温度を
制御することによって前記リーク電流の電流値を制御す
ることを特徴としている。
請求項３の半導体記憶装置の製造方法において、Ｏ3 及
びＴＥＯＳを原料とするＣＶＤ法で形成するＳｉＯ2 膜
で前記接続孔を埋めるに際して、前記ＣＶＤ時の温度を
制御することによって前記リーク電流の電流値を制御す
ることを特徴としている。
【００２３】請求項１、３の半導体記憶装置及びその製
造方法では、リーク電流の流れる誘電体を接続孔に埋め
込んでフリップフロップの抵抗素子を形成しているの
で、抵抗素子を形成するために半導体層を用いる必要が
ない。しかも、抵抗素子と電源線とを同一の半導体層で
形成すると、この半導体層のうちで抵抗素子の面積占有
率が高いので、電源線のみのレイアウトでは占有面積が
少ない。
造方法では、リーク電流の流れる誘電体を接続孔に埋め
込んでフリップフロップの抵抗素子を形成しているの
で、抵抗素子を形成するために半導体層を用いる必要が
ない。しかも、抵抗素子と電源線とを同一の半導体層で
形成すると、この半導体層のうちで抵抗素子の面積占有
率が高いので、電源線のみのレイアウトでは占有面積が
少ない。
【００２４】このため、電源線及び接地線を同一層の金
属層で形成することができ、半導体層から成る導電層を
フリップフロップの駆動用トランジスタ及びアクセス用
トランジスタのゲート電極のための１層のみにして、金
属層から成る導電層を電源線及び接地線のためとビット
線のためとの２層にすることができる。
属層で形成することができ、半導体層から成る導電層を
フリップフロップの駆動用トランジスタ及びアクセス用
トランジスタのゲート電極のための１層のみにして、金
属層から成る導電層を電源線及び接地線のためとビット
線のためとの２層にすることができる。
【００２５】請求項２の半導体記憶装置では、リーク電
流の流れる誘電体がフリップフロップの負荷素子として
の抵抗素子になっているが、そのリーク電流の電流値が
１μＡ以下と少ないので、記憶保持のためにメモリセル
に流れる電流が少ない。
流の流れる誘電体がフリップフロップの負荷素子として
の抵抗素子になっているが、そのリーク電流の電流値が
１μＡ以下と少ないので、記憶保持のためにメモリセル
に流れる電流が少ない。
【００２６】請求項４の半導体記憶装置の製造方法で
は、接続孔に埋め込む誘電体を形成するために、Ｓｉ
（ＯＨ）4 を主成分とするＳＯＧ溶液を熱処理してＳＯ
Ｇ膜を形成している。このＳＯＧ膜は、ＳｉＯ2 膜に近
い構造を有しているが、理想的な結合状態を形成するに
は至っておらず、結合状態が不安定な部分におけるトラ
ップを介してリーク電流が流れる。
は、接続孔に埋め込む誘電体を形成するために、Ｓｉ
（ＯＨ）4 を主成分とするＳＯＧ溶液を熱処理してＳＯ
Ｇ膜を形成している。このＳＯＧ膜は、ＳｉＯ2 膜に近
い構造を有しているが、理想的な結合状態を形成するに
は至っておらず、結合状態が不安定な部分におけるトラ
ップを介してリーク電流が流れる。
【００２７】そして、ＳＯＧ溶液からＳＯＧ膜を形成す
るための熱処理の温度を制御しているが、この熱処理の
温度を低下させることによって、ＳＯＧ膜中のトラップ
密度を高くしてリーク電流を増加させることができる。
しかも、ＳＯＧ溶液による接続孔の埋め込みは、容易且
つ短時間に行うことができ、更に、アスペクト比の高い
接続孔でも確実に埋め込むことができる。
るための熱処理の温度を制御しているが、この熱処理の
温度を低下させることによって、ＳＯＧ膜中のトラップ
密度を高くしてリーク電流を増加させることができる。
しかも、ＳＯＧ溶液による接続孔の埋め込みは、容易且
つ短時間に行うことができ、更に、アスペクト比の高い
接続孔でも確実に埋め込むことができる。
【００２８】請求項５の半導体記憶装置の製造方法で
は、ＳＯＧ膜と共に接続孔を埋めるＳｉＯ2 膜の膜厚を
制御しているが、ＳＯＧ膜のみでは基本的にリーク電流
が多いので、ＳｉＯ2 膜の膜厚を厚くすることによって
リーク電流を減少させることができる。
は、ＳＯＧ膜と共に接続孔を埋めるＳｉＯ2 膜の膜厚を
制御しているが、ＳＯＧ膜のみでは基本的にリーク電流
が多いので、ＳｉＯ2 膜の膜厚を厚くすることによって
リーク電流を減少させることができる。
【００２９】請求項６の半導体記憶装置の製造方法で
は、積層構造になっているＳｉＯ2 膜の膜厚とＳｉＮ膜
のトラップ密度及び膜厚とを制御しているが、ＳｉＯ2
膜におけるリーク電流の機構は変型ファウラー−ノルド
ハイムトンネリングであり、ＳｉＮ膜におけるリーク電
流の機構はプール−フレンケル伝導であるので、ＳｉＯ
2 膜の膜厚とＳｉＮ膜のトラップ密度及び膜厚とを制御
することによってリーク電流の電流値を制御することが
できる。
は、積層構造になっているＳｉＯ2 膜の膜厚とＳｉＮ膜
のトラップ密度及び膜厚とを制御しているが、ＳｉＯ2
膜におけるリーク電流の機構は変型ファウラー−ノルド
ハイムトンネリングであり、ＳｉＮ膜におけるリーク電
流の機構はプール−フレンケル伝導であるので、ＳｉＯ
2 膜の膜厚とＳｉＮ膜のトラップ密度及び膜厚とを制御
することによってリーク電流の電流値を制御することが
できる。
【００３０】請求項７の半導体記憶装置の製造方法で
は、熱酸化で形成するＳｉＯ2 膜の膜厚を制御している
が、このＳｉＯ2 膜におけるリーク電流の機構はファウ
ラー−ノルドハイムトンネリングまたは直接トンネリン
グであるので、ＳｉＯ2 膜の膜厚を制御することによっ
てリーク電流の電流値を制御することができる。
は、熱酸化で形成するＳｉＯ2 膜の膜厚を制御している
が、このＳｉＯ2 膜におけるリーク電流の機構はファウ
ラー−ノルドハイムトンネリングまたは直接トンネリン
グであるので、ＳｉＯ2 膜の膜厚を制御することによっ
てリーク電流の電流値を制御することができる。
【００３１】請求項８の半導体記憶装置の製造方法で
は、ＣＶＤ法でＳｉＯ2 膜を形成する時の温度を制御し
ているが、このＣＶＤ時の温度を低下させて多くのＯＨ
基を残すことによって、ＳｉＯ2 膜のトラップ密度を高
くしてリーク電流を増加させることができる。
は、ＣＶＤ法でＳｉＯ2 膜を形成する時の温度を制御し
ているが、このＣＶＤ時の温度を低下させて多くのＯＨ
基を残すことによって、ＳｉＯ2 膜のトラップ密度を高
くしてリーク電流を増加させることができる。
【００３２】
【発明の実施の形態】以下、本願の発明の一具体例を、
図１〜３を参照しながら説明する。なお、メモリセルの
等価回路は、図３に示した通りであり、図４〜６に示し
た一従来例と同様である。本具体例では、図１、図２
（ａ）に示す様に、Ｓｉ基板６１の表面にフィールド酸
化膜として３００ｎｍの膜厚のＳｉＯ2 膜６２が熱酸化
で選択的に形成されて素子分離領域が区画されており、
ＳｉＯ2 膜６２に囲まれている素子活性領域の表面にゲ
ート酸化膜としてＳｉＯ2 膜６３が形成されている。
図１〜３を参照しながら説明する。なお、メモリセルの
等価回路は、図３に示した通りであり、図４〜６に示し
た一従来例と同様である。本具体例では、図１、図２
（ａ）に示す様に、Ｓｉ基板６１の表面にフィールド酸
化膜として３００ｎｍの膜厚のＳｉＯ2 膜６２が熱酸化
で選択的に形成されて素子分離領域が区画されており、
ＳｉＯ2 膜６２に囲まれている素子活性領域の表面にゲ
ート酸化膜としてＳｉＯ2 膜６３が形成されている。
【００３３】素子活性領域中には、ＮＭＯＳトランジス
タ１２、１３、１６、１７のソース／ドレインになって
いる拡散層６４ａ〜６４ｆが形成されており、ＳｉＯ2
膜６２、６３上には、ＮＭＯＳトランジスタ１２、１３
のゲート電極１２ａ、１３ａとワード線２３とが、２０
０ｎｍの膜厚の多結晶Ｓｉ層６５で形成されている。多
結晶Ｓｉ層６５の代わりにポリサイド層が用いられてい
てもよい。
タ１２、１３、１６、１７のソース／ドレインになって
いる拡散層６４ａ〜６４ｆが形成されており、ＳｉＯ2
膜６２、６３上には、ＮＭＯＳトランジスタ１２、１３
のゲート電極１２ａ、１３ａとワード線２３とが、２０
０ｎｍの膜厚の多結晶Ｓｉ層６５で形成されている。多
結晶Ｓｉ層６５の代わりにポリサイド層が用いられてい
てもよい。
【００３４】多結晶Ｓｉ層６５等はＣＶＤ法で堆積させ
た４００ｎｍの膜厚のＳｉＯ2 膜である層間絶縁膜６６
に覆われており、拡散層６４ａ、６４ｃに達する接続孔
６７ａ、６７ｂと、ゲート電極１２ａ、１３ａ及び拡散
層６４ｄ、６４ｂに達する接続孔６７ｃ、６７ｄとが層
間絶縁膜６６等に設けられている。
た４００ｎｍの膜厚のＳｉＯ2 膜である層間絶縁膜６６
に覆われており、拡散層６４ａ、６４ｃに達する接続孔
６７ａ、６７ｂと、ゲート電極１２ａ、１３ａ及び拡散
層６４ｄ、６４ｂに達する接続孔６７ｃ、６７ｄとが層
間絶縁膜６６等に設けられている。
【００３５】接続孔６７ａ、６７ｂはタングステンプラ
グ６８のみで埋められており、接続孔６７ｃ、６７ｄは
下層側のタングステンプラグ６８と抵抗素子１５、１４
になっている上層側のＳＯＧ膜７１とで埋められてい
る。
グ６８のみで埋められており、接続孔６７ｃ、６７ｄは
下層側のタングステンプラグ６８と抵抗素子１５、１４
になっている上層側のＳＯＧ膜７１とで埋められてい
る。
【００３６】この様な構造で接続孔６７ａ〜６７ｄを埋
めるためには、６００ｎｍの膜厚のタングステン膜をＣ
ＶＤ法で堆積させ、このタングステン膜の全面をエッチ
バックして、一旦、総ての接続孔６７ａ〜６７ｄをタン
グステンプラグ６８のみで埋める。そして、パターニン
グしたレジスト（図示せず）で接続孔６７ａ、６７ｂを
覆い、接続孔６７ｃ、６７ｄ中のタングステンプラグ６
８を接続孔６７ｃ、６７ｄの深さの途中まで更にエッチ
バックする。
めるためには、６００ｎｍの膜厚のタングステン膜をＣ
ＶＤ法で堆積させ、このタングステン膜の全面をエッチ
バックして、一旦、総ての接続孔６７ａ〜６７ｄをタン
グステンプラグ６８のみで埋める。そして、パターニン
グしたレジスト（図示せず）で接続孔６７ａ、６７ｂを
覆い、接続孔６７ｃ、６７ｄ中のタングステンプラグ６
８を接続孔６７ｃ、６７ｄの深さの途中まで更にエッチ
バックする。
【００３７】その後、レジストを剥離し、Ｓｉ（ＯＨ）
4 を主成分とするＳＯＧ溶液を塗布し、４００℃の熱処
理でＳＯＧ溶液を硬化させてＳＯＧ膜７１を形成する。
そして、このＳＯＧ膜７１の全面をエッチバックして、
接続孔６７ｃ、６７ｄ中のタングステンプラグ６８より
も上の部分をＳＯＧ膜７１で埋める。
4 を主成分とするＳＯＧ溶液を塗布し、４００℃の熱処
理でＳＯＧ溶液を硬化させてＳＯＧ膜７１を形成する。
そして、このＳＯＧ膜７１の全面をエッチバックして、
接続孔６７ｃ、６７ｄ中のタングステンプラグ６８より
も上の部分をＳＯＧ膜７１で埋める。
【００３８】層間絶縁膜６６上には、接続孔６７ａ、６
７ｂを介して拡散層６４ａ、６４ｃに電気的に接続され
る接地線２１と、接続孔６７ｃ、６７ｄを介してゲート
電極１２ａ、１３ａ及び拡散層６４ｄ、６４ｂに電気的
に接続されると電源線２２とが、ＣＶＤ法で堆積させパ
ターニングした１００ｎｍの膜厚のタングステン層７２
で形成されている。タングステン層７２の代わりにＡｌ
層が用いられていてもよい。
７ｂを介して拡散層６４ａ、６４ｃに電気的に接続され
る接地線２１と、接続孔６７ｃ、６７ｄを介してゲート
電極１２ａ、１３ａ及び拡散層６４ｄ、６４ｂに電気的
に接続されると電源線２２とが、ＣＶＤ法で堆積させパ
ターニングした１００ｎｍの膜厚のタングステン層７２
で形成されている。タングステン層７２の代わりにＡｌ
層が用いられていてもよい。
【００３９】タングステン層７２等はＣＶＤ法で堆積さ
せた２００ｎｍの膜厚の層間絶縁膜７３に覆われてお
り、層間絶縁膜７３、６６等には、図１、図２（ａ）
（ｂ）に示す様に、拡散層６４ｅ、６４ｆに達する接続
孔７４ａ、７４ｂが設けられている。接続孔７４ａ、７
４ｂは、タングステンプラグ７５で埋められている。
せた２００ｎｍの膜厚の層間絶縁膜７３に覆われてお
り、層間絶縁膜７３、６６等には、図１、図２（ａ）
（ｂ）に示す様に、拡散層６４ｅ、６４ｆに達する接続
孔７４ａ、７４ｂが設けられている。接続孔７４ａ、７
４ｂは、タングステンプラグ７５で埋められている。
【００４０】層間絶縁膜７３上には、図１、図２（ｂ）
に示す様に、接続孔７４ａ、７４ｂを介して拡散層６４
ｅ、６４ｆに電気的に接続されるビット線２４、２５
が、６００ｎｍの膜厚のＡｌ層７６で形成されている。
に示す様に、接続孔７４ａ、７４ｂを介して拡散層６４
ｅ、６４ｆに電気的に接続されるビット線２４、２５
が、６００ｎｍの膜厚のＡｌ層７６で形成されている。
【００４１】以上の様な本具体例では、図２（ａ）に示
した様に、接地線２１を電源線２２と同一層のタングス
テン層７２にレイアウトしているので、図５（ｂ）に示
した一従来例における接地線２１に比べて占有面積が狭
い。しかし、一従来例では多結晶Ｓｉ層４２で接地線２
１を形成しており、多結晶Ｓｉ層ではポリサイド構造に
したとしてもシート抵抗が１４Ω／□と高い。
した様に、接地線２１を電源線２２と同一層のタングス
テン層７２にレイアウトしているので、図５（ｂ）に示
した一従来例における接地線２１に比べて占有面積が狭
い。しかし、一従来例では多結晶Ｓｉ層４２で接地線２
１を形成しており、多結晶Ｓｉ層ではポリサイド構造に
したとしてもシート抵抗が１４Ω／□と高い。
【００４２】これに対して、本具体例では、ポリサイド
構造でもシート抵抗が０．７Ω／□であるタングステン
層７２や、シート抵抗が０．１Ω／□であるＡｌ層で接
地線２１を形成しているので、一従来例に比べて接地線
２１の占有面積が狭くても抵抗値が上昇することはな
い。従って、例えば、連なっている１６個のメモリセル
間で接地電位が異なって動作が不安定になることはな
い。
構造でもシート抵抗が０．７Ω／□であるタングステン
層７２や、シート抵抗が０．１Ω／□であるＡｌ層で接
地線２１を形成しているので、一従来例に比べて接地線
２１の占有面積が狭くても抵抗値が上昇することはな
い。従って、例えば、連なっている１６個のメモリセル
間で接地電位が異なって動作が不安定になることはな
い。
【００４３】なお、上述の具体例では、ＳＯＧ溶液を４
００℃の熱処理で硬化させて形成したＳＯＧ膜７１を抵
抗素子１４、１５にしているが、熱処理の温度を低下さ
せるとＳＯＧ膜７１中を流れるリーク電流が増加するの
で、熱処理の温度を制御することによって抵抗素子１
４、１５の抵抗値を制御することができる。
００℃の熱処理で硬化させて形成したＳＯＧ膜７１を抵
抗素子１４、１５にしているが、熱処理の温度を低下さ
せるとＳＯＧ膜７１中を流れるリーク電流が増加するの
で、熱処理の温度を制御することによって抵抗素子１
４、１５の抵抗値を制御することができる。
【００４４】抵抗素子１４、１５の抵抗値は、０．１ｐ
Ａ以上で１μＡ以下の待機時電流を流すことができる値
に制御する。これは、待機時電流を０．１ｐＡ未満にす
ると駆動用のＮＭＯＳトランジスタ１２、１３のリーク
電流に対する余裕がなくなって記憶データを保持するこ
とができなくなり、待機時電流を１μＡ超にすると消費
電力が多くなるからである。
Ａ以上で１μＡ以下の待機時電流を流すことができる値
に制御する。これは、待機時電流を０．１ｐＡ未満にす
ると駆動用のＮＭＯＳトランジスタ１２、１３のリーク
電流に対する余裕がなくなって記憶データを保持するこ
とができなくなり、待機時電流を１μＡ超にすると消費
電力が多くなるからである。
【００４５】また、ＳＯＧ膜７１のみでは基本的にリー
ク電流が多いので、１００ｎｍ未満の膜厚のＳｉＯ2 膜
を、ＣＶＤ法でＳＯＧ膜７１上に形成するか、ＣＶＤ法
またはＳｉ基板６１の熱酸化でＳＯＧ膜７１下に形成
し、このＳｉＯ2 膜の膜厚を制御することによって、こ
れらのＳＯＧ膜７１及びＳｉＯ2 膜を流れるリーク電流
つまり抵抗素子１４、１５の抵抗値を制御してもよい。
ク電流が多いので、１００ｎｍ未満の膜厚のＳｉＯ2 膜
を、ＣＶＤ法でＳＯＧ膜７１上に形成するか、ＣＶＤ法
またはＳｉ基板６１の熱酸化でＳＯＧ膜７１下に形成
し、このＳｉＯ2 膜の膜厚を制御することによって、こ
れらのＳＯＧ膜７１及びＳｉＯ2 膜を流れるリーク電流
つまり抵抗素子１４、１５の抵抗値を制御してもよい。
【００４６】また、ＳｉＯ2 膜上にＳｉＮ膜を積層させ
たＯＮ膜で抵抗素子１４、１５を形成し、ＳｉＯ2 膜の
膜厚とＳｉＮ膜のトラップ密度及び膜厚を制御すること
によって、ＯＮ膜を流れるリーク電流つまり抵抗素子１
４、１５の抵抗値を制御してもよい。
たＯＮ膜で抵抗素子１４、１５を形成し、ＳｉＯ2 膜の
膜厚とＳｉＮ膜のトラップ密度及び膜厚を制御すること
によって、ＯＮ膜を流れるリーク電流つまり抵抗素子１
４、１５の抵抗値を制御してもよい。
【００４７】また、Ｓｉ基板６１の熱酸化で形成したＳ
ｉＯ2 膜のみで抵抗素子１４、１５を形成し、このＳｉ
Ｏ2 膜の膜厚を制御することによって、ＳｉＯ2 膜を流
れるリーク電流つまり抵抗素子１４、１５の抵抗値を制
御してもよい。
ｉＯ2 膜のみで抵抗素子１４、１５を形成し、このＳｉ
Ｏ2 膜の膜厚を制御することによって、ＳｉＯ2 膜を流
れるリーク電流つまり抵抗素子１４、１５の抵抗値を制
御してもよい。
【００４８】更に、Ｏ3 及びＴＥＯＳを原料とするＣＶ
Ｄ法で形成したＳｉＯ2 膜のみで抵抗素子１４、１５を
形成してもよい。この場合も、ＣＶＤ時の温度を低下さ
せるとＳｉＯ2 膜中を流れるリーク電流が増加するの
で、ＣＶＤ時の温度を制御することによって抵抗素子１
４、１５の抵抗値を制御することができる。
Ｄ法で形成したＳｉＯ2 膜のみで抵抗素子１４、１５を
形成してもよい。この場合も、ＣＶＤ時の温度を低下さ
せるとＳｉＯ2 膜中を流れるリーク電流が増加するの
で、ＣＶＤ時の温度を制御することによって抵抗素子１
４、１５の抵抗値を制御することができる。
【００４９】
【発明の効果】請求項１、３の半導体記憶装置及びその
製造方法では、半導体層から成る導電層をフリップフロ
ップの駆動用トランジスタ及びアクセス用トランジスタ
のゲート電極のための１層のみにして、金属層から成る
導電層を電源線及び接地線のためとビット線のためとの
２層にすることができるので、導電層の層数が少なくて
製造コストが低く且つ論理回路との製造工程の整合性が
良くて論理集積回路への搭載が容易な半導体記憶装置を
提供することができる。
製造方法では、半導体層から成る導電層をフリップフロ
ップの駆動用トランジスタ及びアクセス用トランジスタ
のゲート電極のための１層のみにして、金属層から成る
導電層を電源線及び接地線のためとビット線のためとの
２層にすることができるので、導電層の層数が少なくて
製造コストが低く且つ論理回路との製造工程の整合性が
良くて論理集積回路への搭載が容易な半導体記憶装置を
提供することができる。
【００５０】請求項２の半導体記憶装置では、記憶保持
のためにメモリセルに流れる電流が少ないので、消費電
力が少ない。
のためにメモリセルに流れる電流が少ないので、消費電
力が少ない。
【００５１】請求項４の半導体記憶装置の製造方法で
は、リーク電流の流れるＳＯＧ膜を接続孔に埋め込んで
フリップフロップの抵抗素子を形成しているが、このリ
ーク電流の電流値を制御して抵抗値を制御することがで
き、しかも、ＳＯＧ溶液による接続孔の埋め込みは、容
易且つ短時間に行うことができ、更に、アスペクト比の
高い接続孔でも確実に埋め込むことができるので、所望
の特性を有し且つ信頼性の高い半導体記憶装置を低コス
トで製造することができる。
は、リーク電流の流れるＳＯＧ膜を接続孔に埋め込んで
フリップフロップの抵抗素子を形成しているが、このリ
ーク電流の電流値を制御して抵抗値を制御することがで
き、しかも、ＳＯＧ溶液による接続孔の埋め込みは、容
易且つ短時間に行うことができ、更に、アスペクト比の
高い接続孔でも確実に埋め込むことができるので、所望
の特性を有し且つ信頼性の高い半導体記憶装置を低コス
トで製造することができる。
【００５２】請求項５〜８の半導体記憶装置の製造方法
では、リーク電流の流れる誘電体を接続孔に埋め込んで
フリップフロップの抵抗素子を形成しているが、このリ
ーク電流の電流値を制御して抵抗値を制御することがで
きるので、所望の特性を有する半導体記憶装置を製造す
ることができる。
では、リーク電流の流れる誘電体を接続孔に埋め込んで
フリップフロップの抵抗素子を形成しているが、このリ
ーク電流の電流値を制御して抵抗値を制御することがで
きるので、所望の特性を有する半導体記憶装置を製造す
ることができる。
【図１】本願の発明の一具体例を示しており、図２
（ａ）のＩ−Ｉ線に沿う位置における側断面図である。
（ａ）のＩ−Ｉ線に沿う位置における側断面図である。
【図２】一具体例の平面図であり、（ａ）は第２層目の
導電層まで、（ｂ）は第３層目の導電層を夫々示してい
る。
導電層まで、（ｂ）は第３層目の導電層を夫々示してい
る。
【図３】本願の発明が適用される高抵抗負荷型ＳＲＡＭ
のメモリセルの等価回路図である。
のメモリセルの等価回路図である。
【図４】本願の発明の一従来例を示しており、図５
（ａ）のＩＶ−ＩＶ線に沿う位置における側断面図であ
る。
（ａ）のＩＶ−ＩＶ線に沿う位置における側断面図であ
る。
【図５】一従来例の平面図であり、（ａ）は第１層目の
導電層まで、（ｂ）は第２層目の導電層を夫々示してい
る。
導電層まで、（ｂ）は第２層目の導電層を夫々示してい
る。
【図６】一従来例の平面図であり、（ａ）は第３層目の
導電層、（ｂ）は第４層目の導電層を夫々示している。
導電層、（ｂ）は第４層目の導電層を夫々示している。
１１ フリップフロップ １４ 抵抗素子 １５ 抵抗素子 ２２ 電源線 ６１ Ｓｉ基板 ６７ｃ 接続孔 ６７ｄ 接続孔 ７１ ＳＯＧ膜
Claims (8)
- 【請求項１】 フリップフロップを用いてメモリセルが
構成されており、抵抗素子が前記フリップフロップの負
荷素子になっている半導体記憶装置において、 前記フリップフロップと電源線とを接続するための接続
孔に埋め込まれていてリーク電流の流れる誘電体が前記
抵抗素子になっていることを特徴とする半導体記憶装
置。 - 【請求項２】 前記リーク電流の電流値が１μＡ以下で
あることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 フリップフロップを用いてメモリセルが
構成されており、抵抗素子が前記フリップフロップの負
荷素子になっている半導体記憶装置の製造方法におい
て、 前記フリップフロップと電源線とを接続するための接続
孔にリーク電流の流れる誘電体を埋め込んで前記抵抗素
子を形成することを特徴とする半導体記憶装置の製造方
法。 - 【請求項４】 ＳＯＧ溶液で前記接続孔を埋める工程
と、 前記ＳＯＧ溶液からＳＯＧ膜を形成するための熱処理の
温度を制御することによって前記リーク電流の電流値を
制御する工程とを具備することを特徴とする請求項３記
載の半導体記憶装置の製造方法。 - 【請求項５】 前記ＳＯＧ膜と共に前記接続孔を埋める
ＳｉＯ2 膜を前記ＳＯＧ膜の上層または下層に積層させ
るに際して、前記ＳｉＯ2 膜の膜厚を制御することによ
って前記リーク電流の電流値を制御することを特徴とす
る請求項４記載の半導体記憶装置の製造方法。 - 【請求項６】 前記接続孔を埋めるＳｉＯ2 膜とＳｉＮ
膜との積層構造を形成するに際して、前記ＳｉＯ2 膜の
膜厚と前記ＳｉＮ膜のトラップ密度及び膜厚とを制御す
ることによって前記リーク電流の電流値を制御すること
を特徴とする請求項３記載の半導体記憶装置の製造方
法。 - 【請求項７】 前記接続孔内に露出しているＳｉ基板の
表面を熱酸化して形成するＳｉＯ2 膜で前記接続孔を埋
めるに際して、前記ＳｉＯ2 膜の膜厚を制御することに
よって前記リーク電流の電流値を制御することを特徴と
する請求項３記載の半導体記憶装置の製造方法。 - 【請求項８】 Ｏ3 及びＴＥＯＳを原料とするＣＶＤ法
で形成するＳｉＯ2膜で前記接続孔を埋めるに際して、
前記ＣＶＤ時の温度を制御することによって前記リーク
電流の電流値を制御することを特徴とする請求項３記載
の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317294A JPH09139435A (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317294A JPH09139435A (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139435A true JPH09139435A (ja) | 1997-05-27 |
Family
ID=18086630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7317294A Pending JPH09139435A (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303422B1 (en) | 1998-06-15 | 2001-10-16 | Nec Corporation | Semiconductor memory and manufacturing method thereof |
-
1995
- 1995-11-10 JP JP7317294A patent/JPH09139435A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303422B1 (en) | 1998-06-15 | 2001-10-16 | Nec Corporation | Semiconductor memory and manufacturing method thereof |
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