JPH09139435A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH09139435A JPH09139435A JP7317294A JP31729495A JPH09139435A JP H09139435 A JPH09139435 A JP H09139435A JP 7317294 A JP7317294 A JP 7317294A JP 31729495 A JP31729495 A JP 31729495A JP H09139435 A JPH09139435 A JP H09139435A
- Authority
- JP
- Japan
- Prior art keywords
- film
- memory device
- semiconductor memory
- flop
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 38
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 238000003949 trap density measurement Methods 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 239000002994 raw material Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 4
- 239000002184 metal Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 76
- 238000009792 diffusion process Methods 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 14
- 229910052721 tungsten Inorganic materials 0.000 description 14
- 239000010937 tungsten Substances 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 導電層の層数が少なくて製造コストが低く且
つ論理回路との製造工程の整合性が良くて論理集積回路
への搭載が容易な半導体記憶装置を提供する。 【解決手段】 接続孔67dに埋め込まれているSOG
膜71がフリップフロップの負荷素子としての抵抗素子
14になっていて、抵抗素子14を形成するために半導
体層を用いる必要がなく、しかも電源線22は占有面積
が少ないので、電源線22及び接地線21を同一層のタ
ングステン層72で形成することができる。このため、
半導体層をゲート電極のための1層のみにして、金属層
を電源線22及び接地線21のためとビット線24のた
めとの2層にすることができる。
つ論理回路との製造工程の整合性が良くて論理集積回路
への搭載が容易な半導体記憶装置を提供する。 【解決手段】 接続孔67dに埋め込まれているSOG
膜71がフリップフロップの負荷素子としての抵抗素子
14になっていて、抵抗素子14を形成するために半導
体層を用いる必要がなく、しかも電源線22は占有面積
が少ないので、電源線22及び接地線21を同一層のタ
ングステン層72で形成することができる。このため、
半導体層をゲート電極のための1層のみにして、金属層
を電源線22及び接地線21のためとビット線24のた
めとの2層にすることができる。
Description
【0001】
【発明の属する技術分野】本願の発明は、高抵抗負荷型
SRAMと称されている半導体記憶装置及びその製造方
法に関するものである。
SRAMと称されている半導体記憶装置及びその製造方
法に関するものである。
【0002】
【従来の技術】図3は、高抵抗負荷型SRAMのメモリ
セルの等価回路を示している。このメモリセルのフリッ
プフロップ11は、駆動用のNMOSトランジスタ1
2、13と負荷用の抵抗素子14、15とから成ってお
り、このフリップフロップ11とアクセス用のNMOS
トランジスタ16、17とでメモリセルが構成されてい
る。
セルの等価回路を示している。このメモリセルのフリッ
プフロップ11は、駆動用のNMOSトランジスタ1
2、13と負荷用の抵抗素子14、15とから成ってお
り、このフリップフロップ11とアクセス用のNMOS
トランジスタ16、17とでメモリセルが構成されてい
る。
【0003】NMOSトランジスタ12、13のソース
には接地線21が接続されており、抵抗素子14、15
には電源線22が接続されている。また、ワード線23
がNMOSトランジスタ16、17のゲート電極になっ
ており、これらのNMOSトランジスタ16、17の各
々の一方のソース/ドレインに真補のビット線24、2
5が接続されている。
には接地線21が接続されており、抵抗素子14、15
には電源線22が接続されている。また、ワード線23
がNMOSトランジスタ16、17のゲート電極になっ
ており、これらのNMOSトランジスタ16、17の各
々の一方のソース/ドレインに真補のビット線24、2
5が接続されている。
【0004】図4〜6は、この様な高抵抗負荷型SRA
Mの一従来例を示している。この一従来例では、図4、
図5(a)に示す様に、Si基板31の表面にフィール
ド酸化膜としてSiO2 膜32が選択的に形成されて素
子分離領域が区画されており、SiO2 膜32に囲まれ
ている素子活性領域の表面にゲート酸化膜としてSiO
2 膜33が形成されている。
Mの一従来例を示している。この一従来例では、図4、
図5(a)に示す様に、Si基板31の表面にフィール
ド酸化膜としてSiO2 膜32が選択的に形成されて素
子分離領域が区画されており、SiO2 膜32に囲まれ
ている素子活性領域の表面にゲート酸化膜としてSiO
2 膜33が形成されている。
【0005】素子活性領域中には、NMOSトランジス
タ12、13、16、17のソース/ドレインになって
いる拡散層34a〜34fが形成されており、SiO2
膜32、33上には、NMOSトランジスタ12、13
のゲート電極12a、13aとワード線23とが、第1
層目の多結晶Si層35等で形成されている。多結晶S
i層35等は層間絶縁膜36に覆われており、拡散層3
4a、34c、34e、34fに達する接続孔37a〜
37dが層間絶縁膜36等に設けられている。
タ12、13、16、17のソース/ドレインになって
いる拡散層34a〜34fが形成されており、SiO2
膜32、33上には、NMOSトランジスタ12、13
のゲート電極12a、13aとワード線23とが、第1
層目の多結晶Si層35等で形成されている。多結晶S
i層35等は層間絶縁膜36に覆われており、拡散層3
4a、34c、34e、34fに達する接続孔37a〜
37dが層間絶縁膜36等に設けられている。
【0006】接続孔37a〜37dは、プラグ38で埋
められている。層間絶縁膜36上には、図4、図5
(b)に示す様に、接続孔37a、37bを介して拡散
層34a、34cに電気的に接続される接地線21と、
接続孔37c、37dを介して拡散層34e、34fに
電気的に接続されると共にワード線23の上方にまで延
びるパッド層41a、41bとが、第2層目の多結晶S
i層42で形成されている。
められている。層間絶縁膜36上には、図4、図5
(b)に示す様に、接続孔37a、37bを介して拡散
層34a、34cに電気的に接続される接地線21と、
接続孔37c、37dを介して拡散層34e、34fに
電気的に接続されると共にワード線23の上方にまで延
びるパッド層41a、41bとが、第2層目の多結晶S
i層42で形成されている。
【0007】多結晶Si層42等は層間絶縁膜43に覆
われており、図4、図5(a)、図6(a)に示す様
に、ゲート電極12a、13a及び拡散層34d、34
bに達する接続孔44a、44bが、層間絶縁膜43、
36等に設けられている。接続孔44a、44bは、プ
ラグ45で埋められている。
われており、図4、図5(a)、図6(a)に示す様
に、ゲート電極12a、13a及び拡散層34d、34
bに達する接続孔44a、44bが、層間絶縁膜43、
36等に設けられている。接続孔44a、44bは、プ
ラグ45で埋められている。
【0008】層間絶縁膜43上には、図4、図6(a)
に示す様に、接続孔44a、44bを介してゲート電極
12a、13a及び拡散層34d、34bに電気的に接
続される抵抗素子15、14とこれらの抵抗素子15、
14に連なっている電源線22とが、第3層目の多結晶
Si層46で形成されている。多結晶Si層46等は、
層間絶縁膜47に覆われている。
に示す様に、接続孔44a、44bを介してゲート電極
12a、13a及び拡散層34d、34bに電気的に接
続される抵抗素子15、14とこれらの抵抗素子15、
14に連なっている電源線22とが、第3層目の多結晶
Si層46で形成されている。多結晶Si層46等は、
層間絶縁膜47に覆われている。
【0009】層間絶縁膜47、43には、図4、図5
(b)、図6(a)(b)に示す様に、パッド層41a
に達する接続孔48が設けられており、図示されてはい
ないが、パッド層41bに達する接続孔も設けられてい
る。パッド層41a、41bに達するこれらの接続孔4
8等は、プラグ51で埋められている。
(b)、図6(a)(b)に示す様に、パッド層41a
に達する接続孔48が設けられており、図示されてはい
ないが、パッド層41bに達する接続孔も設けられてい
る。パッド層41a、41bに達するこれらの接続孔4
8等は、プラグ51で埋められている。
【0010】層間絶縁膜47上には、図4、図6(b)
に示す様に、接続孔48等を介してパッド層41a、4
1bに電気的に接続されるビット線24、25が、Al
層52で形成されている。
に示す様に、接続孔48等を介してパッド層41a、4
1bに電気的に接続されるビット線24、25が、Al
層52で形成されている。
【0011】以上の様な一従来例では、拡散層34b、
34dが記憶ノードになっており、これらの拡散層34
b、34dの一方が高電位、他方が低電位になってメモ
リセルの状態が記憶される。そして、高電位の記憶ノー
ドの電位を維持するために、抵抗素子14、15によっ
て電流が供給される。なお、抵抗素子14、15の抵抗
値は、SRAMの消費電力と記憶容量とから決定され、
通常は100MΩ以上である。
34dが記憶ノードになっており、これらの拡散層34
b、34dの一方が高電位、他方が低電位になってメモ
リセルの状態が記憶される。そして、高電位の記憶ノー
ドの電位を維持するために、抵抗素子14、15によっ
て電流が供給される。なお、抵抗素子14、15の抵抗
値は、SRAMの消費電力と記憶容量とから決定され、
通常は100MΩ以上である。
【0012】
【発明が解決しようとする課題】ところが、上述の一従
来例では、図4〜6からも明らかな様に、3層の多結晶
Si層35、42、46と1層のAl層52との合計で
4層の導電層が、Si基板31上で用いられている。従
って、この一従来例では、導電層の層数が多くて、製造
コストが高かった。
来例では、図4〜6からも明らかな様に、3層の多結晶
Si層35、42、46と1層のAl層52との合計で
4層の導電層が、Si基板31上で用いられている。従
って、この一従来例では、導電層の層数が多くて、製造
コストが高かった。
【0013】また、論理回路は一般に1層の多結晶Si
層と2〜3層の金属層とで形成されるので、この一従来
例のSRAMを論理集積回路へ搭載するためには、多結
晶Si層を追加する必要があった。従って、この一従来
例では、論理回路との製造工程の整合性が悪くて論理集
積回路への搭載が容易ではなかった。
層と2〜3層の金属層とで形成されるので、この一従来
例のSRAMを論理集積回路へ搭載するためには、多結
晶Si層を追加する必要があった。従って、この一従来
例では、論理回路との製造工程の整合性が悪くて論理集
積回路への搭載が容易ではなかった。
【0014】なお、高抵抗負荷型ではなく完全CMOS
型のメモリセル構造を採用すれば、多結晶Si層を追加
する必要はない。しかし、完全CMOS型では、メモリ
セル面積が大きいので、数Mビット程度の記憶容量が必
要な場合はチップ面積が増大して製造コストも増大す
る。従って、完全CMOS型のメモリセル構造を全面的
に採用することはできない。
型のメモリセル構造を採用すれば、多結晶Si層を追加
する必要はない。しかし、完全CMOS型では、メモリ
セル面積が大きいので、数Mビット程度の記憶容量が必
要な場合はチップ面積が増大して製造コストも増大す
る。従って、完全CMOS型のメモリセル構造を全面的
に採用することはできない。
【0015】
【課題を解決するための手段】請求項1の半導体記憶装
置は、フリップフロップを用いてメモリセルが構成され
ており、抵抗素子が前記フリップフロップの負荷素子に
なっている半導体記憶装置において、前記フリップフロ
ップと電源線とを接続するための接続孔に埋め込まれて
いてリーク電流の流れる誘電体が前記抵抗素子になって
いることを特徴としている。
置は、フリップフロップを用いてメモリセルが構成され
ており、抵抗素子が前記フリップフロップの負荷素子に
なっている半導体記憶装置において、前記フリップフロ
ップと電源線とを接続するための接続孔に埋め込まれて
いてリーク電流の流れる誘電体が前記抵抗素子になって
いることを特徴としている。
【0016】請求項2の半導体記憶装置は、請求項1の
半導体記憶装置において、前記リーク電流の電流値が1
μA以下であることを特徴としている。
半導体記憶装置において、前記リーク電流の電流値が1
μA以下であることを特徴としている。
【0017】請求項3の半導体記憶装置の製造方法は、
フリップフロップを用いてメモリセルが構成されてお
り、抵抗素子が前記フリップフロップの負荷素子になっ
ている半導体記憶装置の製造方法において、前記フリッ
プフロップと電源線とを接続するための接続孔にリーク
電流の流れる誘電体を埋め込んで前記抵抗素子を形成す
ることを特徴としている。
フリップフロップを用いてメモリセルが構成されてお
り、抵抗素子が前記フリップフロップの負荷素子になっ
ている半導体記憶装置の製造方法において、前記フリッ
プフロップと電源線とを接続するための接続孔にリーク
電流の流れる誘電体を埋め込んで前記抵抗素子を形成す
ることを特徴としている。
【0018】請求項4の半導体記憶装置の製造方法は、
請求項3の半導体記憶装置の製造方法において、SOG
溶液で前記接続孔を埋める工程と、前記SOG溶液から
SOG膜を形成するための熱処理の温度を制御すること
によって前記リーク電流の電流値を制御する工程とを具
備することを特徴としている。
請求項3の半導体記憶装置の製造方法において、SOG
溶液で前記接続孔を埋める工程と、前記SOG溶液から
SOG膜を形成するための熱処理の温度を制御すること
によって前記リーク電流の電流値を制御する工程とを具
備することを特徴としている。
【0019】請求項5の半導体記憶装置の製造方法は、
請求項4の半導体記憶装置の製造方法において、前記S
OG膜と共に前記接続孔を埋めるSiO2 膜を前記SO
G膜の上層または下層に積層させるに際して、前記Si
O2 膜の膜厚を制御することによって前記リーク電流の
電流値を制御することを特徴としている。
請求項4の半導体記憶装置の製造方法において、前記S
OG膜と共に前記接続孔を埋めるSiO2 膜を前記SO
G膜の上層または下層に積層させるに際して、前記Si
O2 膜の膜厚を制御することによって前記リーク電流の
電流値を制御することを特徴としている。
【0020】請求項6の半導体記憶装置の製造方法は、
請求項3の半導体記憶装置の製造方法において、前記接
続孔を埋めるSiO2 膜とSiN膜との積層構造を形成
するに際して、前記SiO2 膜の膜厚と前記SiN膜の
トラップ密度及び膜厚とを制御することによって前記リ
ーク電流の電流値を制御することを特徴としている。
請求項3の半導体記憶装置の製造方法において、前記接
続孔を埋めるSiO2 膜とSiN膜との積層構造を形成
するに際して、前記SiO2 膜の膜厚と前記SiN膜の
トラップ密度及び膜厚とを制御することによって前記リ
ーク電流の電流値を制御することを特徴としている。
【0021】請求項7の半導体記憶装置の製造方法は、
請求項3の半導体記憶装置の製造方法において、前記接
続孔内に露出しているSi基板の表面を熱酸化して形成
するSiO2 膜で前記接続孔を埋めるに際して、前記S
iO2 膜の膜厚を制御することによって前記リーク電流
の電流値を制御することを特徴としている。
請求項3の半導体記憶装置の製造方法において、前記接
続孔内に露出しているSi基板の表面を熱酸化して形成
するSiO2 膜で前記接続孔を埋めるに際して、前記S
iO2 膜の膜厚を制御することによって前記リーク電流
の電流値を制御することを特徴としている。
【0022】請求項8の半導体記憶装置の製造方法は、
請求項3の半導体記憶装置の製造方法において、O3 及
びTEOSを原料とするCVD法で形成するSiO2 膜
で前記接続孔を埋めるに際して、前記CVD時の温度を
制御することによって前記リーク電流の電流値を制御す
ることを特徴としている。
請求項3の半導体記憶装置の製造方法において、O3 及
びTEOSを原料とするCVD法で形成するSiO2 膜
で前記接続孔を埋めるに際して、前記CVD時の温度を
制御することによって前記リーク電流の電流値を制御す
ることを特徴としている。
【0023】請求項1、3の半導体記憶装置及びその製
造方法では、リーク電流の流れる誘電体を接続孔に埋め
込んでフリップフロップの抵抗素子を形成しているの
で、抵抗素子を形成するために半導体層を用いる必要が
ない。しかも、抵抗素子と電源線とを同一の半導体層で
形成すると、この半導体層のうちで抵抗素子の面積占有
率が高いので、電源線のみのレイアウトでは占有面積が
少ない。
造方法では、リーク電流の流れる誘電体を接続孔に埋め
込んでフリップフロップの抵抗素子を形成しているの
で、抵抗素子を形成するために半導体層を用いる必要が
ない。しかも、抵抗素子と電源線とを同一の半導体層で
形成すると、この半導体層のうちで抵抗素子の面積占有
率が高いので、電源線のみのレイアウトでは占有面積が
少ない。
【0024】このため、電源線及び接地線を同一層の金
属層で形成することができ、半導体層から成る導電層を
フリップフロップの駆動用トランジスタ及びアクセス用
トランジスタのゲート電極のための1層のみにして、金
属層から成る導電層を電源線及び接地線のためとビット
線のためとの2層にすることができる。
属層で形成することができ、半導体層から成る導電層を
フリップフロップの駆動用トランジスタ及びアクセス用
トランジスタのゲート電極のための1層のみにして、金
属層から成る導電層を電源線及び接地線のためとビット
線のためとの2層にすることができる。
【0025】請求項2の半導体記憶装置では、リーク電
流の流れる誘電体がフリップフロップの負荷素子として
の抵抗素子になっているが、そのリーク電流の電流値が
1μA以下と少ないので、記憶保持のためにメモリセル
に流れる電流が少ない。
流の流れる誘電体がフリップフロップの負荷素子として
の抵抗素子になっているが、そのリーク電流の電流値が
1μA以下と少ないので、記憶保持のためにメモリセル
に流れる電流が少ない。
【0026】請求項4の半導体記憶装置の製造方法で
は、接続孔に埋め込む誘電体を形成するために、Si
(OH)4 を主成分とするSOG溶液を熱処理してSO
G膜を形成している。このSOG膜は、SiO2 膜に近
い構造を有しているが、理想的な結合状態を形成するに
は至っておらず、結合状態が不安定な部分におけるトラ
ップを介してリーク電流が流れる。
は、接続孔に埋め込む誘電体を形成するために、Si
(OH)4 を主成分とするSOG溶液を熱処理してSO
G膜を形成している。このSOG膜は、SiO2 膜に近
い構造を有しているが、理想的な結合状態を形成するに
は至っておらず、結合状態が不安定な部分におけるトラ
ップを介してリーク電流が流れる。
【0027】そして、SOG溶液からSOG膜を形成す
るための熱処理の温度を制御しているが、この熱処理の
温度を低下させることによって、SOG膜中のトラップ
密度を高くしてリーク電流を増加させることができる。
しかも、SOG溶液による接続孔の埋め込みは、容易且
つ短時間に行うことができ、更に、アスペクト比の高い
接続孔でも確実に埋め込むことができる。
るための熱処理の温度を制御しているが、この熱処理の
温度を低下させることによって、SOG膜中のトラップ
密度を高くしてリーク電流を増加させることができる。
しかも、SOG溶液による接続孔の埋め込みは、容易且
つ短時間に行うことができ、更に、アスペクト比の高い
接続孔でも確実に埋め込むことができる。
【0028】請求項5の半導体記憶装置の製造方法で
は、SOG膜と共に接続孔を埋めるSiO2 膜の膜厚を
制御しているが、SOG膜のみでは基本的にリーク電流
が多いので、SiO2 膜の膜厚を厚くすることによって
リーク電流を減少させることができる。
は、SOG膜と共に接続孔を埋めるSiO2 膜の膜厚を
制御しているが、SOG膜のみでは基本的にリーク電流
が多いので、SiO2 膜の膜厚を厚くすることによって
リーク電流を減少させることができる。
【0029】請求項6の半導体記憶装置の製造方法で
は、積層構造になっているSiO2 膜の膜厚とSiN膜
のトラップ密度及び膜厚とを制御しているが、SiO2
膜におけるリーク電流の機構は変型ファウラー−ノルド
ハイムトンネリングであり、SiN膜におけるリーク電
流の機構はプール−フレンケル伝導であるので、SiO
2 膜の膜厚とSiN膜のトラップ密度及び膜厚とを制御
することによってリーク電流の電流値を制御することが
できる。
は、積層構造になっているSiO2 膜の膜厚とSiN膜
のトラップ密度及び膜厚とを制御しているが、SiO2
膜におけるリーク電流の機構は変型ファウラー−ノルド
ハイムトンネリングであり、SiN膜におけるリーク電
流の機構はプール−フレンケル伝導であるので、SiO
2 膜の膜厚とSiN膜のトラップ密度及び膜厚とを制御
することによってリーク電流の電流値を制御することが
できる。
【0030】請求項7の半導体記憶装置の製造方法で
は、熱酸化で形成するSiO2 膜の膜厚を制御している
が、このSiO2 膜におけるリーク電流の機構はファウ
ラー−ノルドハイムトンネリングまたは直接トンネリン
グであるので、SiO2 膜の膜厚を制御することによっ
てリーク電流の電流値を制御することができる。
は、熱酸化で形成するSiO2 膜の膜厚を制御している
が、このSiO2 膜におけるリーク電流の機構はファウ
ラー−ノルドハイムトンネリングまたは直接トンネリン
グであるので、SiO2 膜の膜厚を制御することによっ
てリーク電流の電流値を制御することができる。
【0031】請求項8の半導体記憶装置の製造方法で
は、CVD法でSiO2 膜を形成する時の温度を制御し
ているが、このCVD時の温度を低下させて多くのOH
基を残すことによって、SiO2 膜のトラップ密度を高
くしてリーク電流を増加させることができる。
は、CVD法でSiO2 膜を形成する時の温度を制御し
ているが、このCVD時の温度を低下させて多くのOH
基を残すことによって、SiO2 膜のトラップ密度を高
くしてリーク電流を増加させることができる。
【0032】
【発明の実施の形態】以下、本願の発明の一具体例を、
図1〜3を参照しながら説明する。なお、メモリセルの
等価回路は、図3に示した通りであり、図4〜6に示し
た一従来例と同様である。本具体例では、図1、図2
(a)に示す様に、Si基板61の表面にフィールド酸
化膜として300nmの膜厚のSiO2 膜62が熱酸化
で選択的に形成されて素子分離領域が区画されており、
SiO2 膜62に囲まれている素子活性領域の表面にゲ
ート酸化膜としてSiO2 膜63が形成されている。
図1〜3を参照しながら説明する。なお、メモリセルの
等価回路は、図3に示した通りであり、図4〜6に示し
た一従来例と同様である。本具体例では、図1、図2
(a)に示す様に、Si基板61の表面にフィールド酸
化膜として300nmの膜厚のSiO2 膜62が熱酸化
で選択的に形成されて素子分離領域が区画されており、
SiO2 膜62に囲まれている素子活性領域の表面にゲ
ート酸化膜としてSiO2 膜63が形成されている。
【0033】素子活性領域中には、NMOSトランジス
タ12、13、16、17のソース/ドレインになって
いる拡散層64a〜64fが形成されており、SiO2
膜62、63上には、NMOSトランジスタ12、13
のゲート電極12a、13aとワード線23とが、20
0nmの膜厚の多結晶Si層65で形成されている。多
結晶Si層65の代わりにポリサイド層が用いられてい
てもよい。
タ12、13、16、17のソース/ドレインになって
いる拡散層64a〜64fが形成されており、SiO2
膜62、63上には、NMOSトランジスタ12、13
のゲート電極12a、13aとワード線23とが、20
0nmの膜厚の多結晶Si層65で形成されている。多
結晶Si層65の代わりにポリサイド層が用いられてい
てもよい。
【0034】多結晶Si層65等はCVD法で堆積させ
た400nmの膜厚のSiO2 膜である層間絶縁膜66
に覆われており、拡散層64a、64cに達する接続孔
67a、67bと、ゲート電極12a、13a及び拡散
層64d、64bに達する接続孔67c、67dとが層
間絶縁膜66等に設けられている。
た400nmの膜厚のSiO2 膜である層間絶縁膜66
に覆われており、拡散層64a、64cに達する接続孔
67a、67bと、ゲート電極12a、13a及び拡散
層64d、64bに達する接続孔67c、67dとが層
間絶縁膜66等に設けられている。
【0035】接続孔67a、67bはタングステンプラ
グ68のみで埋められており、接続孔67c、67dは
下層側のタングステンプラグ68と抵抗素子15、14
になっている上層側のSOG膜71とで埋められてい
る。
グ68のみで埋められており、接続孔67c、67dは
下層側のタングステンプラグ68と抵抗素子15、14
になっている上層側のSOG膜71とで埋められてい
る。
【0036】この様な構造で接続孔67a〜67dを埋
めるためには、600nmの膜厚のタングステン膜をC
VD法で堆積させ、このタングステン膜の全面をエッチ
バックして、一旦、総ての接続孔67a〜67dをタン
グステンプラグ68のみで埋める。そして、パターニン
グしたレジスト(図示せず)で接続孔67a、67bを
覆い、接続孔67c、67d中のタングステンプラグ6
8を接続孔67c、67dの深さの途中まで更にエッチ
バックする。
めるためには、600nmの膜厚のタングステン膜をC
VD法で堆積させ、このタングステン膜の全面をエッチ
バックして、一旦、総ての接続孔67a〜67dをタン
グステンプラグ68のみで埋める。そして、パターニン
グしたレジスト(図示せず)で接続孔67a、67bを
覆い、接続孔67c、67d中のタングステンプラグ6
8を接続孔67c、67dの深さの途中まで更にエッチ
バックする。
【0037】その後、レジストを剥離し、Si(OH)
4 を主成分とするSOG溶液を塗布し、400℃の熱処
理でSOG溶液を硬化させてSOG膜71を形成する。
そして、このSOG膜71の全面をエッチバックして、
接続孔67c、67d中のタングステンプラグ68より
も上の部分をSOG膜71で埋める。
4 を主成分とするSOG溶液を塗布し、400℃の熱処
理でSOG溶液を硬化させてSOG膜71を形成する。
そして、このSOG膜71の全面をエッチバックして、
接続孔67c、67d中のタングステンプラグ68より
も上の部分をSOG膜71で埋める。
【0038】層間絶縁膜66上には、接続孔67a、6
7bを介して拡散層64a、64cに電気的に接続され
る接地線21と、接続孔67c、67dを介してゲート
電極12a、13a及び拡散層64d、64bに電気的
に接続されると電源線22とが、CVD法で堆積させパ
ターニングした100nmの膜厚のタングステン層72
で形成されている。タングステン層72の代わりにAl
層が用いられていてもよい。
7bを介して拡散層64a、64cに電気的に接続され
る接地線21と、接続孔67c、67dを介してゲート
電極12a、13a及び拡散層64d、64bに電気的
に接続されると電源線22とが、CVD法で堆積させパ
ターニングした100nmの膜厚のタングステン層72
で形成されている。タングステン層72の代わりにAl
層が用いられていてもよい。
【0039】タングステン層72等はCVD法で堆積さ
せた200nmの膜厚の層間絶縁膜73に覆われてお
り、層間絶縁膜73、66等には、図1、図2(a)
(b)に示す様に、拡散層64e、64fに達する接続
孔74a、74bが設けられている。接続孔74a、7
4bは、タングステンプラグ75で埋められている。
せた200nmの膜厚の層間絶縁膜73に覆われてお
り、層間絶縁膜73、66等には、図1、図2(a)
(b)に示す様に、拡散層64e、64fに達する接続
孔74a、74bが設けられている。接続孔74a、7
4bは、タングステンプラグ75で埋められている。
【0040】層間絶縁膜73上には、図1、図2(b)
に示す様に、接続孔74a、74bを介して拡散層64
e、64fに電気的に接続されるビット線24、25
が、600nmの膜厚のAl層76で形成されている。
に示す様に、接続孔74a、74bを介して拡散層64
e、64fに電気的に接続されるビット線24、25
が、600nmの膜厚のAl層76で形成されている。
【0041】以上の様な本具体例では、図2(a)に示
した様に、接地線21を電源線22と同一層のタングス
テン層72にレイアウトしているので、図5(b)に示
した一従来例における接地線21に比べて占有面積が狭
い。しかし、一従来例では多結晶Si層42で接地線2
1を形成しており、多結晶Si層ではポリサイド構造に
したとしてもシート抵抗が14Ω/□と高い。
した様に、接地線21を電源線22と同一層のタングス
テン層72にレイアウトしているので、図5(b)に示
した一従来例における接地線21に比べて占有面積が狭
い。しかし、一従来例では多結晶Si層42で接地線2
1を形成しており、多結晶Si層ではポリサイド構造に
したとしてもシート抵抗が14Ω/□と高い。
【0042】これに対して、本具体例では、ポリサイド
構造でもシート抵抗が0.7Ω/□であるタングステン
層72や、シート抵抗が0.1Ω/□であるAl層で接
地線21を形成しているので、一従来例に比べて接地線
21の占有面積が狭くても抵抗値が上昇することはな
い。従って、例えば、連なっている16個のメモリセル
間で接地電位が異なって動作が不安定になることはな
い。
構造でもシート抵抗が0.7Ω/□であるタングステン
層72や、シート抵抗が0.1Ω/□であるAl層で接
地線21を形成しているので、一従来例に比べて接地線
21の占有面積が狭くても抵抗値が上昇することはな
い。従って、例えば、連なっている16個のメモリセル
間で接地電位が異なって動作が不安定になることはな
い。
【0043】なお、上述の具体例では、SOG溶液を4
00℃の熱処理で硬化させて形成したSOG膜71を抵
抗素子14、15にしているが、熱処理の温度を低下さ
せるとSOG膜71中を流れるリーク電流が増加するの
で、熱処理の温度を制御することによって抵抗素子1
4、15の抵抗値を制御することができる。
00℃の熱処理で硬化させて形成したSOG膜71を抵
抗素子14、15にしているが、熱処理の温度を低下さ
せるとSOG膜71中を流れるリーク電流が増加するの
で、熱処理の温度を制御することによって抵抗素子1
4、15の抵抗値を制御することができる。
【0044】抵抗素子14、15の抵抗値は、0.1p
A以上で1μA以下の待機時電流を流すことができる値
に制御する。これは、待機時電流を0.1pA未満にす
ると駆動用のNMOSトランジスタ12、13のリーク
電流に対する余裕がなくなって記憶データを保持するこ
とができなくなり、待機時電流を1μA超にすると消費
電力が多くなるからである。
A以上で1μA以下の待機時電流を流すことができる値
に制御する。これは、待機時電流を0.1pA未満にす
ると駆動用のNMOSトランジスタ12、13のリーク
電流に対する余裕がなくなって記憶データを保持するこ
とができなくなり、待機時電流を1μA超にすると消費
電力が多くなるからである。
【0045】また、SOG膜71のみでは基本的にリー
ク電流が多いので、100nm未満の膜厚のSiO2 膜
を、CVD法でSOG膜71上に形成するか、CVD法
またはSi基板61の熱酸化でSOG膜71下に形成
し、このSiO2 膜の膜厚を制御することによって、こ
れらのSOG膜71及びSiO2 膜を流れるリーク電流
つまり抵抗素子14、15の抵抗値を制御してもよい。
ク電流が多いので、100nm未満の膜厚のSiO2 膜
を、CVD法でSOG膜71上に形成するか、CVD法
またはSi基板61の熱酸化でSOG膜71下に形成
し、このSiO2 膜の膜厚を制御することによって、こ
れらのSOG膜71及びSiO2 膜を流れるリーク電流
つまり抵抗素子14、15の抵抗値を制御してもよい。
【0046】また、SiO2 膜上にSiN膜を積層させ
たON膜で抵抗素子14、15を形成し、SiO2 膜の
膜厚とSiN膜のトラップ密度及び膜厚を制御すること
によって、ON膜を流れるリーク電流つまり抵抗素子1
4、15の抵抗値を制御してもよい。
たON膜で抵抗素子14、15を形成し、SiO2 膜の
膜厚とSiN膜のトラップ密度及び膜厚を制御すること
によって、ON膜を流れるリーク電流つまり抵抗素子1
4、15の抵抗値を制御してもよい。
【0047】また、Si基板61の熱酸化で形成したS
iO2 膜のみで抵抗素子14、15を形成し、このSi
O2 膜の膜厚を制御することによって、SiO2 膜を流
れるリーク電流つまり抵抗素子14、15の抵抗値を制
御してもよい。
iO2 膜のみで抵抗素子14、15を形成し、このSi
O2 膜の膜厚を制御することによって、SiO2 膜を流
れるリーク電流つまり抵抗素子14、15の抵抗値を制
御してもよい。
【0048】更に、O3 及びTEOSを原料とするCV
D法で形成したSiO2 膜のみで抵抗素子14、15を
形成してもよい。この場合も、CVD時の温度を低下さ
せるとSiO2 膜中を流れるリーク電流が増加するの
で、CVD時の温度を制御することによって抵抗素子1
4、15の抵抗値を制御することができる。
D法で形成したSiO2 膜のみで抵抗素子14、15を
形成してもよい。この場合も、CVD時の温度を低下さ
せるとSiO2 膜中を流れるリーク電流が増加するの
で、CVD時の温度を制御することによって抵抗素子1
4、15の抵抗値を制御することができる。
【0049】
【発明の効果】請求項1、3の半導体記憶装置及びその
製造方法では、半導体層から成る導電層をフリップフロ
ップの駆動用トランジスタ及びアクセス用トランジスタ
のゲート電極のための1層のみにして、金属層から成る
導電層を電源線及び接地線のためとビット線のためとの
2層にすることができるので、導電層の層数が少なくて
製造コストが低く且つ論理回路との製造工程の整合性が
良くて論理集積回路への搭載が容易な半導体記憶装置を
提供することができる。
製造方法では、半導体層から成る導電層をフリップフロ
ップの駆動用トランジスタ及びアクセス用トランジスタ
のゲート電極のための1層のみにして、金属層から成る
導電層を電源線及び接地線のためとビット線のためとの
2層にすることができるので、導電層の層数が少なくて
製造コストが低く且つ論理回路との製造工程の整合性が
良くて論理集積回路への搭載が容易な半導体記憶装置を
提供することができる。
【0050】請求項2の半導体記憶装置では、記憶保持
のためにメモリセルに流れる電流が少ないので、消費電
力が少ない。
のためにメモリセルに流れる電流が少ないので、消費電
力が少ない。
【0051】請求項4の半導体記憶装置の製造方法で
は、リーク電流の流れるSOG膜を接続孔に埋め込んで
フリップフロップの抵抗素子を形成しているが、このリ
ーク電流の電流値を制御して抵抗値を制御することがで
き、しかも、SOG溶液による接続孔の埋め込みは、容
易且つ短時間に行うことができ、更に、アスペクト比の
高い接続孔でも確実に埋め込むことができるので、所望
の特性を有し且つ信頼性の高い半導体記憶装置を低コス
トで製造することができる。
は、リーク電流の流れるSOG膜を接続孔に埋め込んで
フリップフロップの抵抗素子を形成しているが、このリ
ーク電流の電流値を制御して抵抗値を制御することがで
き、しかも、SOG溶液による接続孔の埋め込みは、容
易且つ短時間に行うことができ、更に、アスペクト比の
高い接続孔でも確実に埋め込むことができるので、所望
の特性を有し且つ信頼性の高い半導体記憶装置を低コス
トで製造することができる。
【0052】請求項5〜8の半導体記憶装置の製造方法
では、リーク電流の流れる誘電体を接続孔に埋め込んで
フリップフロップの抵抗素子を形成しているが、このリ
ーク電流の電流値を制御して抵抗値を制御することがで
きるので、所望の特性を有する半導体記憶装置を製造す
ることができる。
では、リーク電流の流れる誘電体を接続孔に埋め込んで
フリップフロップの抵抗素子を形成しているが、このリ
ーク電流の電流値を制御して抵抗値を制御することがで
きるので、所望の特性を有する半導体記憶装置を製造す
ることができる。
【図1】本願の発明の一具体例を示しており、図2
(a)のI−I線に沿う位置における側断面図である。
(a)のI−I線に沿う位置における側断面図である。
【図2】一具体例の平面図であり、(a)は第2層目の
導電層まで、(b)は第3層目の導電層を夫々示してい
る。
導電層まで、(b)は第3層目の導電層を夫々示してい
る。
【図3】本願の発明が適用される高抵抗負荷型SRAM
のメモリセルの等価回路図である。
のメモリセルの等価回路図である。
【図4】本願の発明の一従来例を示しており、図5
(a)のIV−IV線に沿う位置における側断面図であ
る。
(a)のIV−IV線に沿う位置における側断面図であ
る。
【図5】一従来例の平面図であり、(a)は第1層目の
導電層まで、(b)は第2層目の導電層を夫々示してい
る。
導電層まで、(b)は第2層目の導電層を夫々示してい
る。
【図6】一従来例の平面図であり、(a)は第3層目の
導電層、(b)は第4層目の導電層を夫々示している。
導電層、(b)は第4層目の導電層を夫々示している。
11 フリップフロップ 14 抵抗素子 15 抵抗素子 22 電源線 61 Si基板 67c 接続孔 67d 接続孔 71 SOG膜
Claims (8)
- 【請求項1】 フリップフロップを用いてメモリセルが
構成されており、抵抗素子が前記フリップフロップの負
荷素子になっている半導体記憶装置において、 前記フリップフロップと電源線とを接続するための接続
孔に埋め込まれていてリーク電流の流れる誘電体が前記
抵抗素子になっていることを特徴とする半導体記憶装
置。 - 【請求項2】 前記リーク電流の電流値が1μA以下で
あることを特徴とする請求項1記載の半導体記憶装置。 - 【請求項3】 フリップフロップを用いてメモリセルが
構成されており、抵抗素子が前記フリップフロップの負
荷素子になっている半導体記憶装置の製造方法におい
て、 前記フリップフロップと電源線とを接続するための接続
孔にリーク電流の流れる誘電体を埋め込んで前記抵抗素
子を形成することを特徴とする半導体記憶装置の製造方
法。 - 【請求項4】 SOG溶液で前記接続孔を埋める工程
と、 前記SOG溶液からSOG膜を形成するための熱処理の
温度を制御することによって前記リーク電流の電流値を
制御する工程とを具備することを特徴とする請求項3記
載の半導体記憶装置の製造方法。 - 【請求項5】 前記SOG膜と共に前記接続孔を埋める
SiO2 膜を前記SOG膜の上層または下層に積層させ
るに際して、前記SiO2 膜の膜厚を制御することによ
って前記リーク電流の電流値を制御することを特徴とす
る請求項4記載の半導体記憶装置の製造方法。 - 【請求項6】 前記接続孔を埋めるSiO2 膜とSiN
膜との積層構造を形成するに際して、前記SiO2 膜の
膜厚と前記SiN膜のトラップ密度及び膜厚とを制御す
ることによって前記リーク電流の電流値を制御すること
を特徴とする請求項3記載の半導体記憶装置の製造方
法。 - 【請求項7】 前記接続孔内に露出しているSi基板の
表面を熱酸化して形成するSiO2 膜で前記接続孔を埋
めるに際して、前記SiO2 膜の膜厚を制御することに
よって前記リーク電流の電流値を制御することを特徴と
する請求項3記載の半導体記憶装置の製造方法。 - 【請求項8】 O3 及びTEOSを原料とするCVD法
で形成するSiO2膜で前記接続孔を埋めるに際して、
前記CVD時の温度を制御することによって前記リーク
電流の電流値を制御することを特徴とする請求項3記載
の半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7317294A JPH09139435A (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7317294A JPH09139435A (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09139435A true JPH09139435A (ja) | 1997-05-27 |
Family
ID=18086630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7317294A Pending JPH09139435A (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09139435A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6303422B1 (en) | 1998-06-15 | 2001-10-16 | Nec Corporation | Semiconductor memory and manufacturing method thereof |
-
1995
- 1995-11-10 JP JP7317294A patent/JPH09139435A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6303422B1 (en) | 1998-06-15 | 2001-10-16 | Nec Corporation | Semiconductor memory and manufacturing method thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100675726B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
JPH023278A (ja) | 電気的にプログラム可能な低インピーダンス非ヒューズ素子 | |
JPH08330446A (ja) | スタティックランダムアクセスメモリ素子及びその製造方法 | |
EP1986246B1 (en) | Switching device, rewritable logic integrated circuit, and memory device | |
KR100294133B1 (ko) | 두께가 다른 비트선과 신호 배선층을 가진 반도체 메모리 장치와그의 제조 방법 | |
JP4428228B2 (ja) | 半導体装置 | |
JPH11204662A (ja) | Sram装置およびその製造方法 | |
JPH06275724A (ja) | 半導体装置およびその製造方法 | |
TWI229934B (en) | Nonvolatile semiconductor memory device | |
TW200406059A (en) | Static type semiconductor memory device | |
KR930006275B1 (ko) | 다층저항층 구조의 반도체장치 | |
JPH09232527A (ja) | 強誘電体メモリ装置及びその製造方法 | |
JPH0491469A (ja) | 不揮発性半導体メモリ | |
US5285110A (en) | Interconnection structure in semiconductor device | |
JPH09139435A (ja) | 半導体記憶装置及びその製造方法 | |
US6011293A (en) | Semiconductor device having a structure for detecting a boosted potential | |
KR100394126B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
US5410183A (en) | Contact structure of semiconductor device and method of manufacturing the same | |
JP2004356614A (ja) | 半導体記憶装置 | |
US6297083B1 (en) | Method of forming four transistor SRAM cell having a resistor | |
JPH0855852A (ja) | 半導体装置及びその製造方法 | |
JP3158564B2 (ja) | 半導体メモリ装置 | |
JPH01202858A (ja) | 半導体記憶装置 | |
JP3047870B2 (ja) | Nand型rom | |
JPH10214895A (ja) | 配線構造及びその製造方法 |