JPH09266259A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
- Publication number
- JPH09266259A JPH09266259A JP8076098A JP7609896A JPH09266259A JP H09266259 A JPH09266259 A JP H09266259A JP 8076098 A JP8076098 A JP 8076098A JP 7609896 A JP7609896 A JP 7609896A JP H09266259 A JPH09266259 A JP H09266259A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor layer
- gate electrode
- formation region
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 163
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 215
- 230000015572 biosynthetic process Effects 0.000 claims description 107
- 238000002955 isolation Methods 0.000 claims description 43
- 239000011229 interlayer Substances 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 20
- 238000009792 diffusion process Methods 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000000638 solvent extraction Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- 238000005192 partition Methods 0.000 claims description 3
- 238000003860 storage Methods 0.000 abstract description 13
- 150000002500 ions Chemical class 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 230000007423 decrease Effects 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
を改善すること。 【解決手段】SOI基板の埋込酸化シリコン膜2下のP
型半導体層1にN型半導体層9−1,9−2を設け、駆
動トランジスタのT1,T2のゲート電極12(g
1),12(g2)に接続する。ボディ層3の厚さ、不
純物濃度をゲート電圧0で空乏化するように設定する。
Description
の製造方法に関し、特にSRAMとその製造方法に関す
る。
ンジスタは、NチャネルMOSトランジスタであればP
型半導体領域上に、PチャネルMOSトランジスタであ
ればN型半導体領域上にゲート絶縁膜を介してゲート電
極を設け、その両側の半導体基板中にNチャネルMOS
トランジスタであればN型のソース・ドレイン領域を、
PチャネルMOSトランジスタであればP型のソース・
ドレイン領域を設けることによって形成されてきた。
れ、LSI中の各素子の負荷容量をさらに低減する必要
が出てきた。すなわち、負荷容量が大きいと、その容量
に電荷を満たすのに時間がかかり、素子の高速化が阻害
される。
ついても負荷容量の低減が要求されるようになってき
た。すなわち、従来のMOSトランジスタではソース・
ドレイン領域は逆導電型の半導体領域に回りを囲まれて
いるため、この回りの半導体領域とPN接合を形成して
おり、このPN接合容量が大きな負荷容量として働いて
しまう。そのため、MOSトランジスタで構成されるL
SIの高速化が困難になるという問題があった。
一定の深さ、通常ソース・ドレイン底面の接合深さに相
当するところから一定の厚みの絶縁層を埋め込んだ半導
体基板(SOI基板)を用い、その基板上にMOSトラ
ンジスタなどの素子を形成するものがある。このような
技術については、例えばアイ・イー・ディー・エム(I
EDM)誌、1993年、第813頁などに記載されて
いる。この技術ではソース・ドレインの底面に絶縁層が
位置しているために、従来のPN接合に比べて容量が軽
減される。そのため、素子の高速化が可能となる。
いて説明する。SRAMセルは2つの高抵抗負荷素子と
4つのエンハンスメント型のNチャネルMOSトランジ
スタとで構成されている。図17に等価回路図を示す。
一対の駆動トランジスタT1及びT2のドレインがそれ
ぞれ他方のゲートに接続され、それぞれのドレインには
負荷抵抗R1,R2が接続されT1,T2のソースは接
地電位Vssに固定され、R1,R2の他端には電源電圧
Vccが与えられ、T1,T2,R1,R2からなるフリ
ップフロップ回路に微小な電流を供給している。さらに
このフリップフロップ回路の蓄積ノードN1及びN2に
はそれぞれ転送トランジスタT3及びT4が接続されて
いる。以上の4つのトランジスタと2つの負荷抵抗によ
り1ビットのセルが構成されている。なお、W1,W2
はワード線(同一の選択信号が印加される)、D1,D
2はデータ線である。
に、上記のようにトランジスタのソース・ドレイン底面
の接合深さから一定の厚みの絶縁層を埋め込んだ半導体
基板(SOI)上に素子を形成することが考えられる。
この場合、トランジスタのソース・ドレインの底面に絶
縁層が位置するので、ソース・ドレインの負荷容量が小
さくなり、SRAM周辺回路の動作速度向上や転送トラ
ンジスタの負荷容量軽減に効果がある。
基板上に形成されるSRAMセルについて図14〜図1
6を参照して説明する。以下の図において、単一のSR
AMセル領域を2点鎖線で区画して示す。左右方向(X
−X方向)には同一パターンのセルが設けられ、上下方
向には境界面に対して鏡映対称のパターンのセルが設け
られているものとする。図14に示すように、まず、P
型シリコン基板の表面から一定の深さに均一に埋め込み
酸化層2が設けられている。この埋め込み酸化層に対し
て表面側のシリコン層内にフィールド酸化膜6からなる
素子分離領域が形成されている。この素子分離領域によ
り分離されたシリコン層(素子形成領域7−1,7−
2)上にはゲート酸化膜10とゲート電極12(g
1),12(g2),12(g3),12(g4)が形
成され、このゲート電極を挟むようにしてシリコン層内
にソース・ドレインのN+ 型の拡散層13が形成されて
いる。このようにして駆動トランジスタT1,T2およ
び転送トランジスタT3,T4が形成されている。更
に、図15に示すように、層間絶縁膜14が堆積され、
コンタクト孔C2で駆動トランジスタT1,T2のソー
ス領域に接続される接地配線15(Vss)が設けられ、
又、図16に示すように、層間絶縁膜16が堆積され、
コンタクト孔C3で駆動トランジスタT1,T2のドレ
イン領域に接続される膜抵抗体17(R1),17(R
2)が設けられ、更に層間絶縁膜18が堆積され、コン
タクト孔C4で転送トランジスタT3,T4に接続され
るデータ線19(D1),19(D2)が設けられてい
る。
埋め込まれた半導体基板上に形成されるSRAMの問題
点として、SRAMセルの蓄積ノードの容量が小さいと
いうことがあった。すなわち、SRAMセルにおいて蓄
積ノードN1,N2として働くのは主に駆動トランジス
タのドレイン容量および転送トランジスタのソース・ド
レイン容量である。しかし、上述のようにMOSトラン
ジスタのソース・ドレインの底面に絶縁層を位置させる
ことは、これら駆動トランジスタおよび転送トランジス
タのソース・ドレイン負荷容量も小さくしてしまうの
で、セルのノード容量を低減してしまう。ノード容量が
小さいと、読み出しのために転送トランジスタのチャネ
ルがオンしたときに、ノードの電位が定常値から変動し
やすくなる。そのためセルの安定性が悪くなりプロセス
マージンが小さくなるために歩留まりが低下する。ま
た、読み出しにかかる時間も長くなるという欠点があ
る。
書き込み時のセルの安定性を確保し、動作マージンを大
きくするために転送トランジスタのオン電流に対する駆
動トランジスタのオン電流の大きさとして定義されるセ
ルレシオを大きくすると、セルの面積が増大してしまう
という問題があった。すなわち、セルレシオを大きくと
るために従来駆動トランジスタのチャネル幅を大きくと
ってきたが、この方法では駆動トランジスタが大きくな
り、SRAMセルの面積が増大してしまう。このこと
は、SRAMの集積度向上という要求と相反する。その
ため、セルの面積を増大せずに駆動トランジスタのオン
電流を増大させることが求められている。
きいSRAMセルの構造およびその製造方法を提供する
ことにある。
きく駆動トランジスタの占有面積当りのオン電流の大き
いSRAMセルの構造およびその製造方法を提供するこ
とにある。
は、第1導電型の第1の半導体層、第1の絶縁層及び第
1導電型の第2の半導体層の積層でなるSOI領域を含
む半導体基板と、前記第2の半導体層の表面から第1の
半導体層の一部に達する第1の素子分離領域で区画され
る前記第1の半導体層領域である第1の素子形成領域並
びに前記第1の素子分離領域及び第1の素子形成領域上
方の前記第2の半導体層の表面から前記第1の絶縁層に
達する第2の素子分離領域で区画された前記第2の半導
体層である第2の素子形成領域と、一の前記第2の素子
形成領域とゲート絶縁膜を介して交差する第1のゲート
電極並びに前記一の第2の素子形成領域に設けられた第
2導電型のソース領域及びドレイン領域を有する第1の
駆動トランジスタと、前記一の第2の素子形成領域に隣
接する二と第2の素子形成領域とゲート絶縁膜を介して
交差する第2のゲート電極並びに前記二の第2の素子形
成領域に設けられた第2導電型のソース領域及びドレイ
ン領域を有する第2の駆動トランジスタと、前記第1の
駆動トランジスタのドレイン領域に一方のソース・ドレ
イン領域が接続され前記一の第2の素子形成領域とゲー
ト絶縁膜を介して交差する第3のゲート電極を有する第
1の転送トランジスタと、前記第2の駆動トランジスタ
のドレイン領域に一方のソース・ドレイン領域が接続さ
れ前記二の第2の素子形成領域とゲート絶縁膜を介して
交差する第4のゲート電極を有する第2の転送トランジ
スタと、前記第1の駆動トランジスタのソース領域と第
2の駆動トランジスタのソース領域に接続される接地配
線並びに前記第1の駆動トランジスタの第1のゲート電
極及びドレイン領域をそれぞれ第2の駆動トランジスタ
のドレイン領域及び第2のゲート電極に接続する手段と
を有するフリップフロップ回路でなるメモリセルを有
し、前記一の第2の素子形成領域及び二の第2の素子形
成領域それぞれの下方の第1の素子形成領域に形成され
た第1の第2導電型半導体層及び第2の第2導電型半導
体層並びに前記第1のゲート電極及び第2のゲート電極
をそれぞれ第1の第2導電型半導体層及び第2の第2導
電型半導体層に接続する第1のコンタクト孔が設けられ
ているというものである。
域と転送トランジスタの一方のソース・ドレイン領域と
を分離して第2の半導体層の表面から第1の半導体層の
一部に達し、第1の絶縁膜及び第1の素子分離領域とと
もに第1の半導体層及び第2の第2導電型層をそれぞれ
区画する第3の素子分離領域と、前記第1の第2導電型
半導体層及び第2の半導体層の底面及び前記第3の素子
分離領域と接する第2の絶縁層とが設けられていてもよ
い。
スタの形成された半導体基板を被覆する第1の層間絶縁
膜に設けられた第2のコンタクト孔で前記駆動トランジ
スタのソース領域に接続され前記転送トランジスタとそ
の近傍の上方を避けて前記第1の層間絶縁膜を被覆して
接地配線が設けられ、前記接地配線の設けられた第1の
層間絶縁膜を被覆する第2の層間絶縁膜、これに設けら
れた第3のコンタクト孔で前記駆動トランジスタのドレ
イン領域に接続される膜抵抗体及びこれに連結する電源
配線と、前記膜抵抗体及び電源配線の設けられた前記第
2の層間絶縁膜を被覆する第3の層間絶縁膜及びこれに
設けられた第4のコンタクト孔で前記転送トランジスタ
の他方のソース・ドレイン領域に接続されるデータ線と
を有るようにしてもよい。
域と二の駆動トランジスタのゲート電極とが第3のコン
タクト孔で相互に接続されるようにしてもよい。
のゲート電極がゲート絶縁膜を被覆する第2導電型シリ
コン膜を有しているのが好ましい。
が、第1の駆動トランジスタ及び第2の駆動トランジス
タのゲート電圧を0にしたとき、ソース領域とドレイン
領域とで挟まれたボディ層の厚さ方向にほぼ空乏化され
る条件に設定することができる。
は、第1導電型の第1の半導体層、第1の絶縁層及び第
1導電型の第2の半導体層の積層でなるSOI領域を含
む半導体基板を準備する工程と、前記第2の半導体層の
表面から第1の半導体層の一部に達する第1の素子分離
領域を形成して前記第1の半導体層に第1の素子形成領
域を区画し前記第1の素子形成領域上方の第2の半導体
層の表面から第1の絶縁層に達する第2の素子分離領域
を形成して第2の素子形成領域を区画する工程と、前記
第2の素子分離領域及びこれに隣接する第2の素子形成
領域部である駆動トランジスタ形成領域下方の第1の半
導体層の表面部にインオ注入を利用して第2導電型半導
体層を形成する工程と、一の前記第2の素子形成領域の
駆動トランジスタ形成領域とゲート絶縁膜を介して交差
し前記一の第2の素子形成領域に隣接する二の第2の素
子形成領域上に延在し前記一の第2の素子形成領域に接
する第2の素子分離領域下方の第2導電型半導体層と一
の第1のコンタクト孔で接続する第1のゲート電極及び
前記駆動トランジスタ形成領域に隣接する前記一の第2
の素子形成領域部である転送トランジスタ形成領域とゲ
ート絶縁膜を介して交差する第3のゲート電極並びに前
記二の第2の素子形成領域の駆動トランジスタ形成領域
とゲート絶縁膜を介して交差し前記一の第2の素子形成
領域上に延在し前記二の第2の素子形成領域に接する第
2の素子分離領域下方の第2導電型半導体層と二の第1
のコンタクト孔で接続する第2のゲート電極及び前記駆
動トランジスタ形成領域に隣接する他の第2の素子形成
領域である転送トランジスタ形成領域とゲート絶縁膜を
介して交差する第4のゲート電極を形成する工程と、前
記第1のゲート電極乃至第4のゲート電極と自己整合す
る第2導電型拡散層を前記第2の素子形成領域に形成す
る工程と、前記第1のゲート電極及び第2のゲート電極
とそれぞれ自己整合し前記第2の素子分離領域に接する
2つの第2導電型拡散層である第1の駆動トランジスタ
のソース領域及び第2の駆動トランジスタのソース領域
と接続する接地配線を形成する工程と、第2の層間絶縁
膜を堆積し前記第1のゲート電極及び第3のゲート電極
で挟まれた第2導電型拡散層並びに前記第2のゲート電
極及び第4のゲート電極で挟まれた第2導電型拡散層に
それぞれ達する2つの第2のコンタクト孔を形成し全面
に抵抗性膜を堆積してこれらの第2のコンタクト孔を埋
めた後パターニングすることにより前記第1の駆動トラ
ンジスタのドレイン領域及び第2のゲート電極に接続す
る第1の膜抵抗体並びに第2の駆動トランジスタのドレ
イン領域及び第1のゲート電極に接続する第2の膜抵抗
体を形成する工程とを有するというものである。
第1導電型の第1の半導体層、第1の絶縁層及び第1導
電型の第2の半導体層の積層でなるSOI領域を含み、
前記SOI領域の第1の半導体層に前記第1の絶縁層と
離れて埋め込まれた第2の絶縁層を設けた半導体基板を
準備する工程と、前記第2の半導体層の表面から第2の
絶縁層に達する第1の素子分離領域及び第3の素子分離
領域を形成して前記第1の半導体層に前記第3の素子分
離領域により第2導電型半導体層形成領域とダミー領域
とに分割される第1の素子形成領域を区画し前記第2導
電型半導体層形成領域上方の第2の半導体層の表面から
第1の絶縁層に達する第2の素子分離領域を形成して前
記第3の素子分離領域により駆動トランジスタ形成領域
と転送トランジスタ形成領域とに分割される第2の素子
形成領域を区画する工程と、イオン注入を利用して前記
第2導電型半導体形成領域に第2導電型半導体層を形成
する工程と、一の前記第2の素子形成領域の駆動トラン
ジスタ形成領域とゲート絶縁膜を介して交差し前記一の
第2の素子形成領域に隣接する二の第2の素子形成領域
の駆動トランジスタ形成領域及び転送トランジスタ形成
領域上に延在してこれらと直接接触し前記一の第2の素
子形成領域下方の第2導電型半導体層と一の第1のコン
タクト孔で接続する第1のゲート電極及び前記一の第2
の素子形成領域の転送トランジスタ形成領域とゲート絶
縁膜を介して交差する第3のゲート電極並びに前記二の
第2の素子形成領域の駆動トランジスタ形成領域ゲート
絶縁膜を介して交差し前記一の第2の素子形成領域の駆
動トランジスタ形成領域及び転送トランジスタ形成領域
上に延在してこれらと直接接触し前記二の第2の素子形
成領域下方の第2導電型半導体層と二の第1コンタクト
孔で接続する第2のゲート電極及び前記二の第2の素子
形成領域の転送トランジスタ形成領域とゲート絶縁膜を
介して交差する第4のゲート電極を形成する工程と、前
記第1のゲート電極乃至第4のゲート電極と自己整合す
る第2導電型拡散層を前記第2の素子形成領域に形成す
る工程とを有するというものである。
のコンタクト孔を形成し全面に導電膜を堆積して前記第
1のコンタクト孔を充填した後パターニングして第1の
ゲート電極乃至第4のゲート電極を形成することができ
る。
を堆積し、第1のコンタクト孔を形成し、全面に導電膜
を堆積して前記第1のコンタクト孔を充填した後エッチ
バックを行ない、しかる後パターニングして第1のゲー
ト電極乃至第4のゲート電極を形成することができる。
ジスタ領域の第1の絶縁層の下の第1の半導体層に形成
された第2導電型半導体層は、コンタクト孔を介して上
部の駆動トランジスタのゲート電極と接続されている。
そのため、第2導電型半導体層の持つ容量もSRAMセ
ルのノード容量の一部として働く。
ずに駆動トランジスタのオン電流を向上させることがで
きる。このことについて以下説明する。まず、駆動トラ
ンジスタのゲート電極直下のゲート絶縁膜と第1の絶縁
層に挟まれたボディ層に注目する。駆動トランジスタの
ゲート電極と第1の絶縁層下の第2導電型半導体層にバ
イアス電圧がかかってなくても、仕事関数差からボディ
層内には空乏層が広がっている。従って、あらかじめボ
ディ層を、この空乏層幅より薄く作っておけば、ゼロバ
イアス時でもボディ層内は完全に空乏層で満たされてい
ることになる。また、ゼロバイアス時に完全に空乏層で
満たされていなくても、ゲート電極と第2導電型半導体
層に電圧(Nチャネル型又はPチャネル型に応じて正又
は負)がかかるとボディ層内に伸びる空乏層幅は大きく
なるので、このことを利用して、低いゲートバイアスで
ボディ層が完全に空乏層で満たされるようにすることが
できる。ボディ層内が完全に空乏層で満たされた場合、
ボディ層内の電位はゲート電極および第2導電型半導体
層の電位で決まるようになる。このような状況の下で仮
にゲート電極の電位と第2導電型半導体層の電位が独立
に変化させられるとする。第2導電型半導体層の電位を
変化させると、ボディ層内の電位が変化する。これはゲ
ート電極下にチャネルのできるゲート電圧として定義さ
れるしきい値電圧を変化させるように作用する。本発明
では、ゲート電極の電位と第2導電型半導体層の電位は
等しく、ゲート電位の絶対値が上がるほどしきい値電圧
の絶対値は低下する。
ついてその製造工程に沿って説明する。
不純物濃度1×1017cm-3のP型シリコン基板に酸化
シリコン層を例えばSIMOX法により形成する。こう
してP型の半導体層1,厚さ150mmの酸化シリコン
層2,厚さ110mmのP型の半導体層3でなるSOI
基板を準備する。
ように、素子分離領域として酸化シリコン層2を貫通す
るフィールド酸化膜4を形成して半導体層1に素子形成
領域5−1,5−2を区画する。次に、フィールド酸化
膜6−1,6−2(フィールド酸化膜4に達する)を形
成して半導体層3に素子領域7−1,7−2を区画す
る。すなわち、素子形成領域7−1,7−2はフィール
ド酸化膜4及び6−1,6−2により区画される。続い
て、図3(a),(b),(c)に示すように、レジス
トマスク8−1,8−2を用いて駆動トランジスタが形
成される領域のみにリンをエネルギー150keV、注
入量1×1014cm-2でイオン注入する。このイオン注
入により駆動トランジスタが形成される領域の埋め込み
酸化シリコン層2の下にN型半導体層9−1,9−2が
形成される。
ように、ゲート酸化膜10,ゲート電極12(g1)〜
12(g4)、埋込プラグ11を形成する。この形成方
法の第1の例について説明すると、厚さ15nmのゲー
ト酸化膜10を全面に堆積し、ポリシリコン膜12を堆
積し表面を軽く酸化した後、N型半導体層9−1,9−
2に達するコンタクト孔C1を形成し、全面にタングス
テン膜を堆積してコンタクト孔C1を埋めた後エッチバ
ックを行いポリシリコン膜上のタングステン膜を除去す
る。次に、ポリシリコン膜12をパターニングすること
により、素子形成領域7−1上を横断し素子形成領域7
−2上に達する第1のゲート電極12(g1)、素子形
成領域7−1上を横断する第3のゲート電極12(g
3)(ロード線W1を兼ねる)及び素子形成領域7−2
上を横断する第4のゲート電極12(g4)(ワード線
W2を兼ねる)を形成する。次に第2の例について説明
すると、ゲート酸化膜10を形成し、N型半導体層9−
1,9−2に達するコンタクト孔を形成し、全面にポリ
シリコン膜を堆積してコンタクト孔を埋めた後パターニ
ングする。このようにして図4に示したものに準じた構
造を得ることができる。次に、ゲート電極をマスクとし
てヒ素を3×1015cm-2程度、半導体層3に注入す
る。ソース,ドレイン領域であるN型拡散層13を形成
するためである。
ように、層間絶縁膜14を堆積し駆動トランジスタT
1,T2のソース領域に達するコンタクト孔C2を形成
し、タングステン膜15を堆積してコンタクト孔C2を
埋めパターニングして接地線15(Vss)を形成する。
ように、層間絶縁膜16を堆積し駆動トランジスタT
1,T2のドレイン領域に達するコンタクト孔C3を形
成しノンドープのポリシリコン膜17を堆積してコンタ
クト孔C3を埋め全面に1×1014cm-2程度のリンイ
オンを注入して抵抗性ポリシリコン膜を形成する。次に
窒化シリコン膜などのマスクを形成して1×1016cm
-2程度のヒ素のイオン注入を行い熱処理を行なう。次に
パターニングを行ない膜抵抗体17(R1),17(R
2)および電源線17a(Vcc)を形成する。次に、層
間絶縁膜18を堆積し転送トランジスタの一対のソース
・ドレイン領域のうち駆動トランジスタに接続されてい
ない方に達するコンタクト孔C4を形成しアルミニウム
膜19などを堆積してコンタクト孔C4を埋めパターニ
ングしてデータ線19(D1),19(D2)を形成す
る。
cc)は例えば16個のメモリセル毎にそれぞれ別のアル
ミニウム配線(図示しない)に接続するものとする。
施の形態の半導体記憶装置は、P型の第1の半導体層
1、第1の絶縁層(2)及びN型の第2の半導体層3の
積層でなるSOI基板と、第2の半導体層3の表面から
第1の半導体層1の一部に達する第1の素子分離領域4
で区画される第1の素子形成領域5−1,5−2並びに
第1の素子分離領域4及び第1の素子形成領域5−1,
5−2上方の第2の半導体層3の表面から第1の絶縁層
(2)に達する第2の素子分離領域6−1,6−2で区
画された第2の素子形成領域7−1,7−2と、一の第
2の素子形成領域7−1とゲート絶縁膜(10)を介し
て交差する第1のゲート電極12(g1)並びに一の第
2の素子形成領域7−1に設けられたN型のソース領域
及びドレイン領域を有する第1の駆動トランジスタT1
と、一の第2の素子形成領域7−1に隣接する二の第2
の素子形成領域7−2とゲート絶縁膜(10)を介して
交差する第2のゲート電極12(g2)並びに二の第2
の素子形成領域7−2に設けられたN型のソース領域及
びドレイン領域を有する第2の駆動トランジスタT2
と、第1の駆動トランジスタT1のドレイン領域に一方
のソース・ドレイン領域が接続され一の第2の素子形成
領域7−1とゲート絶縁膜(10)を介して交差する第
3のゲート電極12(g3)を有する第1の転送トラン
ジスタT3と、第2の駆動トランジスタT2のドレイン
領域に一方のソース・ドレイン領域が接続され二の第2
の素子形成領域7−2とゲート絶縁膜(10)を介して
交差する第4のゲート電極12(g4)を有する第2の
転送トランジスタT4と、第1の駆動トランジスタT1
のソース領域と第2の駆動トランジスタT2のソース領
域に接続される接地配線15(Vss)並びに第1の駆動
トランジスタT1の第1のゲート電極12(g1)及び
ドレイン領域をそれぞれ第2の駆動トランジスタT2の
ドレイン領域及び第2のゲート電極12(g2)に接続
する手段とを有するフリップフロップ回路でなるメモリ
セルを有し、一の第2の素子形成領域7−1及び二の第
2の素子形成領域7−2それぞれの下方の第1の素子形
成領域5−1,5−2に形成された第1のN型半導体層
9−1及び第2のN型半導体層9−2並びに第1のゲー
ト電極12(g1)及び第2のゲート電極12(g2)
をそれぞれ第1のN型半導体層9−1及び第2のN型半
導体層9−2に接続する第1のコンタクト孔C1が設け
られているというものである。
送トランジスタT2,T3の形成されたSOI基板を被
覆する第1の層間絶縁膜14に設けられた第2のコンタ
クト孔C2で駆動トランジスタのソース領域に接続され
前記転送トランジスタとその近傍の上方を避けて第1の
層間絶縁膜14を被覆して接地配線15(Vss)が設け
られ、接地配線15(Vss)の設けられた第1の層間絶
縁膜14を被覆する第2の層間絶縁膜16、これに設け
られた第3のコンタクト孔C3で駆動トランジスタのド
レイン領域に接続される膜抵抗体17(R1),17
(R2)及びこれに連結する電源配線17a(Vcc)
と、膜抵抗体及び電源配線の設けられた第2の送還絶縁
膜16を被覆する第3の層間絶縁膜18及びこれに設け
られた第4のコンタクト孔C4で転送トランジスタの他
方のソース・ドレイン領域に接続されるデータ線19
(D1),19(D2)とを有している。
2)のソース領域と二の駆動トランジスタT2(又はT
1)のゲートとがコンタクト孔C3でポリシリコンによ
り相互に接続されている。
め込み酸化シリコン膜(2)下のN型の半導体層9−1
又は9−2がゲート電極12(g1)又は12(g2)
と電気的に接続されているため、このN型半導体層とP
型半導体層1との間に形成されるPN接合の接合容量が
蓄積ノード容量の一部として作用する。従って蓄積ノー
ド容量が大きくなる。また、駆動トランジスタのしきい
値電圧Vt のN型半導体層の電圧Vgb依存性は図7に示
すようになる。実際にはゲート電極とN型半導体層は電
気的に接続されており同電位である。この場合、図7か
らゲート電位が0Vですでにボディ層内は空乏層で完全
に満たされており、ゲート電位が上がるに従ってしきい
値電圧が低下する。このため、N型半導体層が無くしき
い値電圧が一定の場合に比べ、ゲート電圧としきい値電
圧の差が大きくなり、オン電流が増加する。電源電圧V
ccを2.5Vとするときしきい値電圧Vt の低下は0.
2V程度であり、この低下のない従来例に比べ約12%
オン電流が増加する。
説明する。
純物濃度1×1017cm-3のP型シリコン基板にSIM
OX法などにより酸化シリコン層2,20を形成するこ
とにより、厚さ140nmのP型の半導体層1−2,厚
さ150nmの酸化シリコン層2、厚さ110nmのP
型の半導体層3、厚さ50nmの酸化シリコン層20及
びP型の半導体層1−1でなるSOI基板を用意する。
ように、酸化シリコン層20に達するフィールド酸化膜
4,4aを形成してN型半導体層形成領域5−1a,5
−2a及びダミー領域5−1b,5−2bを区画する。
次に酸化シリコン層2に達するフィールド酸化膜6−
1,6−2を形成する。こうして駆動トランジスタ形成
領域7−1a,7−2a及び転送トランジスタ形成領域
7−1b,7−2bの区画が終る。
すように、レジストマスク8を用いてリンをエネルギー
150keV、注入量1×1014cm-2程度で注入す
る。N型半導体層9−1,9−2を形成するためであ
る。
すように、ゲート電極12(g1)〜12(g4)を形
成する。その形成方法は第1の実施の形態の製造方法で
説明したものに準じる。ただし、ポリシリコン膜を堆積
する前に、図11(a)に2点鎖線で囲った領域のゲー
ト酸化膜10を除去しておく。ゲート電極とソース,ド
レイン領域との直接コンタクトDCをとるためである。
次にヒ素を3×1015cm-2程度注入する。N型拡散層
13を形成するためである。
すように、層間絶縁膜14を堆積し、コンタクト孔C2
を形成し、接地配線15(Vss)を形成する。
すように、層間絶縁膜16を堆積し、コンタクト孔C3
(直接コンタクトDCをなすゲート電極12(g1),
12(g2)に達している)を形成し、膜抵抗体17
(R1),17(R2),電源配線17a(Vcc)を形
成し、層間絶縁膜18を堆積し、コンタクト孔C4を形
成し、データ線19(D1),19(D2)を形成す
る。
ン層20が設けられていること、駆動トランジスタ形成
領域と転送トランジスタ形成領域とが分離されているこ
と、一方の駆動トランジスタのゲート電極を他方の駆動
トランジスタのドレイン領域に接続するのに直接コンタ
クトを利用していることである。
化シリコン膜2と酸化シリコン膜20に挟まれたN型半
導体層がゲート電極と電気的に接続するため、このN型
半導体層と半導体層1−1(接地電位)との間の容量が
蓄積ノード容量の一部として作用する。このN型半導体
層は周りをすべて絶縁膜である酸化シリコン層に囲まれ
ているので、漏れ電流が少ないという利点がある。ま
た、駆動トランジスタのゲートが高レベルになると、こ
のN型半導体層も高電位になるため、第一の実施の形態
と同様にしきい値電圧が低下しオン電流が大きくなる。
ランジスタのドレイン領域下にも延びているが、必ずし
もそうしなくてもよい。又、第1の実施の形態で第2の
実施の形態と同様な直接コンタクトを用いることもでき
るし、第2の実施の形態で第1の実施の形態と同様にコ
ンタクト孔C3を埋めるポリシリコンでゲート・ソース
間の接続を行なってもよい。
一にSRAMセルの蓄積ノード容量が大きくなり、セル
動作の安定性を向上することができ、また、読み出しに
かかる時間を短縮することができる。これは、駆動トラ
ンジスタのゲート電極に接続される第2導電型半導体層
が蓄積ノード容量として働くためである。
大させずにセルレシオを大きくし、読み込みおよび書き
込み時のセルの安定性を向上し、動作マージンを大きく
することができる。この理由は、駆動トランジスタに
は、第1の絶縁膜の下に形成された第2導電型半導体層
が設けられていて上部のゲート電極と電気的に接続され
ているので、駆動トランジスタのゲート電圧が高レベル
になったとき、この第2導電型半導体層の電位も絶対値
が高くなり、しきい値電圧の絶対値が低下し、チャネル
幅を大きくしなくても駆動トランジスタのオン電流が大
きくなるからである。
めの平面図(図1(a))及び図1(a)のX−X線断
面図(図1(b))。
(a)のX−X線断面図(図2(b))及びY−Y線断
面図(図2(c))。
(a)のX−X線断面図(図3(b))及びY−Y線断
面図(図3(c))。
(a)のX−X線断面図(図4(b))及びY−Y線断
面図(図4(c))。
(a)のX−X線平面図(図5(b))及びY−Y線断
面図(図5(c))。
(a)のX−X線平面図(図6(b))及びY−Y線断
面図(図6(c))。
フである。
めの平面図(図8(a))及び図8(a)のX−X線断
面図(図8(b))。
(a)のX−X線断面図(図(b))及びY−Y線断面
図(図9(c))。
図10(a)のX−X線断面図(図10(b))及びY
−Y線断面図(図10(c))。
(a))、図11(a)のX−X線断面図(図11
(b))及びY−Y線断面図(図1(1c))。
(a))、図12(a)のX−X線断面図(図12
(b))、及びY−Y線断面図(図12(c))。
(a))、図13(a)のX−X線断面図(図13
(b))及びY−Y線断面図(図13(c))。
4(a))及び図14(a)のX−X線断面図(図14
(b))。
5(a)のX−X線断面図(図15(b))。
及び図16(a)のX−X線断面図(図16(b))。
Claims (10)
- 【請求項1】 第1導電型の第1の半導体層、第1の絶
縁層及び第1導電型の第2の半導体層の積層でなるSO
I領域をむ半導体基板と、前記第2の半導体層の表面か
ら第1の半導体層の一部に達する第1の素子分離領域で
区画される前記第1の半導体層領域である第1の素子形
成領域並びに前記第1の素子分離領域及び第1の素子形
成領域上方の前記第2の半導体層の表面から前記第1の
絶縁層に達する第2の素子分離領域で区画された前記第
2の半導体層である第2の素子形成領域と、一の前記第
2の素子形成領域とゲート絶縁膜を介して交差する第1
のゲート電極並びに前記一の第2の素子形成領域に設け
られた第2導電型のソース領域及びドレイン領域を有す
る第1の駆動トランジスタと、前記一の第2の素子形成
領域に隣接する二の第2の素子形成領域とゲート絶縁膜
を介して交差する第2のゲート電極並びに前記二の第2
の素子形成領域に設けられた第2導電型のソース領域及
びドレイン領域を有する第2の駆動トランジスタと、前
記第1の駆動トランジスタのドレイン領域に一方のソー
ス・ドレイン領域が接続され、前記一の第2の素子形成
領域とゲート絶縁膜を介して交差する第3のゲート電極
を有する第1の転送トランジスタと、前記第2の駆動ト
ランジスタのドレイン領域に一方のソース・ドレイン領
域が接続され前記他の第2の素子形成領域とゲート絶縁
膜を介して交差する第4のゲート電極を有する第2の転
送トランジスタと、前記第1の駆動トランジスタのソー
ス領域と第2の駆動トランジスタのソース領域に接続さ
れる接地配線並びに前記第1の駆動トランジスタの第1
のゲート電極及びドレイン領域をそれぞれ第2の駆動ト
ランジスタのドレイン領域及び第2のゲート電極に接続
する手段とを有するフリップフロップ回路でなるメモリ
セルを有し、前記一の第2の素子形成領域及び二の第2
の素子形成領域それぞれの下方の第1の素子形成領域に
形成された第1の第2導電型半導体層及び第2の第2導
電型半導体層並びに前記第1のゲート電極及び第2のゲ
ート電極をそれぞれ第1の第2導電型半導体層及び第2
の第2導電型半導体層に接続する第1のコンタクト孔が
設けられていることを特徴とする半導体記憶装置。 - 【請求項2】 駆動トランジスタのドレイン領域と転送
トランジスタの一方のソース・ドレイン領域とを分離し
て第2の半導体層の表面から第1の半導体層の一部に達
し、第1の絶縁膜及び第1の素子分離領域とともに第1
の半導体層及び第2の第2導電型層をそれぞれ区画する
第3の素子分離領域と、前記第1の第2導電型半導体層
及び第2の半導体層の底面及び前記第3の素子分離領域
と接する第2の絶縁層とが設けられている請求項1記載
の半導体記憶装置。 - 【請求項3】 駆動トランジスタ及び転送トランジスタ
の形成された半導体基板を被覆する第1の層間絶縁膜に
設けられた第2のコンタクト孔で前記駆動トランジスタ
のソース領域に接続され前記転送トランジスタとその近
傍の上方を避けて前記第1の層間絶縁膜を被覆して接地
配線が設けられ、前記接地配線の設けられた第1の層間
絶縁膜を被覆する第2の層間絶縁膜、これに設けられた
第3のコンタクト孔で前記駆動トランジスタのドレイン
領域に接続される膜抵抗体及びこれに連結する電源配線
と、前記膜抵抗体及び電源配線の設けられた前記第2の
層間絶縁膜を被覆する第3の層間絶縁膜及びこれに設け
られた第4のコンタクト孔で前記転送トランジスタの他
方のソース・ドレイン領域に接続されるデータ線とを有
する請求項1又は2記載の半導体記憶装置。 - 【請求項4】 一の駆動トランジスタのソース領域と二
の駆動トランジスタのゲート電極とが第3のコンタクト
孔で相互に接続される請求項3記載の半導体記憶装置。 - 【請求項5】 第1のゲート電極及び第2のゲート電極
がゲート絶縁膜を被覆する第2導電型シリコン膜を有し
ている請求項1乃至4記載の半導体記憶装置。 - 【請求項6】 第2の半導体層の厚さ及び不純物濃度
が、第1の駆動トランジスタ及び第2の駆動トランジス
タのゲート電圧を0にしたとき、ソース領域とドレイン
領域とで挟まれたボディ層の厚さ方向にほぼ空乏化され
る条件に設定されている請求項1乃至5記載の半導体記
憶装置。 - 【請求項7】 第1導電型の第1の半導体層、第1の絶
縁層及び第1導電型の第2の半導体層の積層でなるSO
I領域を含む半導体基板を準備する工程と、前記第2の
半導体層の表面から第1の半導体層の一部に達する第1
の素子分離領域を形成して前記第1の半導体層に第1の
素子形成領域を区画し前記第1の素子形成領域上方の第
2の半導体層の表面から第1の絶縁層に達する第2の素
子分離領域を形成して第2の素子形成領域を区画する工
程と、前記第2の素子分離領域及びこれに隣接する第2
の素子形成領域部である駆動トランジスタ形成領域下方
の第1の半導体層の表面部にイオン注入を利用して第2
導電型半導体層を形成する工程と、一の前記第2の素子
形成領域の駆動トランジスタ形成領域とゲート絶縁膜を
介して交差し前記一の第2の素子形成領域に隣接する二
の第2の素子形成領域上に延在し前記一の第2の素子形
成領域に接する第2の素子分離領域下方の第2導電型半
導体層と一の第1のコンタクト孔で接続する第1のゲー
ト電極及び前記駆動トランジスタ形成領域に隣接する前
記一の第2の素子形成領域部である転送トランジスタ形
成領域とゲート絶縁膜を介して交差する第3のゲート電
極並びに前記二の第2の素子形成領域の駆動トランジス
タ形成領域とゲート絶縁膜を介して交差して前記一の第
2の素子形成領域上に延在し前記二の第2の素子形成領
域に接する第2の素子分離領域下方の第2導電型半導体
層と二の第1のコンタクト孔で接続する第2のゲート電
極及び前記駆動トランジスタ形成領域に接続する他第2
の素子形成領域である転送トランジスタ形成領域とゲー
ト絶縁膜を介して交差する第4のゲート電極を形成する
工程と、前記第1のゲート電極乃至第4のゲート電極と
自己整合する第2導電型拡散層を前記第2の素子形成領
域に形成する工程と、前記第1のゲート電極及び第2の
ゲート電極とそれぞれ自己整合し前記第2の素子分離領
域に接する2つの第2導電型拡散層である第1の駆動ト
ランジスタのソース領域及び第2の駆動トランジスタの
ソース領域と接続する接地配線を形成する工程と、第2
の層間絶縁膜を堆積し前記第1のゲート電極及び第3の
ゲート電極で挟まれた第2導電型拡散層並びに前記第2
のゲート電極及び第4のゲート電極で挟まれた第2導電
型拡散層にそれぞれ達する2つの第2のコンタクト孔を
形成し全面に抵抗性膜を堆積してこれらの第2のコンタ
クト孔を埋めた後パターニングすることにより前記第1
の駆動トランジスタのドレイン領域及び第2のゲート電
極に接続する第1の膜抵抗体並びに第2の駆動トランジ
スタのドレイン領域及び第1のゲート電極に接続する第
2の膜抵抗体を形成する工程とを有することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項8】 第1導電型の第1の半導体層、第1の絶
縁層及び第1導電型の第2の半導体層の積層でなるSO
I領域を含み、前記SOI領域の第1の半導体層に前記
第1の絶縁層と離れて埋め込まれた第2の絶縁層を設け
た半導体基板を準備する工程と、前記第2の半導体層の
表面から第2の絶縁層に達する第1の素子分離領域及び
第3の素子分離領域を形成して前記第1の半導体層に前
記第3の素子分離領域により第2導電型半導体層形成領
域とダミー領域とに分割される第1の素子形成領域を区
画し前記第2導電型半導体層形成領域上方の第2の半導
体層の表面から第1の絶縁層に達する第2の素子分離領
域を形成して前記第3の素子分離領域により駆動トラン
ジスタ形成領域と転送トランジスタ形成領域とに分割さ
れる第2の素子形成領域を区画する工程と、イオン注入
を利用して前記第2導電型半導体層形成領域に第2導電
型半導体層を形成する工程と、一の前記第2の素子形成
領域の駆動トランジスタ形成領域とゲート絶縁膜を介し
て交差し前記一の第2の素子形成領域に隣接する二の第
2の素子形成領域の駆動トランジスタ形成領域及び転送
トランジスタ形成領域上に延在してこれらと直接接触し
前記一の第2の素子形成領域下方の第2導電型半導体層
と一の第1のコンタクト孔で接続する第1のゲート電極
及び前記一の第2の素子形成領域の転送トランジスタ形
成領域とゲート絶縁膜を介して交差する第3のゲート電
極並びに前記二の第2の素子形成領域の駆動トランジス
タ形成領域とゲート絶縁膜を介して交差し前記一の第2
の素子形成領域の駆動トランジスタ形成領域及び転送ト
ランジスタ形成領域上に延在してこれらと直接接触し前
記二の素子形成領域下方の第2導電型半導体層と二の第
1のコンタクト孔で接触する第2のゲート電極及び前記
二の第2の素子形成領域の転送トランジスタ形成領域と
ゲート絶縁膜を介して交差する第4のゲート電極を形成
する工程と、前記第1のゲート電極乃至第4のゲート電
極と自己整合する第2導電型拡散層を前記第2の素子形
成領域に形成する工程とを有することを特徴とする半導
体記憶装置の製造方法。 - 【請求項9】 ゲート絶縁膜を形成し第1のコンタクト
孔を形成し全面に導電膜を堆積して前記第1のコンタク
ト孔を充填した後パターニングして第1のゲート電極乃
至第4のゲート電極を形成する請求項7又は8記載の半
導体記憶装置の製造方法。 - 【請求項10】 ゲート絶縁膜を形成しポリシリコン膜
を堆積し、第1のコンタクト孔を形成し、全面に導電膜
を堆積して前記第1のコンタクト孔を充填した後エッチ
バックを行ない、しかる後パターニングして第1のゲー
ト電極乃至第4のゲート電極を形成する請求項7又は8
記載の半導体記憶装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8076098A JP2867948B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体記憶装置とその製造方法 |
US08/827,367 US5805497A (en) | 1996-03-29 | 1997-03-27 | Semiconductor static random access memory cell with additional capacitor coupled to memory nodes and process of fabrication thereof |
KR1019970011500A KR100227985B1 (ko) | 1996-03-29 | 1997-03-29 | 부가의 캐패시터가 메모리 노드에 결합되어 있는 반도체 스태틱 랜덤 억세스 메모리 셀 및 그 제조 공정 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8076098A JP2867948B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体記憶装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09266259A true JPH09266259A (ja) | 1997-10-07 |
JP2867948B2 JP2867948B2 (ja) | 1999-03-10 |
Family
ID=13595396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8076098A Expired - Fee Related JP2867948B2 (ja) | 1996-03-29 | 1996-03-29 | 半導体記憶装置とその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5805497A (ja) |
JP (1) | JP2867948B2 (ja) |
KR (1) | KR100227985B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9024386B2 (en) | 2011-11-16 | 2015-05-05 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100204012B1 (ko) * | 1996-05-13 | 1999-06-15 | 김영환 | 고저항 부하형 스태틱램 셀 및 그 제조방법 |
KR100257765B1 (ko) * | 1997-12-30 | 2000-06-01 | 김영환 | 기억소자 및 그 제조 방법 |
JP2003060087A (ja) * | 2001-08-10 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP4278338B2 (ja) * | 2002-04-01 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
FR2849962B1 (fr) * | 2003-01-13 | 2005-09-30 | St Microelectronics Sa | Condensateur enterre associe a une cellule sram |
WO2004068579A1 (de) * | 2003-01-30 | 2004-08-12 | X-Fab Semiconductor Foundries Ag | Soi struktur mit substratkontakten beidseits der box und herstellungs-verfahren für eine solche struktur |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5194749A (en) * | 1987-11-30 | 1993-03-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP3771283B2 (ja) * | 1993-09-29 | 2006-04-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
1996
- 1996-03-29 JP JP8076098A patent/JP2867948B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-27 US US08/827,367 patent/US5805497A/en not_active Expired - Lifetime
- 1997-03-29 KR KR1019970011500A patent/KR100227985B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9024386B2 (en) | 2011-11-16 | 2015-05-05 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
US9484271B2 (en) | 2011-11-16 | 2016-11-01 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
US5805497A (en) | 1998-09-08 |
JP2867948B2 (ja) | 1999-03-10 |
KR100227985B1 (ko) | 1999-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7115950B2 (en) | Semiconductor device and method of manufacturing the same | |
US6437405B2 (en) | Silicon-on-insulator (SOI) substrate, method for fabricating SOI substrate and SOI MOSFET using the SOI substrate | |
US6939763B2 (en) | DRAM cell arrangement with vertical MOS transistors, and method for its fabrication | |
US6765272B2 (en) | Semiconductor device | |
US5573969A (en) | Method for fabrication of CMOS devices having minimized drain contact area | |
JPH07321228A (ja) | 半導体装置およびその製造方法 | |
CN103579242B (zh) | 具有埋藏鞍形鳍式场效晶体管的sram集成电路及其制造方法 | |
JP3270250B2 (ja) | 半導体記憶装置及びその製造方法 | |
US20040159857A1 (en) | Semiconductor device having vertical transistor | |
JP2867948B2 (ja) | 半導体記憶装置とその製造方法 | |
JP2538856B2 (ja) | 半導体装置の製造方法 | |
JP2538857B2 (ja) | 半導体装置の製造方法 | |
JPH06334146A (ja) | 半導体装置 | |
JPH05291518A (ja) | 半導体装置及びその製造方法 | |
US7638828B2 (en) | Embedded capacitor | |
US6518628B1 (en) | Integrated CMOS circuit configuration, and production of same | |
JP2000077678A (ja) | 半導体素子とその製造方法 | |
JPH11284137A (ja) | 半導体記憶装置及びその製造方法 | |
JP4947890B2 (ja) | 半導体装置、sramおよび半導体装置の製造方法 | |
JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 | |
JP2778579B2 (ja) | 半導体装置 | |
KR20050024099A (ko) | 에스램 소자의 제조방법 및 그에 의해 제조된 에스램 소자 | |
JPH11317506A (ja) | 半導体装置及びその製造方法 | |
JPS6237960A (ja) | 読み出し専用半導体記憶装置の製造方法 | |
JP3120633B2 (ja) | 半導体記憶装置とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981124 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071225 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081225 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091225 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091225 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101225 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101225 Year of fee payment: 12 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101225 Year of fee payment: 12 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111225 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111225 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121225 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131225 Year of fee payment: 15 |
|
LAPS | Cancellation because of no payment of annual fees |