JPH09134914A - 素子分離領域の形成方法 - Google Patents
素子分離領域の形成方法Info
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- JPH09134914A JPH09134914A JP28904595A JP28904595A JPH09134914A JP H09134914 A JPH09134914 A JP H09134914A JP 28904595 A JP28904595 A JP 28904595A JP 28904595 A JP28904595 A JP 28904595A JP H09134914 A JPH09134914 A JP H09134914A
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- Japan
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- isolation region
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Abstract
(57)【要約】
【課題】 バーズビークを抑え、表面の平坦性を向上で
きる改良ＬＯＣＯＳ法を提供する。 【解決手段】 シリコンからなる基板１１上にパッド酸
化膜１２を介して窒化シリコンからなる酸化防止パター
ン１３ａを形成する。酸化防止パターン１３ａをマスク
に用いたイオン注入によって、基板１１の表層にフッ素
イオンと酸素イオンとを導入する。基板１１の熱処理を
行い、酸化防止パターン１３ａから露出する基板１１の
表層部分を選択的に酸フッ化させて酸フッ化シリコンか
らなる素子分離領域１６を形成する。
きる改良ＬＯＣＯＳ法を提供する。 【解決手段】 シリコンからなる基板１１上にパッド酸
化膜１２を介して窒化シリコンからなる酸化防止パター
ン１３ａを形成する。酸化防止パターン１３ａをマスク
に用いたイオン注入によって、基板１１の表層にフッ素
イオンと酸素イオンとを導入する。基板１１の熱処理を
行い、酸化防止パターン１３ａから露出する基板１１の
表層部分を選択的に酸フッ化させて酸フッ化シリコンか
らなる素子分離領域１６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
工程において、基板の素子形成面側に素子分離領域を形
成する方法に関する。
工程において、基板の素子形成面側に素子分離領域を形
成する方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程では、例えば以下
に示すＬＯＣＯＳ（Local Oxidationof Silicon) 法に
よってシリコンからなる基板表面の素子形成領域間に素
子分離領域を形成している。上記ＬＯＣＯＳ法は、先
ず、リソグラフィー法とこれに続くエッチング加工とに
よって、基板上にパッド酸化膜を介して窒化シリコンか
らなる酸化防止パターンを形成する。この酸化防止パタ
ーンは、基板の素子形成領域上を覆う状態で形成され
る。次に、上記酸化防止パターンをマスクに用いて上記
基板表面の熱酸化処理を行う。これによって、酸化防止
パターンから露出する基板の表層部分に酸化膜を成長さ
せ、当該酸化膜からなる素子分離膜を形成する。
に示すＬＯＣＯＳ（Local Oxidationof Silicon) 法に
よってシリコンからなる基板表面の素子形成領域間に素
子分離領域を形成している。上記ＬＯＣＯＳ法は、先
ず、リソグラフィー法とこれに続くエッチング加工とに
よって、基板上にパッド酸化膜を介して窒化シリコンか
らなる酸化防止パターンを形成する。この酸化防止パタ
ーンは、基板の素子形成領域上を覆う状態で形成され
る。次に、上記酸化防止パターンをマスクに用いて上記
基板表面の熱酸化処理を行う。これによって、酸化防止
パターンから露出する基板の表層部分に酸化膜を成長さ
せ、当該酸化膜からなる素子分離膜を形成する。
【０００３】上記ＬＯＣＯＳ法やこれを改良した様々な
改良ＬＯＣＯＳ法によって素子分離領域を形成すること
によって、当該素子分離領域を挟んだ両側に配置される
素子間に寄生ＭＯＳＴｒが形成されることが防止でき
る。そして、その素子分離能力は、分離領域幅や分離膜
厚の値を大きくすることによって向上させることができ
る。
改良ＬＯＣＯＳ法によって素子分離領域を形成すること
によって、当該素子分離領域を挟んだ両側に配置される
素子間に寄生ＭＯＳＴｒが形成されることが防止でき
る。そして、その素子分離能力は、分離領域幅や分離膜
厚の値を大きくすることによって向上させることができ
る。
【０００４】
【発明が解決しようとする課題】しかし、上記素子分離
領域の形成方法では、基板の表面に部分的に酸化膜を成
長させるため、当該基板の表面が凹凸形状になる。そし
て、例えば、素子分離領域を形成した後の工程で、上記
基板上に配線パターンを形成するためのリソグラフィー
を行うと、素子分離領域の凸状段差の肩部において露光
光の干渉に起因するノッチ（くびれ）を有するレジスト
パターンが形成される。このため、このレジストパター
ンをマスクに用いたエッチングで形成される配線パター
ンもノッチを有するのもになる。そして、配線パターン
が微細化する程このノッチが配線パターンに及ぼす影響
が大きくなり、対には配線切れに至る場合もある。した
がって、半導体素子の微細化を進めるためには、上記素
子分離領域の膜厚を薄くして基板表面の段差を軽減する
ことが要求されている。
領域の形成方法では、基板の表面に部分的に酸化膜を成
長させるため、当該基板の表面が凹凸形状になる。そし
て、例えば、素子分離領域を形成した後の工程で、上記
基板上に配線パターンを形成するためのリソグラフィー
を行うと、素子分離領域の凸状段差の肩部において露光
光の干渉に起因するノッチ（くびれ）を有するレジスト
パターンが形成される。このため、このレジストパター
ンをマスクに用いたエッチングで形成される配線パター
ンもノッチを有するのもになる。そして、配線パターン
が微細化する程このノッチが配線パターンに及ぼす影響
が大きくなり、対には配線切れに至る場合もある。した
がって、半導体素子の微細化を進めるためには、上記素
子分離領域の膜厚を薄くして基板表面の段差を軽減する
ことが要求されている。
【０００５】一方、半導体装置の高集積化を達成するた
めには、素子分離膜の幅を狭くして素子形成領域の専有
面積を広げる必要がある。しかし、素子分離領域に一定
の素子分離能力を持たせるうえでは、酸化膜からなる分
離領域幅と膜厚とはトレードオフの関係にあり、いずれ
か一方を小さくすると他方を大きくして素子分離能力を
確保しなけらばならない。そして、このことが、半導体
素子の微細化と半導体装置の高集積化とを妨げる一因に
なっている。
めには、素子分離膜の幅を狭くして素子形成領域の専有
面積を広げる必要がある。しかし、素子分離領域に一定
の素子分離能力を持たせるうえでは、酸化膜からなる分
離領域幅と膜厚とはトレードオフの関係にあり、いずれ
か一方を小さくすると他方を大きくして素子分離能力を
確保しなけらばならない。そして、このことが、半導体
素子の微細化と半導体装置の高集積化とを妨げる一因に
なっている。
【０００６】さらに、上記ＬＯＣＯＳ法によって素子分
離領域を形成すると、素子分離領域と素子形成領域との
間にバーズビークと呼ばれる遷移領域が形成される。こ
のバーズビーク部分によって実効的な素子形成幅及び実
効的な素子分離幅が狭められることも、半導体装置の高
集積化を妨げる要因になっている。
離領域を形成すると、素子分離領域と素子形成領域との
間にバーズビークと呼ばれる遷移領域が形成される。こ
のバーズビーク部分によって実効的な素子形成幅及び実
効的な素子分離幅が狭められることも、半導体装置の高
集積化を妨げる要因になっている。
【０００７】
【課題を解決するための手段】そこで、上記課題を解決
するための本発明の素子分離領域の形成方法は、基板上
に形成した酸化防止パターンをマスクに用いたイオン注
入によって、当該基板の表層にフッ素イオン及び酸素イ
オンの少なくとも何方か一方を導入し、その後上記基板
の熱処理を行う。これによって、当該基板の表層を酸フ
ッ化または酸化し、酸フッ化膜または酸化膜からなる素
子分離領域を形成する。
するための本発明の素子分離領域の形成方法は、基板上
に形成した酸化防止パターンをマスクに用いたイオン注
入によって、当該基板の表層にフッ素イオン及び酸素イ
オンの少なくとも何方か一方を導入し、その後上記基板
の熱処理を行う。これによって、当該基板の表層を酸フ
ッ化または酸化し、酸フッ化膜または酸化膜からなる素
子分離領域を形成する。
【０００８】基板表層にフッ素イオンを導入する方法で
は、基板表面に酸フッ化膜からなる素子分離領域が形成
される。この酸フッ化膜は、酸化膜と比較して誘電率が
低い。このため、酸化膜からなる素子分離領域を形成し
た場合と比較して、寄生ＭＯＳを防止するために必要な
膜厚が薄くなる。したがって、基板表面の段差が低減さ
れると共に素子分離領域のバーズビークも小さくなる。
は、基板表面に酸フッ化膜からなる素子分離領域が形成
される。この酸フッ化膜は、酸化膜と比較して誘電率が
低い。このため、酸化膜からなる素子分離領域を形成し
た場合と比較して、寄生ＭＯＳを防止するために必要な
膜厚が薄くなる。したがって、基板表面の段差が低減さ
れると共に素子分離領域のバーズビークも小さくなる。
【０００９】また、酸素イオンを導入する方法では、予
め酸化防止パターンから露出した基板の表面部分に良好
な選択性で酸素イオンが導入された状態で熱処理が行わ
れることから、当該熱処理では酸化膜からなる素子分離
領域を成長させるために基板の表層へ酸素を拡散させる
必要がない。このため、熱酸化処理によって基板の表層
に酸素を拡散させて酸化膜からなる素子分離領域を形成
する場合と比較して、良好な選択性を保って、すなわ
ち、酸素イオンの注入領域が酸化されて素子分離領域が
形成される。ことから、酸素の拡散による酸化領域の広
がり（バーズビーク）が小さく抑えられた素子分離領域
が得られる。
め酸化防止パターンから露出した基板の表面部分に良好
な選択性で酸素イオンが導入された状態で熱処理が行わ
れることから、当該熱処理では酸化膜からなる素子分離
領域を成長させるために基板の表層へ酸素を拡散させる
必要がない。このため、熱酸化処理によって基板の表層
に酸素を拡散させて酸化膜からなる素子分離領域を形成
する場合と比較して、良好な選択性を保って、すなわ
ち、酸素イオンの注入領域が酸化されて素子分離領域が
形成される。ことから、酸素の拡散による酸化領域の広
がり（バーズビーク）が小さく抑えられた素子分離領域
が得られる。
【００１０】さらに、フッ素イオンと酸素イオンとを導
入する方法では、酸化膜と比較して誘電率が低い素子分
離領域が良好な選択性を保って形成される。このことか
ら、素子分離領域が薄膜化されることで基板表面の段差
が低減されると共に素子分離領域のバーズビークも小さ
くり、かつ酸素の拡散による酸化領域の広がり（バーズ
ビーク）が小さく抑えられた素子分離領域が得られる。
入する方法では、酸化膜と比較して誘電率が低い素子分
離領域が良好な選択性を保って形成される。このことか
ら、素子分離領域が薄膜化されることで基板表面の段差
が低減されると共に素子分離領域のバーズビークも小さ
くり、かつ酸素の拡散による酸化領域の広がり（バーズ
ビーク）が小さく抑えられた素子分離領域が得られる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。図１（１）〜（３）は、本発明の素子分離領域の
形成方法をＬＯＣＯＳ法に適用した第１実施形態を示す
断面工程図であり、先ず、これらの図を用いて第１実施
形態を説明する。図１（１）に示すように、素子分離領
域を形成する基板１１は、例えばシリコンからなるもの
である。先ず、第１工程では、パイロジェニック酸化法
のような加湿酸化法によって、この基板１１の表面に膜
厚２０ｎｍのパッド酸化膜１２を成膜する。ここでは一
例として、酸化温度を８５０℃に設定して上記成膜を行
う。次いで、ＬＰ−ＣＶＤ（Low Pressure-Chemical Va
pore Deposition)法によって、パッド酸化膜１２上に膜
厚１５０ｎｍの窒化シリコン膜１３を成膜する。
する。図１（１）〜（３）は、本発明の素子分離領域の
形成方法をＬＯＣＯＳ法に適用した第１実施形態を示す
断面工程図であり、先ず、これらの図を用いて第１実施
形態を説明する。図１（１）に示すように、素子分離領
域を形成する基板１１は、例えばシリコンからなるもの
である。先ず、第１工程では、パイロジェニック酸化法
のような加湿酸化法によって、この基板１１の表面に膜
厚２０ｎｍのパッド酸化膜１２を成膜する。ここでは一
例として、酸化温度を８５０℃に設定して上記成膜を行
う。次いで、ＬＰ−ＣＶＤ（Low Pressure-Chemical Va
pore Deposition)法によって、パッド酸化膜１２上に膜
厚１５０ｎｍの窒化シリコン膜１３を成膜する。
【００１２】次に、リソグラフィー法によって窒化シリ
コン膜１３上にレジストパターン１４を形成した後、こ
のレジストパターン１４をマスクに用いたＲＩＥ（Reac
tiveIon Etching) 法によって、基板１１上のパッド酸
化膜１２と窒化シリコン膜１３とをエッチング加工す
る。これによって、基板１１上にパッド酸化膜１２を介
して窒化シリコン膜からなる酸化防止パターン１３ａを
形成する。この酸化防止パターン１３ａは、基板１１の
素子形成領域１１ａ上を覆う状態で形成される。
コン膜１３上にレジストパターン１４を形成した後、こ
のレジストパターン１４をマスクに用いたＲＩＥ（Reac
tiveIon Etching) 法によって、基板１１上のパッド酸
化膜１２と窒化シリコン膜１３とをエッチング加工す
る。これによって、基板１１上にパッド酸化膜１２を介
して窒化シリコン膜からなる酸化防止パターン１３ａを
形成する。この酸化防止パターン１３ａは、基板１１の
素子形成領域１１ａ上を覆う状態で形成される。
【００１３】次に、図１（２）で示す第２工程では、レ
ジストパターン１４をマスクに用いたイオン注入によっ
て、基板１１の表面層に酸素イオン（Ｏ+ ）とフッ素イ
オン（Ｆ+ ）とを導入する。ここでは、注入エネルギー
が異なる複数回に分けて酸素イオンを基板１１中に導入
することによって、深さ方向にある程度の深さを有する
非晶質酸化シリコン層１５を当該基板１１の表層部分に
形成する。そこで、例えば第１段階では注入エネルギー
＝１５０〜２００ｋｅＶで注入ドーズ量＝０．４×１０
18〜１．６×１０18個／ｃｍ2 のイオン注入を行い、第
２段階では注入エネルギー＝１００〜１５０ｋｅＶで注
入ドーズ量＝０．４×１０18〜１．６×１０18個／ｃｍ
2 のイオン注入を行う。また、フッ素イオンは、上記非
晶質酸化シリコン層１５の内部に飛程距離が来るよう
に、４０〜１２０ｋｅＶの注入エネルギーで、ドーズ量
＝１×１０14〜５×１０15個／ｃｍ2 のイオン注入を行
う。尚、上記各イオン注入は、どのような順序で行って
も良い。
ジストパターン１４をマスクに用いたイオン注入によっ
て、基板１１の表面層に酸素イオン（Ｏ+ ）とフッ素イ
オン（Ｆ+ ）とを導入する。ここでは、注入エネルギー
が異なる複数回に分けて酸素イオンを基板１１中に導入
することによって、深さ方向にある程度の深さを有する
非晶質酸化シリコン層１５を当該基板１１の表層部分に
形成する。そこで、例えば第１段階では注入エネルギー
＝１５０〜２００ｋｅＶで注入ドーズ量＝０．４×１０
18〜１．６×１０18個／ｃｍ2 のイオン注入を行い、第
２段階では注入エネルギー＝１００〜１５０ｋｅＶで注
入ドーズ量＝０．４×１０18〜１．６×１０18個／ｃｍ
2 のイオン注入を行う。また、フッ素イオンは、上記非
晶質酸化シリコン層１５の内部に飛程距離が来るよう
に、４０〜１２０ｋｅＶの注入エネルギーで、ドーズ量
＝１×１０14〜５×１０15個／ｃｍ2 のイオン注入を行
う。尚、上記各イオン注入は、どのような順序で行って
も良い。
【００１４】次に、図１（３）に示す第３工程では、レ
ジストパターン（１４）を除去した後、希釈した加湿酸
素（Ｏ2 ）雰囲気で１０００〜１２００℃の熱処理を１
〜２時間行う。これによって、フッ素イオンが導入され
た非晶質酸化シリコン層（１５）の結晶化を進め、基板
１１の表層に酸フッ化シリコン（ＳｉＯx Ｆy ）からな
る素子分離領域１６を形成する。
ジストパターン（１４）を除去した後、希釈した加湿酸
素（Ｏ2 ）雰囲気で１０００〜１２００℃の熱処理を１
〜２時間行う。これによって、フッ素イオンが導入され
た非晶質酸化シリコン層（１５）の結晶化を進め、基板
１１の表層に酸フッ化シリコン（ＳｉＯx Ｆy ）からな
る素子分離領域１６を形成する。
【００１５】ここでは、予め酸素イオンが導入された状
態で基板１１の熱処理が行われることから、この熱処理
によって基板１１の表層へ酸素を拡散させる必要がな
い。このため、熱酸化処理によって基板１１の表層に酸
素を拡散させて酸化膜からなる素子分離領域を形成する
場合と比較して、良好な選択性を保って素子分離領域１
６が形成される。このため、バーズビーク１７の伸びが
抑えられ、酸化防止パターン１３ａの幅Ｗに対する実効
的な素子形成幅ｗを拡大し、かつ酸化防止パターン１３
ａの開口幅Ｗ1 に対する実効的な素子分離幅ｗ1 を拡大
することができる。
態で基板１１の熱処理が行われることから、この熱処理
によって基板１１の表層へ酸素を拡散させる必要がな
い。このため、熱酸化処理によって基板１１の表層に酸
素を拡散させて酸化膜からなる素子分離領域を形成する
場合と比較して、良好な選択性を保って素子分離領域１
６が形成される。このため、バーズビーク１７の伸びが
抑えられ、酸化防止パターン１３ａの幅Ｗに対する実効
的な素子形成幅ｗを拡大し、かつ酸化防止パターン１３
ａの開口幅Ｗ1 に対する実効的な素子分離幅ｗ1 を拡大
することができる。
【００１６】上記素子分離領域１６を構成する酸フッ化
シリコンは、酸化シリコンよりも誘電率が低い材料であ
る。このことから、当該酸フッ化シリコンで形成された
素子分離領域１６部分に寄生ＭＯＳＴｒが形成されるた
めのしきい電圧（Ｖｔｈ）は、酸化シリコンからなる素
子分離領域部分のしきい電圧よりも高くなる。このた
め、酸化シリコンからなる素子分離領域と比較して、よ
り薄い膜厚ｔで所定の素子分離能力を得ることが可能に
なる。したがって、酸化シリコンからなる素子分離領域
を形成する方法と比較して、素子分離領域１６のバーズ
ビークが小さく抑えられると共に、基板１１表面の段差
が低減されてホトリソの際のノッチの発生を防止するこ
とが可能になる。
シリコンは、酸化シリコンよりも誘電率が低い材料であ
る。このことから、当該酸フッ化シリコンで形成された
素子分離領域１６部分に寄生ＭＯＳＴｒが形成されるた
めのしきい電圧（Ｖｔｈ）は、酸化シリコンからなる素
子分離領域部分のしきい電圧よりも高くなる。このた
め、酸化シリコンからなる素子分離領域と比較して、よ
り薄い膜厚ｔで所定の素子分離能力を得ることが可能に
なる。したがって、酸化シリコンからなる素子分離領域
を形成する方法と比較して、素子分離領域１６のバーズ
ビークが小さく抑えられると共に、基板１１表面の段差
が低減されてホトリソの際のノッチの発生を防止するこ
とが可能になる。
【００１７】上記第１実施形態では、フッ素イオンと酸
素イオンとを基板１１の表層に導入した。しかし、第２
工程では酸素イオンのみを基板１１の表面に導入しても
良い。この場合、酸化シリコンからなる素子分離領域１
６が形成されるため、当該素子分離領域１６の膜厚は上
記第１実施形態よりも厚めに設定して素子分離能力を確
保する。上記形成方法では、選択性を良好に保って素子
分離領域１６を形成することができ、上記第１実施形態
と同様に、バーズビーク１７の伸びを抑えて実効的な素
子形成幅ｗ及び素子分離幅ｗ1 を拡大することができ
る。
素イオンとを基板１１の表層に導入した。しかし、第２
工程では酸素イオンのみを基板１１の表面に導入しても
良い。この場合、酸化シリコンからなる素子分離領域１
６が形成されるため、当該素子分離領域１６の膜厚は上
記第１実施形態よりも厚めに設定して素子分離能力を確
保する。上記形成方法では、選択性を良好に保って素子
分離領域１６を形成することができ、上記第１実施形態
と同様に、バーズビーク１７の伸びを抑えて実効的な素
子形成幅ｗ及び素子分離幅ｗ1 を拡大することができ
る。
【００１８】また、上記第２工程ではフッ素イオンのみ
をイオン注入しても良い。この場合第２工程では、フッ
素イオンが基板の表面近くに導入されるような注入エネ
ルギーで５×１０5 個／ｃｍ2 程度の高濃度のイオン注
入を行う。また、第３工程では、酸化性雰囲気中で１０
００℃の熱処理を１時間以内の短時間で行うこととす
る。上記形成方法では、酸フッ化シリコンからなる素子
分離領域１６を形成することができ、上記第１実施形態
と同様に酸化シリコンからなる素子分離領域と比較し
て、より薄い膜厚ｔの素子分離領域１６を形成してホト
リソの際のノッチの発生を防止することが可能になる。
をイオン注入しても良い。この場合第２工程では、フッ
素イオンが基板の表面近くに導入されるような注入エネ
ルギーで５×１０5 個／ｃｍ2 程度の高濃度のイオン注
入を行う。また、第３工程では、酸化性雰囲気中で１０
００℃の熱処理を１時間以内の短時間で行うこととす
る。上記形成方法では、酸フッ化シリコンからなる素子
分離領域１６を形成することができ、上記第１実施形態
と同様に酸化シリコンからなる素子分離領域と比較し
て、より薄い膜厚ｔの素子分離領域１６を形成してホト
リソの際のノッチの発生を防止することが可能になる。
【００１９】尚、上記各第１実施形態では、第２工程で
のイオン注入の際に、フッ素イオン及び酸素イオンの注
入深さよりも深い位置に、反転防止層形成用のホウ素イ
オン（Ｂ+ ）を導入しても良い。このようなイオン注入
を行うことによって、素子分離領域１６の周縁に沿って
ｐ型不純物濃度の濃い反転防止層が形成される。
のイオン注入の際に、フッ素イオン及び酸素イオンの注
入深さよりも深い位置に、反転防止層形成用のホウ素イ
オン（Ｂ+ ）を導入しても良い。このようなイオン注入
を行うことによって、素子分離領域１６の周縁に沿って
ｐ型不純物濃度の濃い反転防止層が形成される。
【００２０】次に、図２（１）〜（４）は、本発明の素
子分離領域の形成方法の第２実施形態を説明するための
図であり、先ず、これらの図を用いて請求項３記載の方
法を適用した第２実施形態を説明する。次に、図２
（１）〜（３）は、本発明の素子分離領域の形成方法を
改良ＬＯＣＯＳ法であるＳＷＡＭＩ（side wall masked
isolation) 法に適用した第２実施形態を示す断面工程
図であり、以下にこれらの図を用いて第２実施形態を説
明する。尚、第１実施形態と同一の構成要素には、同一
の符号を付して説明を行う。
子分離領域の形成方法の第２実施形態を説明するための
図であり、先ず、これらの図を用いて請求項３記載の方
法を適用した第２実施形態を説明する。次に、図２
（１）〜（３）は、本発明の素子分離領域の形成方法を
改良ＬＯＣＯＳ法であるＳＷＡＭＩ（side wall masked
isolation) 法に適用した第２実施形態を示す断面工程
図であり、以下にこれらの図を用いて第２実施形態を説
明する。尚、第１実施形態と同一の構成要素には、同一
の符号を付して説明を行う。
【００２１】先ず、図２（１）に示す第１工程では、上
記第１実施形態と同様にして、基板１１上にパッド酸化
膜を介して窒化シリコンかなる酸化防止パターン１３ａ
を形成した後、引き続きレジストパターン１４をマスク
にして基板１１の表層を５０〜１００ｎｍ程度エッチン
グする。
記第１実施形態と同様にして、基板１１上にパッド酸化
膜を介して窒化シリコンかなる酸化防止パターン１３ａ
を形成した後、引き続きレジストパターン１４をマスク
にして基板１１の表層を５０〜１００ｎｍ程度エッチン
グする。
【００２２】次に、図２（２）に示す第２工程では、上
記第１実施形態の第２工程と同様に、イオン注入によっ
て酸素イオンを基板１１の表層に導入して非晶質酸化シ
リコン層１５を形成し、この非晶質酸化シリコン層１５
内に飛程距離がくるようにフッ素イオンを導入する。た
だし、酸素イオンの注入エネルギーの最大値は、上記第
１実施形態の場合よりも小さく設定し、これによって形
成される非晶質酸化シリコン層１５の深さ方向の幅を浅
くしても良い。尚、上記第１実施形態と同様に、酸素イ
オンまたはフッ素イオンのみを導入するようにしても良
い。
記第１実施形態の第２工程と同様に、イオン注入によっ
て酸素イオンを基板１１の表層に導入して非晶質酸化シ
リコン層１５を形成し、この非晶質酸化シリコン層１５
内に飛程距離がくるようにフッ素イオンを導入する。た
だし、酸素イオンの注入エネルギーの最大値は、上記第
１実施形態の場合よりも小さく設定し、これによって形
成される非晶質酸化シリコン層１５の深さ方向の幅を浅
くしても良い。尚、上記第１実施形態と同様に、酸素イ
オンまたはフッ素イオンのみを導入するようにしても良
い。
【００２３】またここでは、フッ素イオン及び酸素イオ
ンの注入深さよりも深い位置に、同一のレジストパター
ンをマスクに用いたイオン注入によって反転防止層形成
用のホウ素イオン（Ｂ+ ）を導入しても良い。この場
合、例えば、酸素イオンを導入して非晶質酸化シリコン
層１５を形成した後、イオン注入によってホウ素イオン
を導入する。この場合、注入エネルギー２００ｋｅＶで
ドーズ量＝２×１０13個／ｃｍ2 のイオン注入を行う。
この後、上記第１実施形態で記したと同様にフッ素イオ
ンを導入するイオン注入を行う。
ンの注入深さよりも深い位置に、同一のレジストパター
ンをマスクに用いたイオン注入によって反転防止層形成
用のホウ素イオン（Ｂ+ ）を導入しても良い。この場
合、例えば、酸素イオンを導入して非晶質酸化シリコン
層１５を形成した後、イオン注入によってホウ素イオン
を導入する。この場合、注入エネルギー２００ｋｅＶで
ドーズ量＝２×１０13個／ｃｍ2 のイオン注入を行う。
この後、上記第１実施形態で記したと同様にフッ素イオ
ンを導入するイオン注入を行う。
【００２４】次に、図２（３）に示すように、レジスト
パターン（１４）を除去した後、上記第１工程と同様に
して、膜厚１５ｎｍの第２のパッド酸化膜２１を基板１
１上の全面を覆う状態で成膜し、さらにこの第２のパッ
ド酸化膜２１上に膜厚３０ｎｍの膜厚の窒化シリコン膜
を成膜する。次いで、ＲＩＥによって、窒化シリコン膜
及び第２のパッド酸化膜２１をエッチングし、酸化防止
パターン１３ａ，パッド酸化膜１２及び基板１１の側壁
にのみ、第２のパッド酸化膜２１と窒化シリコン膜とを
残す。これによって、上記側壁に窒化シリコンからなる
第２の酸化防止パターン１３ａを形成する。
パターン（１４）を除去した後、上記第１工程と同様に
して、膜厚１５ｎｍの第２のパッド酸化膜２１を基板１
１上の全面を覆う状態で成膜し、さらにこの第２のパッ
ド酸化膜２１上に膜厚３０ｎｍの膜厚の窒化シリコン膜
を成膜する。次いで、ＲＩＥによって、窒化シリコン膜
及び第２のパッド酸化膜２１をエッチングし、酸化防止
パターン１３ａ，パッド酸化膜１２及び基板１１の側壁
にのみ、第２のパッド酸化膜２１と窒化シリコン膜とを
残す。これによって、上記側壁に窒化シリコンからなる
第２の酸化防止パターン１３ａを形成する。
【００２５】次に、図２（４）に示す第３工程では、上
記第１実施形態と同様に熱処理を行い、酸フッ化シリコ
ンまたは酸化シリコンからなる素子分離領域１６を形成
すると共に、当該素子分離領域１６の下面に沿ってホウ
素を拡散させてなる反転防止層２３を形成する。
記第１実施形態と同様に熱処理を行い、酸フッ化シリコ
ンまたは酸化シリコンからなる素子分離領域１６を形成
すると共に、当該素子分離領域１６の下面に沿ってホウ
素を拡散させてなる反転防止層２３を形成する。
【００２６】上記形成方法は、ＳＷＡＭＩ法を適用した
方法であることから、上記第１実施例と比較して基板１
１表面の段差がさらに低減されると共にバーズビークの
伸びもさらに小さく抑えられる。このことから、ホトリ
ソノッチの発生の防止効果がさらに高められるこ共に、
酸化防止パターンの幅に対する実効的な素子形成幅及び
酸化防止パターンの開口幅に対する実効的な素子分離幅
をさらに大きくすることが可能になる。
方法であることから、上記第１実施例と比較して基板１
１表面の段差がさらに低減されると共にバーズビークの
伸びもさらに小さく抑えられる。このことから、ホトリ
ソノッチの発生の防止効果がさらに高められるこ共に、
酸化防止パターンの幅に対する実効的な素子形成幅及び
酸化防止パターンの開口幅に対する実効的な素子分離幅
をさらに大きくすることが可能になる。
【００２７】
【発明の効果】以上説明したように本発明によれば、酸
化防止パターンをマスクにして基板の表層にフッ素イオ
ンを導入した後に熱酸化処理を行うことで酸化膜よりも
低誘電率の酸フッ化膜からなる素子分離領域を形成し、
これによって素子分離領域の膜厚を薄くして基板表面の
段差を低減することが可能になる。このため、素子分離
領域が形成された基板上におけるリソグラフィー精度を
向上させることができる。また、バーズビークを小さく
抑えて実効的な素子形成領域及び素子分離領域を拡大す
ることが可能になる。
化防止パターンをマスクにして基板の表層にフッ素イオ
ンを導入した後に熱酸化処理を行うことで酸化膜よりも
低誘電率の酸フッ化膜からなる素子分離領域を形成し、
これによって素子分離領域の膜厚を薄くして基板表面の
段差を低減することが可能になる。このため、素子分離
領域が形成された基板上におけるリソグラフィー精度を
向上させることができる。また、バーズビークを小さく
抑えて実効的な素子形成領域及び素子分離領域を拡大す
ることが可能になる。
【００２８】また、基板の表層に酸素イオンを導入した
後に熱処理を行う方法では、熱酸化処理によって基板の
表層に酸素を拡散させて素子分離領域を形成する方法と
比較して良好な選択性を保って素子分離領域を形成する
ことができ、バーズビークを小さく抑えた素子分離領域
を得ることが可能になる。このため、実効的な素子形成
領域及び素子分離領域を拡大することが可能になる。
後に熱処理を行う方法では、熱酸化処理によって基板の
表層に酸素を拡散させて素子分離領域を形成する方法と
比較して良好な選択性を保って素子分離領域を形成する
ことができ、バーズビークを小さく抑えた素子分離領域
を得ることが可能になる。このため、実効的な素子形成
領域及び素子分離領域を拡大することが可能になる。
【００２９】さらに、基板の表層にフッ素イオンと酸素
イオンとを導入した後に熱処理を行う方法では、低誘電
率の素子分離領域を良好な選択性を保って形成すること
ができる。このため、上記と同様に。素子分離領域が形
成された基板上におけるリソグラフィー精度を向上させ
ることができると共に、バーズビークを小さく抑えて実
効的な素子形成領域及び素子分離領域を拡大することが
可能になる。
イオンとを導入した後に熱処理を行う方法では、低誘電
率の素子分離領域を良好な選択性を保って形成すること
ができる。このため、上記と同様に。素子分離領域が形
成された基板上におけるリソグラフィー精度を向上させ
ることができると共に、バーズビークを小さく抑えて実
効的な素子形成領域及び素子分離領域を拡大することが
可能になる。
【図１】第１実施形態を示す断面工程図である。
【図２】第２実施形態を示す断面工程図である。
１１ 基板 １３ａ 酸化防止パターン １６ 素子分離領域
Claims (3)
- 【請求項１】 基板上に酸化防止パターンを形成する第
１工程と、 前記酸化防止パターンをマスクに用いたイオン注入によ
って、前記基板の表層にフッ素イオンを導入する第２工
程と、 酸化性雰囲気中で前記基板の熱処理を行い、前記酸化防
止パターンから露出する当該基板の表層部分を選択的に
酸フッ化させて酸フッ化膜からなる素子分離領域を形成
する第３工程と、を備えたことを特徴とする素子分離領
域の形成方法。 - 【請求項２】 基板上に酸化防止パターンを形成する第
１工程と、 前記酸化防止パターンをマスクに用いたイオン注入によ
って、前記基板の表層に酸素イオンを導入する第２工程
と、 前記基板の熱処理を行い、前記酸化防止パターンから露
出する当該基板の表層部分を選択的に酸化させて酸化膜
からなる素子分離領域を形成する第３工程とを備えたこ
とを特徴とする素子分離領域の形成方法。 - 【請求項３】 基板上に酸化防止パターンを形成する第
１工程と、 前記酸化防止パターンをマスクに用いたイオン注入によ
って、前記基板の表層にフッ素イオンと酸素イオンとを
導入する第２工程と、 前記基板の熱処理を行い、前記酸化防止パターンから露
出する当該基板の表層部分を選択的に酸フッ化させて酸
フッ化膜からなる素子分離領域を形成する第３工程と、
を備えたことを特徴とする素子分離領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28904595A JPH09134914A (ja) | 1995-11-08 | 1995-11-08 | 素子分離領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28904595A JPH09134914A (ja) | 1995-11-08 | 1995-11-08 | 素子分離領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09134914A true JPH09134914A (ja) | 1997-05-20 |
Family
ID=17738118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28904595A Pending JPH09134914A (ja) | 1995-11-08 | 1995-11-08 | 素子分離領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09134914A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999010918A1 (en) * | 1997-08-22 | 1999-03-04 | Micron Technology, Inc. | Process of isolation in integrated circuit fabrication, using an antireflective coating |
| US6294459B1 (en) | 1998-09-03 | 2001-09-25 | Micron Technology, Inc. | Anti-reflective coatings and methods for forming and using same |
| US6444588B1 (en) | 1999-04-26 | 2002-09-03 | Micron Technology, Inc. | Anti-reflective coatings and methods regarding same |
| US6495477B2 (en) | 1999-04-26 | 2002-12-17 | Samsung Austin Semiconductor, Llc | Method for forming a nitridized interface on a semiconductor substrate |
| KR100400918B1 (ko) * | 2001-06-28 | 2003-10-10 | 동부전자 주식회사 | 반도체소자의 제조방법 |
-
1995
- 1995-11-08 JP JP28904595A patent/JPH09134914A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495450B1 (en) * | 1997-08-22 | 2002-12-17 | Micron Technology, Inc. | Isolation using an antireflective coating |
| US6121133A (en) * | 1997-08-22 | 2000-09-19 | Micron Technology, Inc. | Isolation using an antireflective coating |
| US6174590B1 (en) | 1997-08-22 | 2001-01-16 | Micron Technology, Inc. | Isolation using an antireflective coating |
| WO1999010918A1 (en) * | 1997-08-22 | 1999-03-04 | Micron Technology, Inc. | Process of isolation in integrated circuit fabrication, using an antireflective coating |
| US6423631B1 (en) | 1997-08-22 | 2002-07-23 | Micron Technology, Inc. | Isolation using an antireflective coating |
| US6605502B2 (en) | 1997-08-22 | 2003-08-12 | Micron Technology, Inc. | Isolation using an antireflective coating |
| US6294459B1 (en) | 1998-09-03 | 2001-09-25 | Micron Technology, Inc. | Anti-reflective coatings and methods for forming and using same |
| US6541843B2 (en) | 1998-09-03 | 2003-04-01 | Micron Technology, Inc. | Anti-reflective coatings and methods for forming and using same |
| US6673713B2 (en) | 1998-09-03 | 2004-01-06 | Micron Technology, Inc. | Anti-reflective coatings and methods for forming and using same |
| US6784094B2 (en) | 1998-09-03 | 2004-08-31 | Micron Technology, Inc. | Anti-reflective coatings and methods for forming and using same |
| US6495477B2 (en) | 1999-04-26 | 2002-12-17 | Samsung Austin Semiconductor, Llc | Method for forming a nitridized interface on a semiconductor substrate |
| US6444588B1 (en) | 1999-04-26 | 2002-09-03 | Micron Technology, Inc. | Anti-reflective coatings and methods regarding same |
| KR100400918B1 (ko) * | 2001-06-28 | 2003-10-10 | 동부전자 주식회사 | 반도체소자의 제조방법 |
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