JPH09129753A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09129753A JPH09129753A JP7284745A JP28474595A JPH09129753A JP H09129753 A JPH09129753 A JP H09129753A JP 7284745 A JP7284745 A JP 7284745A JP 28474595 A JP28474595 A JP 28474595A JP H09129753 A JPH09129753 A JP H09129753A
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- electrode wiring
- semiconductor device
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Abstract
(57)【要約】
【課題】ローカル配線層とゲート電極配線層間の電気的
容量を増大させることによって、ソフトエラー耐性を高
めた完全ＣＭＯＳ型ＳＲＡＭを有する半導体装置を提供
する。 【解決手段】一方のインバータを構成するＮＭＯＳドラ
イバトランジスタとＰＭＯＳ負荷トランジスタとのそれ
ぞれの不純物拡散領域を接続する接続配線層ＬＬ１，Ｌ
Ｌ２と、そのＮＭＯＳドライバトランジスタのゲート電
極とその該ＰＭＯＳ負荷トランジスタのゲート電極とを
接続するゲート電極配線層ＧＬ１、ＧＬ２とを、略平行
に配線し、かつ接続配線層を幅広に形成し、ゲート電極
配線層を絶縁層を介して覆うように構成する。
容量を増大させることによって、ソフトエラー耐性を高
めた完全ＣＭＯＳ型ＳＲＡＭを有する半導体装置を提供
する。 【解決手段】一方のインバータを構成するＮＭＯＳドラ
イバトランジスタとＰＭＯＳ負荷トランジスタとのそれ
ぞれの不純物拡散領域を接続する接続配線層ＬＬ１，Ｌ
Ｌ２と、そのＮＭＯＳドライバトランジスタのゲート電
極とその該ＰＭＯＳ負荷トランジスタのゲート電極とを
接続するゲート電極配線層ＧＬ１、ＧＬ２とを、略平行
に配線し、かつ接続配線層を幅広に形成し、ゲート電極
配線層を絶縁層を介して覆うように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一つのメモリセル
内に４つのＮ型電界効果トランジスタ（以下、ＮＭＯＳ
という）と２つのＰ型電界効果トランジスタ（以下、Ｐ
ＭＯＳという）とを有する完全ＣＭＯＳ（Complementar
y MOS ）型ＳＲＡＭ（Static Randam Access Memory ）
を有する半導体装置に関する。
内に４つのＮ型電界効果トランジスタ（以下、ＮＭＯＳ
という）と２つのＰ型電界効果トランジスタ（以下、Ｐ
ＭＯＳという）とを有する完全ＣＭＯＳ（Complementar
y MOS ）型ＳＲＡＭ（Static Randam Access Memory ）
を有する半導体装置に関する。
【０００２】
【従来の技術】完全ＣＭＯＳ型ＳＲＡＭは、一つのセル
内に４つのＮＭＯＳトランジスタと２つのＰＭＯＳトラ
ンジスタとを有し、負荷トランジスタとドライバトラン
ジスタとで構成されるインバータ相互の入出力同士が接
続されており、例えば図４に示すような平面パターン図
のものが知られている。このＳＲＡＭの等価回路図を図
６に示す。
内に４つのＮＭＯＳトランジスタと２つのＰＭＯＳトラ
ンジスタとを有し、負荷トランジスタとドライバトラン
ジスタとで構成されるインバータ相互の入出力同士が接
続されており、例えば図４に示すような平面パターン図
のものが知られている。このＳＲＡＭの等価回路図を図
６に示す。
【０００３】このＳＲＡＭは、負荷トランジスタのＰＴ
ｒ２とＰＴｒ４とがＰ型トランジスタであり、その他の
４つのトランジスタはＮ型である。ワードラインＷＬ
が、スイッチングトランジスタＳＴｒ１、ＳＴｒ６のゲ
ート電極を構成し、図示しないビットラインと直交して
いる。ドライバトランジスタＤＴｒ３と負荷トランジス
タＰＴｒ２とは、一方のインバータを構成し、これらの
ゲート電極は、ゲート電極配線層ＧＬ１によって接続さ
れている。また、このゲート電極配線層ＧＬ１は、他方
のインバータを構成する負荷トランジスタＰＴｒ４の不
純物拡散領域ＤＡにも接続されている。同様に、ドライ
バトランジスタＤＴｒ５と負荷トランジスタＰＴｒ４と
は、他方のインバータを構成し、これらのゲート電極
は、ゲート電極配線層ＧＬ２によって接続され、また、
このゲート電極配線層ＧＬ２は、一方のインバータを構
成するドライバトランジスタＤＴｒ３の不純物拡散領域
ＤＡにも接続されている。
ｒ２とＰＴｒ４とがＰ型トランジスタであり、その他の
４つのトランジスタはＮ型である。ワードラインＷＬ
が、スイッチングトランジスタＳＴｒ１、ＳＴｒ６のゲ
ート電極を構成し、図示しないビットラインと直交して
いる。ドライバトランジスタＤＴｒ３と負荷トランジス
タＰＴｒ２とは、一方のインバータを構成し、これらの
ゲート電極は、ゲート電極配線層ＧＬ１によって接続さ
れている。また、このゲート電極配線層ＧＬ１は、他方
のインバータを構成する負荷トランジスタＰＴｒ４の不
純物拡散領域ＤＡにも接続されている。同様に、ドライ
バトランジスタＤＴｒ５と負荷トランジスタＰＴｒ４と
は、他方のインバータを構成し、これらのゲート電極
は、ゲート電極配線層ＧＬ２によって接続され、また、
このゲート電極配線層ＧＬ２は、一方のインバータを構
成するドライバトランジスタＤＴｒ３の不純物拡散領域
ＤＡにも接続されている。
【０００４】更に、一方のインバータを構成するドライ
バトランジスタＤＴｒ３と負荷トランジスタＰＴｒ２の
不純物拡散領域相互は、ローカル配線層（接続配線層）
ＬＬ１で接続され、他方のインバータを構成するドライ
バトランジスタＤＴｒ５と負荷トランジスタＰＴｒ４の
不純物拡散領域相互は、ローカル配線層ＬＬ２で接続さ
れている。これらのローカル配線層ＬＬ１、ＬＬ２は、
それぞれ対応するゲート電極配線層ＧＬ１、ＧＬ２と略
平行に設けられている。
バトランジスタＤＴｒ３と負荷トランジスタＰＴｒ２の
不純物拡散領域相互は、ローカル配線層（接続配線層）
ＬＬ１で接続され、他方のインバータを構成するドライ
バトランジスタＤＴｒ５と負荷トランジスタＰＴｒ４の
不純物拡散領域相互は、ローカル配線層ＬＬ２で接続さ
れている。これらのローカル配線層ＬＬ１、ＬＬ２は、
それぞれ対応するゲート電極配線層ＧＬ１、ＧＬ２と略
平行に設けられている。
【０００５】図４のＢ１−Ｂ２線に沿った断面図を図５
に示す。この断面図で、基板１０にＰＭＯＳとＮＭＯＳ
とを分離するフィールド酸化膜２１が形成され、そのフ
ィールド酸化膜上にゲート電極配線層ＧＬ２である導電
層３１が配線されている。その導電層の上にはオフセッ
ト絶縁膜２２が積み重ねられ、これらの導電層３１とオ
フセット絶縁膜２２の積層体の側部にはサイドウオール
２３が形成されている。これらの積層体とサイドウオー
ルから構成されるブロックを覆って層間絶縁膜２５が形
成されている。この層間絶縁膜２５にはドライバトラン
ジスタＤＴｒ５の不純物拡散領域に達するコンタクト孔
ＣＨが設けられ、このコンタクト孔ＣＨは、密着層３２
を介して例えばタングステン埋込電極３３によって埋め
込まれている。また、この埋込電極３３にはアルミニウ
ムなどの金属で構成された配線層３４が堆積され、接続
されており、これらの埋込電極３３と配線層３４とでロ
ーカル配線層ＬＬ２が構成されている。
に示す。この断面図で、基板１０にＰＭＯＳとＮＭＯＳ
とを分離するフィールド酸化膜２１が形成され、そのフ
ィールド酸化膜上にゲート電極配線層ＧＬ２である導電
層３１が配線されている。その導電層の上にはオフセッ
ト絶縁膜２２が積み重ねられ、これらの導電層３１とオ
フセット絶縁膜２２の積層体の側部にはサイドウオール
２３が形成されている。これらの積層体とサイドウオー
ルから構成されるブロックを覆って層間絶縁膜２５が形
成されている。この層間絶縁膜２５にはドライバトラン
ジスタＤＴｒ５の不純物拡散領域に達するコンタクト孔
ＣＨが設けられ、このコンタクト孔ＣＨは、密着層３２
を介して例えばタングステン埋込電極３３によって埋め
込まれている。また、この埋込電極３３にはアルミニウ
ムなどの金属で構成された配線層３４が堆積され、接続
されており、これらの埋込電極３３と配線層３４とでロ
ーカル配線層ＬＬ２が構成されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記Ｓ
ＲＡＭにおいては、ローカル配線層ＬＬ１、ＬＬ２とゲ
ート電極配線層ＧＬ１、ＧＬ２との間の重なりが小さい
ため、記憶ノード間の電気的容量が比較的小さく、この
ため、ソフトエラー耐性が不十分である。この電気的容
量を付加するために、別途容量電極用の配線層を薄い絶
縁膜を介してローカル配線層の上に形成することによ
り、記憶ノード間容量を付加することはできるが、配線
数が増加することによって、加工難易度の上昇、工程数
の増大などの問題が生じる。
ＲＡＭにおいては、ローカル配線層ＬＬ１、ＬＬ２とゲ
ート電極配線層ＧＬ１、ＧＬ２との間の重なりが小さい
ため、記憶ノード間の電気的容量が比較的小さく、この
ため、ソフトエラー耐性が不十分である。この電気的容
量を付加するために、別途容量電極用の配線層を薄い絶
縁膜を介してローカル配線層の上に形成することによ
り、記憶ノード間容量を付加することはできるが、配線
数が増加することによって、加工難易度の上昇、工程数
の増大などの問題が生じる。
【０００７】本発明は、上記事情に鑑みなされたもの
で、ローカル配線層とゲート電極配線層間の電気的容量
を増大させることによって、ソフトエラー耐性を高めた
完全ＣＭＯＳ型ＳＲＡＭを有する半導体装置を提供する
ことを目的とする。
で、ローカル配線層とゲート電極配線層間の電気的容量
を増大させることによって、ソフトエラー耐性を高めた
完全ＣＭＯＳ型ＳＲＡＭを有する半導体装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の半導体装置を提供する。 （１）一つのメモリセル内に４つのＮ型電界効果トラン
ジスタと２つのＰ型電界効果トランジスタとを有し、負
荷トランジスタとドライバトランジスタとで構成される
インバータ相互の入出力同士が接続されてなる半導体装
置において、一方のインバータを構成するＮ型電界効果
ドライバトランジスタとＰ型電界効果負荷トランジスタ
とのそれぞれの不純物拡散領域を接続する接続配線層
と、該Ｎ型電界効果ドライバトランジスタのゲート電極
と該Ｐ型電界効果負荷トランジスタのゲート電極とを接
続するゲート電極配線層とが、略平行に配線され、かつ
これらの接続配線層とゲート電極配線層とが絶縁層を介
して重なりを有することを特徴とする半導体装置。 （２）上記接続配線層が、上記ゲート電極配線層を覆う
ように幅広に形成されている上記（１）記載の半導体装
置。 （３）上記接続配線層と上記ゲート電極配線層とを隔て
る上記絶縁層の厚さが、１０〜１００ｎｍである上記
（１）記載の半導体装置。 （４）上記ゲート電極配線層が、他方のインバータを構
成するトランジスタの不純物拡散領域と接続されている
上記（１）記載の半導体装置。
成するため、次の半導体装置を提供する。 （１）一つのメモリセル内に４つのＮ型電界効果トラン
ジスタと２つのＰ型電界効果トランジスタとを有し、負
荷トランジスタとドライバトランジスタとで構成される
インバータ相互の入出力同士が接続されてなる半導体装
置において、一方のインバータを構成するＮ型電界効果
ドライバトランジスタとＰ型電界効果負荷トランジスタ
とのそれぞれの不純物拡散領域を接続する接続配線層
と、該Ｎ型電界効果ドライバトランジスタのゲート電極
と該Ｐ型電界効果負荷トランジスタのゲート電極とを接
続するゲート電極配線層とが、略平行に配線され、かつ
これらの接続配線層とゲート電極配線層とが絶縁層を介
して重なりを有することを特徴とする半導体装置。 （２）上記接続配線層が、上記ゲート電極配線層を覆う
ように幅広に形成されている上記（１）記載の半導体装
置。 （３）上記接続配線層と上記ゲート電極配線層とを隔て
る上記絶縁層の厚さが、１０〜１００ｎｍである上記
（１）記載の半導体装置。 （４）上記ゲート電極配線層が、他方のインバータを構
成するトランジスタの不純物拡散領域と接続されている
上記（１）記載の半導体装置。
【０００９】本発明の半導体装置は、ローカル配線層
（接続配線層）とゲート電極配線層とが略平行に配線さ
れていると共に、これらに絶縁層を介して重なりを持た
せ、好ましくはローカル配線層を幅広に形成して、ゲー
ト電極配線層を覆うようにした構造を有する。
（接続配線層）とゲート電極配線層とが略平行に配線さ
れていると共に、これらに絶縁層を介して重なりを持た
せ、好ましくはローカル配線層を幅広に形成して、ゲー
ト電極配線層を覆うようにした構造を有する。
【００１０】これにより、ローカル配線層とゲート電極
配線層との重なり面積を大きくとり、記憶ノード間の電
気容量を増大させることができ、ソフトエラー耐性を高
めることができる。また、断面的には、ローカル配線層
とゲート電極配線層とを隔てる絶縁層をできる限り薄く
することが好ましく、具体的には上記厚さに設定する。
これによって、更に電気容量を増加することができるの
で、ソフトエラー耐性が更に向上する。
配線層との重なり面積を大きくとり、記憶ノード間の電
気容量を増大させることができ、ソフトエラー耐性を高
めることができる。また、断面的には、ローカル配線層
とゲート電極配線層とを隔てる絶縁層をできる限り薄く
することが好ましく、具体的には上記厚さに設定する。
これによって、更に電気容量を増加することができるの
で、ソフトエラー耐性が更に向上する。
【００１１】これらの構造の実現は、配線層を増やす必
要がないので、加工難易度の上昇や工程数の増大といっ
た問題が生じない。
要がないので、加工難易度の上昇や工程数の増大といっ
た問題が生じない。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、具体的に説明する。図１は、本発明にかかる完全Ｃ
ＭＯＳ型ＳＲＡＭの一例を示す平面パターン図であり、
そのＡ１−Ａ２線に沿った断面図を図２に示す。また、
このＳＲＡＭの等価回路図を図３に示す。
て、具体的に説明する。図１は、本発明にかかる完全Ｃ
ＭＯＳ型ＳＲＡＭの一例を示す平面パターン図であり、
そのＡ１−Ａ２線に沿った断面図を図２に示す。また、
このＳＲＡＭの等価回路図を図３に示す。
【００１３】このＳＲＡＭは、負荷トランジスタのＰＴ
ｒ２とＰＴｒ４とがＰ型トランジスタであり、その他の
４つのトランジスタはＮ型である。ワードラインＷＬ
が、スイッチングトランジスタＳＴｒ１、ＳＴｒ６のゲ
ート電極を構成し、図示しないビットラインと直交して
いる。ドライバトランジスタＤＴｒ３と負荷トランジス
タＰＴｒ２とは、一方のインバータを構成し、これらの
ゲート電極は、ゲート電極配線層ＧＬ１によって接続さ
れている。また、このゲート電極配線層ＧＬ１は、他方
のインバータを構成する負荷トランジスタＰＴｒ４の不
純物拡散領域ＤＡにも接続されている。同様に、ドライ
バトランジスタＤＴｒ５と負荷トランジスタＰＴｒ４と
は、他方のインバータを構成し、これらのゲート電極
は、ゲート電極配線層ＧＬ２によって接続され、また、
このゲート電極配線層ＧＬ２は、一方のインバータを構
成するドライバトランジスタＤＴｒ３の不純物拡散領域
ＤＡにも接続されている。
ｒ２とＰＴｒ４とがＰ型トランジスタであり、その他の
４つのトランジスタはＮ型である。ワードラインＷＬ
が、スイッチングトランジスタＳＴｒ１、ＳＴｒ６のゲ
ート電極を構成し、図示しないビットラインと直交して
いる。ドライバトランジスタＤＴｒ３と負荷トランジス
タＰＴｒ２とは、一方のインバータを構成し、これらの
ゲート電極は、ゲート電極配線層ＧＬ１によって接続さ
れている。また、このゲート電極配線層ＧＬ１は、他方
のインバータを構成する負荷トランジスタＰＴｒ４の不
純物拡散領域ＤＡにも接続されている。同様に、ドライ
バトランジスタＤＴｒ５と負荷トランジスタＰＴｒ４と
は、他方のインバータを構成し、これらのゲート電極
は、ゲート電極配線層ＧＬ２によって接続され、また、
このゲート電極配線層ＧＬ２は、一方のインバータを構
成するドライバトランジスタＤＴｒ３の不純物拡散領域
ＤＡにも接続されている。
【００１４】更に、一方のインバータを構成するドライ
バトランジスタＤＴｒ３と負荷トランジスタＰＴｒ２の
不純物拡散領域相互は、ローカル配線層ＬＬ１で接続さ
れ、他方のインバータを構成するドライバトランジスタ
ＤＴｒ５と負荷トランジスタＰＴｒ４の不純物拡散領域
相互は、ローカル配線層ＬＬ２で接続されている。これ
らのローカル配線層ＬＬ１、ＬＬ２は、それぞれ対応す
るゲート電極配線層ＧＬ１、ＧＬ２と略平行に設けられ
ている。
バトランジスタＤＴｒ３と負荷トランジスタＰＴｒ２の
不純物拡散領域相互は、ローカル配線層ＬＬ１で接続さ
れ、他方のインバータを構成するドライバトランジスタ
ＤＴｒ５と負荷トランジスタＰＴｒ４の不純物拡散領域
相互は、ローカル配線層ＬＬ２で接続されている。これ
らのローカル配線層ＬＬ１、ＬＬ２は、それぞれ対応す
るゲート電極配線層ＧＬ１、ＧＬ２と略平行に設けられ
ている。
【００１５】本発明においては、図１に示すように、ゲ
ート電極配線層ＧＬ１、ＧＬ２を覆うようにそれぞれの
ローカル配線層ＬＬ１、ＬＬ２を幅広に形成し、ゲート
電極配線層ＧＬ１、ＧＬ２とローカル配線層ＬＬ１、Ｌ
Ｌ２の重なり面積を最大限になる構造としている。これ
により、ローカル配線層とゲート電極配線層との間の電
気的容量を大きくし、ソフトエラー耐性を向上させるこ
とができる。
ート電極配線層ＧＬ１、ＧＬ２を覆うようにそれぞれの
ローカル配線層ＬＬ１、ＬＬ２を幅広に形成し、ゲート
電極配線層ＧＬ１、ＧＬ２とローカル配線層ＬＬ１、Ｌ
Ｌ２の重なり面積を最大限になる構造としている。これ
により、ローカル配線層とゲート電極配線層との間の電
気的容量を大きくし、ソフトエラー耐性を向上させるこ
とができる。
【００１６】このソフトエラー耐性の向上について図３
の等価回路図の一方のインバータについて説明する。こ
のような重なりを持たせると、ゲート電極配線層ＧＬ１
とローカル配線層ＬＬ１との間に電気的容量Ｃ１（キャ
パシタ）を接続することになる。ノードｎ１の電位が高
いときにこのノードｎ１にα線が照射された場合、ノー
ドｎ１の電位は急激に低下するが、電気的容量Ｃ１に蓄
積されていた電荷が放電され、電位を保つ働きをする。
これによってソフトエラーは生じ難くなる。
の等価回路図の一方のインバータについて説明する。こ
のような重なりを持たせると、ゲート電極配線層ＧＬ１
とローカル配線層ＬＬ１との間に電気的容量Ｃ１（キャ
パシタ）を接続することになる。ノードｎ１の電位が高
いときにこのノードｎ１にα線が照射された場合、ノー
ドｎ１の電位は急激に低下するが、電気的容量Ｃ１に蓄
積されていた電荷が放電され、電位を保つ働きをする。
これによってソフトエラーは生じ難くなる。
【００１７】また、上記構造は、従来のローカル配線層
（第２導電層）のパターニングを変更するだけでよく、
特に別工程を設ける必要はない。このため、本構造は、
従来技術に見られるような配線層の増加による加工難易
度の上昇や、工程数の増加といった問題がない。
（第２導電層）のパターニングを変更するだけでよく、
特に別工程を設ける必要はない。このため、本構造は、
従来技術に見られるような配線層の増加による加工難易
度の上昇や、工程数の増加といった問題がない。
【００１８】図１のＡ１−Ａ２線に沿った断面図を図２
に示す。この断面図で、基板１０にＰＭＯＳとＮＭＯＳ
とを分離するフィールド酸化膜２１が形成され、そのフ
ィールド酸化膜２１上にゲート電極配線層ＧＬ２である
導電層３１が配線されている。
に示す。この断面図で、基板１０にＰＭＯＳとＮＭＯＳ
とを分離するフィールド酸化膜２１が形成され、そのフ
ィールド酸化膜２１上にゲート電極配線層ＧＬ２である
導電層３１が配線されている。
【００１９】その導電層３１の上にはオフセット絶縁膜
２２が積み重ねられている。本発明においては、このオ
フセット絶縁膜２２は、例えばシリコン酸化膜２２ａ
と、その上の窒化ケイ素膜２２ｂの積層体で構成されて
いる。この窒化ケイ素膜２２ｂは、後述するように、エ
ッチングストッパー層として機能する。これらで構成さ
れるオフセット絶縁膜２２の厚さはできる限り薄くする
ことが好ましく、具体的には、１０〜１００ｎｍ、好ま
しくは２０〜５０ｎｍ程度とする。なお、オフセット絶
縁膜２２は、例えば窒化ケイ素膜単層で構成することも
できる。
２２が積み重ねられている。本発明においては、このオ
フセット絶縁膜２２は、例えばシリコン酸化膜２２ａ
と、その上の窒化ケイ素膜２２ｂの積層体で構成されて
いる。この窒化ケイ素膜２２ｂは、後述するように、エ
ッチングストッパー層として機能する。これらで構成さ
れるオフセット絶縁膜２２の厚さはできる限り薄くする
ことが好ましく、具体的には、１０〜１００ｎｍ、好ま
しくは２０〜５０ｎｍ程度とする。なお、オフセット絶
縁膜２２は、例えば窒化ケイ素膜単層で構成することも
できる。
【００２０】これらの導電層３１とオフセット絶縁膜２
２との積層体の側部にはサイドウオール２３が形成され
ている。また、従来構造では導電層３１、オフセット絶
縁膜２２、サイドウオール２３で構成されるブロックを
覆って層間絶縁膜が形成されていたが、本構造では、接
続孔ＣＨのみならず、少なくともゲート電極配線層３１
上にもＴｉ又はその窒化物で構成される密着層３２を介
して例えばタングステン埋込電極３３が設けられてい
る。埋込電極３３の上には、幅広に形成された金属など
の配線層３４が形成され、これらの埋込電極３３と埋込
電極３４とでローカル配線層ＬＬ２を構成する。なお、
埋込電極３３のみでローカル配線層ＬＬ２を構成し、配
線層３４を省略することもできる。
２との積層体の側部にはサイドウオール２３が形成され
ている。また、従来構造では導電層３１、オフセット絶
縁膜２２、サイドウオール２３で構成されるブロックを
覆って層間絶縁膜が形成されていたが、本構造では、接
続孔ＣＨのみならず、少なくともゲート電極配線層３１
上にもＴｉ又はその窒化物で構成される密着層３２を介
して例えばタングステン埋込電極３３が設けられてい
る。埋込電極３３の上には、幅広に形成された金属など
の配線層３４が形成され、これらの埋込電極３３と埋込
電極３４とでローカル配線層ＬＬ２を構成する。なお、
埋込電極３３のみでローカル配線層ＬＬ２を構成し、配
線層３４を省略することもできる。
【００２１】このような構造とすることにより、ゲート
電極配線層３１とローカル配線層３３との離間距離を可
及的に少なくすることができ、電気的容量を増大させる
ことができるので、ソフトエラー耐性が更に向上する。
上記構造とするための工程としては、ローカル配線層の
接続孔ＣＨ形成時に、ゲート電極配線３１層上に形成し
たオフセット絶縁膜２２の窒化ケイ素膜２２ｂをエッチ
ストッパーとしてエッチングを行い、少なくともゲート
電極配線層３１と重なる部分も同時に開口させる。そし
て、密着層３２を形成した後、接続孔ＣＨを埋めると同
時に、ゲート電極配線層３１上の開口部もタングステン
で埋め込む工程を採用することができる。
電極配線層３１とローカル配線層３３との離間距離を可
及的に少なくすることができ、電気的容量を増大させる
ことができるので、ソフトエラー耐性が更に向上する。
上記構造とするための工程としては、ローカル配線層の
接続孔ＣＨ形成時に、ゲート電極配線３１層上に形成し
たオフセット絶縁膜２２の窒化ケイ素膜２２ｂをエッチ
ストッパーとしてエッチングを行い、少なくともゲート
電極配線層３１と重なる部分も同時に開口させる。そし
て、密着層３２を形成した後、接続孔ＣＨを埋めると同
時に、ゲート電極配線層３１上の開口部もタングステン
で埋め込む工程を採用することができる。
【００２２】
【発明の効果】本発明の半導体装置は、ローカル配線層
とゲート電極配線層との間の電気的容量を従来構造より
増大させたものであるので、ソフトエラー耐性が向上し
たものである
とゲート電極配線層との間の電気的容量を従来構造より
増大させたものであるので、ソフトエラー耐性が向上し
たものである
【図１】本発明にかかる完全ＣＭＯＳ型ＳＲＡＭの一実
施形態を示す平面パターン図である。
施形態を示す平面パターン図である。
【図２】図１のＡ１−Ａ２線に沿った断面図である。
【図３】図１のＳＲＡＭの等価回路図である。
【図４】従来の完全ＣＭＯＳ型ＳＲＡＭの平面パターン
図である。
図である。
【図５】図３のＢ１−Ｂ２線に沿った断面図である。
【図６】完全ＣＭＯＳ型ＳＲＡＭの回路図である。
ＳＴｒ１、ＳＴｒ６ スイッチングトラン
ジスタ ＤＴｒ３、ＤＴｒ５ ドライバトランジス
タ ＰＴｒ２、ＰＴｒ４ 負荷トランジスタ ＧＬ１、ＧＬ２ ゲート電極配線層 ＬＬ１、ＬＬ２ ローカル配線層（接
続配線層） ｎ１、ｎ２ ノード Ｃ１、Ｃ２ 電気的容量（キャパ
シタ） ＤＡ 拡散層 ＷＬ ワードライン １０ 基板 ２１ フィールド酸化膜 ３１ ゲート電極配線層 ２２ オフセット絶縁膜 ３３ 埋込電極 ３４ 配線層
ジスタ ＤＴｒ３、ＤＴｒ５ ドライバトランジス
タ ＰＴｒ２、ＰＴｒ４ 負荷トランジスタ ＧＬ１、ＧＬ２ ゲート電極配線層 ＬＬ１、ＬＬ２ ローカル配線層（接
続配線層） ｎ１、ｎ２ ノード Ｃ１、Ｃ２ 電気的容量（キャパ
シタ） ＤＡ 拡散層 ＷＬ ワードライン １０ 基板 ２１ フィールド酸化膜 ３１ ゲート電極配線層 ２２ オフセット絶縁膜 ３３ 埋込電極 ３４ 配線層
Claims (4)
- 【請求項１】一つのメモリセル内に４つのＮ型電界効果
トランジスタと２つのＰ型電界効果トランジスタとを有
し、負荷トランジスタとドライバトランジスタとで構成
されるインバータ相互の入出力同士が接続されてなる半
導体装置において、 一方のインバータを構成するＮ型電界効果ドライバトラ
ンジスタとＰ型電界効果負荷トランジスタとのそれぞれ
の不純物拡散領域を接続する接続配線層と、該Ｎ型電界
効果ドライバトランジスタのゲート電極と該Ｐ型電界効
果負荷トランジスタのゲート電極とを接続するゲート電
極配線層とが、略平行に配線され、かつこれらの接続配
線層とゲート電極配線層とが絶縁層を介して重なりを有
することを特徴とする半導体装置。 - 【請求項２】上記接続配線層が、上記ゲート電極配線層
を覆うように幅広に形成されている請求項１記載の半導
体装置。 - 【請求項３】上記接続配線層と上記ゲート電極配線層と
を隔てる上記絶縁層の厚さが、１０〜１００ｎｍである
請求項１記載の半導体装置。 - 【請求項４】上記ゲート電極配線層が、他方のインバー
タを構成するトランジスタの不純物拡散領域と接続され
ている請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7284745A JPH09129753A (ja) | 1995-11-01 | 1995-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7284745A JPH09129753A (ja) | 1995-11-01 | 1995-11-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129753A true JPH09129753A (ja) | 1997-05-16 |
Family
ID=17682454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7284745A Pending JPH09129753A (ja) | 1995-11-01 | 1995-11-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129753A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392153B1 (ko) * | 1998-07-27 | 2003-07-22 | 세이코 엡슨 가부시키가이샤 | 반도체 메모리 장치 및 그 제조 방법 |
| US6613634B2 (en) | 2000-08-15 | 2003-09-02 | Hitachi, Ltd. | Method of manufacturing a semiconductor device using oblique ion injection |
| KR100478375B1 (ko) * | 2000-12-06 | 2005-03-23 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
-
1995
- 1995-11-01 JP JP7284745A patent/JPH09129753A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392153B1 (ko) * | 1998-07-27 | 2003-07-22 | 세이코 엡슨 가부시키가이샤 | 반도체 메모리 장치 및 그 제조 방법 |
| US6613634B2 (en) | 2000-08-15 | 2003-09-02 | Hitachi, Ltd. | Method of manufacturing a semiconductor device using oblique ion injection |
| KR100478375B1 (ko) * | 2000-12-06 | 2005-03-23 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
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