JPH09116306A - マイクロストリップライン型フィルタ - Google Patents

マイクロストリップライン型フィルタ

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JPH09116306A
JPH09116306A JP7294890A JP29489095A JPH09116306A JP H09116306 A JPH09116306 A JP H09116306A JP 7294890 A JP7294890 A JP 7294890A JP 29489095 A JP29489095 A JP 29489095A JP H09116306 A JPH09116306 A JP H09116306A
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film
layer
copper
conductor film
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Kazutada Furuike
一公 古池
Tatsuya Takemura
達也 竹村
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NGK Spark Plug Co Ltd
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Abstract

(57)【要約】 【課題】 製造が容易で挿入損失の小さなストリップラ
イン型フィルタを提供すること。 【解決手段】 ストリップラインフィルタ回路を構成す
る導体膜の主層を銅メッキ層により形成し、その導体膜
の総厚を１０μｍ以下とし、さらに導体膜の総厚が、中
心周波数との関係において、所定範囲となるようにし
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、受信機など、高周
波に用いられるマイクロストリップライン型フィルタに
関する。
【０００２】
【従来の技術】従来、誘電体基板の表面に、例えば平行
結合型マイクロストリップラインフィルタ回路を形成す
る場合には、導電材料として銀ペーストを用いてスクリ
ーン印刷により所定パターンとなるように塗布して、焼
付け形成していた。
【０００３】
【発明が解決しようとする課題】ところで、上述のよう
な銀ペースト法による場合には、乾燥工程と焼付け工程
を経るため製造工程が複雑となるだけでなく、銀ペース
ト中にガラスフラットが含まれるために電気抵抗が大き
くなり、フィルタとしての挿入損失が増加するという欠
点があった。
【０００４】本発明は、上述のような欠点のない手段に
より形成され、かつ挿入損失の小さなマイクロストリッ
プライン型フィルタに関するものである。
【０００５】
【課題を解決するための手段】本発明は、誘電体基板の
表面に所定パターンのマイクロストリップラインフィル
タ回路を構成する導体膜の主層を銅メッキ層により形成
し、その導体膜の総厚を１０μｍ以下としたことを特徴
とするマイクロストリップライン型フィルタである。こ
こで、このマイクロストリップライン型フィルタは、銅
メッキ層により形成するものであるから、製造工程が簡
易となり、銀ペースト法のような問題が生じない。また
１０μｍを越えると、メッキ時の内部応力により基板に
亀裂が生じ易くなる。
【０００６】また、誘電体基板の表面に所定パターンの
マイクロストリップラインフィルタ回路を構成する導体
膜の主層を銅メッキ層により形成し、その導体膜の総厚
が、中心周波数との関係において、上記表１の斜線部の
範囲にあることを特徴とするマイクロストリップライン
型フィルタである。
【０００７】すなわち、銅メッキ層の厚みが薄くなる
と、その中心周波数との関係において、挿入損失が急激
に増加し、安定した特性を得ることができない。前記斜
線の範囲は、挿入損失が相対的に小さく、かつ一定して
おり、しかも、導体膜の総厚が１０μｍ以下の範囲であ
る。例えば、中心周波数が１０ＧＨｚの場合には、導体
膜の厚みは３μｍ以上であり、４．０ＧＨｚの場合に
は、５μｍ以上となる等、中心周波数が低くなるにつれ
て、挿入損失が安定する限界値は厚くなってくる。
【０００８】前記誘電体基板表面と銅メッキ層との間に
チタン又はクロムの薄膜を介在するようにしても良い。
例えば、誘電体基板上にスパッタリングによりチタン膜
（１０００オングストローム）又はクロム膜を形成し、
次に銅メッキとチタン膜又はクロム膜との密着を確保す
るために銅スパッタ（２０００オングストローム）を形
成し、フォトリソ及びメッキにより銅メッキ層を形成す
る。
【０００９】また、半田付が必要となる場合には銅メッ
キ層が最上層にあると、銅が酸化し、膜の劣化が問題と
なる。そこで、耐食性に優れた金メッキ層を保護膜（最
上層）とする膜構成にする。この場合に、銅と金の２層
構造とすることが、特性的に有利であるが、金と銅は半
田付の温度で拡散してしまうため、拡散防止として、金
と銅の間にニッケル薄膜を挟む構造としても良い。
【００１０】
【発明の実施の形態】添付図面について、本発明の一実
施例を説明する。本発明に係るマイクロストリップライ
ン型フィルタＦは、図１Ａで示すように、誘電体基板１
の表面に、複数本平行に配列された帯状共振導体膜２か
らなる平行結合型マイクロストリップラインフィルタ回
路Ｃが形成される。この各帯状共振導体膜２は、その間
隙を介して磁界結合する。また、該誘電体基板１の下面
にはシールド導体膜３が形成される。この誘電体基板１
は、例えば、Ｔｉ−Ｂａ−Ｏ系基板を使用している。さ
らに複数の共振導体膜のうち、両端部に位置する共振導
体膜から基板１の側面を経て裏面まで伸び（図１Ｂ参
照）、周囲のシールド導体膜３より絶縁隔離された導体
膜部分２ａを形成し、これを表面実装化の入出力電極と
して利用する。
【００１１】前記共振導体膜２，３は、銅メッキ層４を
主層として形成され、かつその導体膜３の総厚を１０μ
ｍ以下としている。また、挿入損失を小さくかつ安定し
たものとするために、中心周波数に対応して、例えば、
４．０ＧＨｚの場合には、５μｍ以上となるようにして
いる。この銅メッキ層４は、導電率が良好で、廉価であ
るという点においても使用に適するものである。ここで
図２は、実際のフィルタＦの平面図を示すものである。
図中、各数字は、寸法（ｍｍ）を示している。
【００１２】この共振導体膜２の具体的構成と、その製
造手段につき説明する。図３にあって、前記共振導体膜
２は、チタン薄膜５及び銅薄膜６が積層してなる下地層
７及び銅メッキ層４が順次誘電体基板１上に積層されて
なる。
【００１３】この共振導体膜２の形成方法を説明する
と、先ず誘電体基板１の全表面に図４（Ａ）で示すよう
に、誘電体基板１との密着性の良いチタン薄膜５（厚さ
１０００オングストローム）をスパッタリングにより形
成し、さらにチタン薄膜５の表面上の、銅メッキ層４と
の密着性を確保するために、銅薄膜６（厚さ２０００オ
ングストローム）を同じくスパッタリングにより形成す
る。
【００１４】次に図４（Ｂ）で示すように、前記下地層
７上に、下地層７を形成する部分を除いてレジスト１０
を塗布する。このレジスト１０は、フォトリソグラフィ
ー技術により形成する。そして、下地層７上の開口部１
１に、銅メッキ層４を３〜１０μｍの範囲の厚で電解メ
ッキにより形成する。このようにチタン薄膜５，銅薄膜
６からなる下地層７を介して銅メッキ層４を形成してい
るため、誘電体基板１との密着性が良好となると共に、
機械的強度が増す。
【００１５】そしてさらに、図４（Ｃ）で示すように、
レジスト１０を溶解し、除去した後に、金属エッチング
を行ない、前記銅メッキ層４下部以外のレジスト１０に
被覆された不要の下地層７を除去する。
【００１６】その後又は上述の各工程と同時に、前記誘
電体基板１の裏面にも、チタン薄膜５，銅薄膜６からな
る下地層７を夫々スパッタリングにより順次形成し、さ
らに、銅メッキ層４を形成して、シールド導体膜３を構
成するようにしている。
【００１７】ここで、図３のチタン−銅からなる共振導
体膜２につき、その挿入損失を調べてみた結果、次の表
２のようになった。
【００１８】
【表２】
【００１９】この試験に供した試料は、図２で示したフ
ィルタＦであって、この誘電体基板１のチタン薄膜５は
上述のように、厚さ１０００オングストロームは、銅薄
膜６は厚さ２０００オングストロームとし、図２のよう
にそのセクション数（共振導体膜２の間隙数）は５と
し、さらに、比帯域幅５％，VSWR１．１とした。また、
誘電体基板１は、Ｔｉ−Ｂａ−Ｏ系基板を用い、εr ＝
３６，Ｑ値＝８０００（測定周波数８ＧＨｚ）、基板厚
み＝０．６３５ｍｍとした。
【００２０】この表から、挿入損失をみると、中心周波
数及び導体膜の厚みに対応して変化し、中心周波数が10
GHz の場合には導体膜の厚みは３μｍ以上、４．０ＧＨ
ｚの場合には５μｍ以上、１．００ＧＨｚの場合には
３．５μｍ以上、０．１ＧＨｚの場合には１３μｍ以上
で挿入損失が小さくかつ安定することとなることが解
る。すなわち、挿入損失は、導体膜の厚みが薄いほど大
きくなり、かつ中心周波数が低くなるにつれて、挿入損
失が安定する境界の厚みは、厚くなってくることが解
る。
【００２１】一方、共振導体膜２の総厚が大きいと、メ
ッキの内部応力の影響で、基板にクラックが発生する。
そこで共振導体膜２の厚と、クラックの発生率を見てみ
ると、次のようになった。ここで下表は、試料数に対す
るクラック発生数を示す。
【００２２】
【表３】 このように、膜厚が１０μｍを越えると、クラックの発
生率が高くなる。従って、共振導体膜２の膜厚は１０μ
ｍ以下に制限される。そして、上述した中心周波数に対
応する挿入損失の安定領域と、クラックの発生率とを勘
案すると、上述した表１の斜線で示す範囲が、良好な膜
厚の範囲として規定されることとなる。
【００２３】尚、チタン薄膜５に換えて、クロム薄膜
（２５０オングストローム）をスパッタリングにより形
成しても良く、この場合にも、表２，３の結果を得るこ
とができる。
【００２４】一方、下地層７にリード線等を半田付する
ような場合には、銅メッキ層４が最上層にあると、銅が
酸化し、膜の劣化が問題となる。そこで、図５で示すよ
うに、耐食性に優れた金メッキ層８を保護膜（最上層）
とする。この場合に、銅と金の２層構造とすることが、
特性的に有利であるが、金と銅は半田付の温度で拡散し
てしまうため、拡散防止のために、銅メッキ層４と金メ
ッキ層８の間にニッケルメッキ層９を挟む構造としてい
る。またこのように金メッキ層８を最上面に形成した構
成にあっては、上述した金属エッチングの際に、金メッ
キ層８により、銅メッキ層４が保護されるという利点も
ある。
【００２５】かかる構成にあっても、前記誘電体基板１
の裏面には、表面と同様に、チタン薄膜層５，銅薄膜層
６及び銅メッキ層４を順次形成し、さらにニッケルメッ
キ層９及び金メッキ層８を積層して、共振導体膜３が形
成されることとなる。
【００２６】ここで下層部にある銅メッキ層４の厚み
は、共振導体膜２の総厚をほぼ一定とするために、上述
の図３のチタン−銅の膜構成の１／２とした。ここで、
金メッキ層８の厚みは以下に示す理論式によって規定さ
れる。 δ＝（２／ωμσ）1/2 （δ；膜厚 ω；各振動数 μ；透磁率 σ；導電率） δAu／δCu＝（4.17×107 ／3.7 ×107 ）1/2 ＝1.06
【００２７】上記式より金メッキ層８の厚みは、銅メッ
キ層４の厚みの１．０６倍以上必要であることが解る。
一方、金メッキ層８と、銅メッキ層４の厚みは、バラン
スを保つ上で、ほぼ等しくする必要がある。すなわち、
１．０６倍以上であっても、金メッキ層８の厚みが、銅
メッキ層４に比して非常に厚いと、特性が悪くなること
が認められる。そこで、厚みバランス及びコストを考え
ると、金メッキ層８の厚みは、銅メッキ層４の厚みの
１．０６〜１．２倍であることが適当であると考えられ
る。
【００２８】この構成にあっても、金と、銅の導電率
は、大きく異なることはないことから、その挿入損失と
膜厚との関係も、上述の図３のチタン−銅の膜構成と、
ほぼ等しく、共振導体膜２の膜厚と、中心周波数との関
係は表１の斜線の範囲に限定されるものである。
【００２９】
【発明の効果】本発明は上述のように、マイクロストリ
ップラインフィルタ回路を構成する導体膜の主層を銅メ
ッキ層により形成し、その導体膜の総厚を１０μｍ以下
としたから、銀ペースト法のように、多工程を要せず製
造工程が簡易となり、しかもかかる厚み限定によりメッ
キ時の内部応力によるクラックを生じることなく、歩留
まりの良い製造が可能となる。
【００３０】また、導体膜の総厚が、中心周波数との関
係において、上記表１の斜線部の範囲としたことによ
り、クラックの発生のみならず、挿入損失を相対的に小
さく、かつほぼ一定とすることができ、安定したフィル
タ特性を得ることができる。
【００３１】さらに、かかる構成にあって、誘電体基板
表面と銅メッキ層との間にチタン又はクロムの薄膜を介
在するようにした場合には、誘電体基板と銅メッキ層と
の密着性が向上し、導体膜の機械的強度が増す。
【００３２】銅メッキ層上にさらに、金メッキ層を保護
膜として形成すると、金メッキ層は耐食性に優れるた
め、半田付に支障がなくなり、リード線の接続が可能と
なる、等の優れた効果がある。このとき、金と銅は半田
付の温度で拡散してしまうため、拡散防止のために、銅
メッキ層４と金メッキ層８の間にニッケルメッキ層９を
挟む構造とすることが望ましい。
【図面の簡単な説明】
【図１】本発明にかかるマイクロストリップライン型フ
ィルタＦの一実施例を示し、Ａは表面側から視た斜視
図、Ｂは裏面から視た一部の斜視図である。
【図２】実際に用いられるフィルタＦの平面図である。
【図３】フィルタＦの縦断側面図である。
【図４】共振導体膜２の形成工程を示す説明図である。
【図５】最上面に金メッキ層８を形成した構成のフィル
タＦの縦断側面図である。
【符号の説明】
１ 誘電体基板 ２ 共振導体膜 ３ シールド導体膜 ４ 銅メッキ層 ５ チタン薄膜 ６ 銅薄膜 ７ 下地層 ８ 金メッキ層 ９ ニッケルメッキ層
【手続補正書】
【提出日】平成８年６月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 マイクロストリップライン型フィルタ
【特許請求の範囲】
【表１】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、受信機など、信号
を処理する高周波回路に用いられるマイクロストリップ
ライン型フィルタに関する。
【０００２】
【従来の技術】従来、誘電体基板の表面に、例えば平行
結合型マイクロストリップラインフィルタ回路を形成す
る場合には、導電材料として銀ペーストを用いてスクリ
ーン印刷により所定パターンとなるように塗布して、焼
付け形成していた。
【０００３】
【発明が解決しようとする課題】ところで、上述のよう
な銀ペースト法による場合には、乾燥工程と焼付け工程
を経るため製造工程が複雑となるだけでなく、銀ペース
ト中にガラスフリットが含まれるために電気抵抗が大き
くなり、フィルタとしての挿入損失が増加するという欠
点があった。
【０００４】本発明は、上述のような欠点のない手段に
より形成され、かつ挿入損失の小さなマイクロストリッ
プライン型フィルタに関するものである。
【０００５】
【課題を解決するための手段】本発明は、誘電体基板の
表面に所定パターンのマイクロストリップラインフィル
タ回路を構成する導体膜の主層を銅メッキ層により形成
し、その導体膜の総厚を１０μｍ以下としたことを特徴
とするマイクロストリップライン型フィルタである。こ
こで、このマイクロストリップライン型フィルタは、導
体膜を銅メッキ層により形成するものであるから、製造
工程が簡易となり、銀ペースト法のような問題が生じな
い。また総厚で１０μｍを越えると、メッキ時の内部応
力により基板に亀裂が生じ易くなる。
【０００６】また、誘電体基板の表面に所定パターンの
マイクロストリップラインフィルタ回路を構成する導体
膜の主層を銅メッキ層により形成し、その導体膜の総厚
が、中心周波数との関係において、上記表１の斜線部の
範囲にあることを特徴とするマイクロストリップライン
型フィルタである。
【０００７】すなわち、銅メッキ層の厚みが薄くなる
と、その中心周波数との関係において、挿入損失が急激
に増加し、安定した特性を得ることができない。前記斜
線の範囲は、挿入損失が相対的に小さく、かつ一定して
おり、しかも、導体膜の総厚が１０μｍ以下の範囲であ
る。例えば、中心周波数が１０ＧＨｚの場合には、導体
膜の厚みは３μｍ以上であり、４．０ＧＨｚの場合に
は、５μｍ以上となる等、中心周波数が低くなるにつれ
て、挿入損失が安定する限界値は厚くなってくる。
【０００８】前記誘電体基板表面と銅メッキ層との間に
チタン又はクロムの薄膜を介在するようにしても良い。
例えば、誘電体基板上にスパッタリングによりチタン膜
（１０００オングストローム）又はクロム膜を形成し、
次に銅メッキとチタン膜又はクロム膜との密着を確保す
るために銅スパッタ（２０００オングストローム）を形
成し、フォトリソ法により所定の回路形状とし、次にメ
ッキにより銅メッキ層を形成する。
【０００９】また、半田付が必要となる場合には銅メッ
キ層が最上層にあると、銅が酸化し、膜の劣化が問題と
なる。そこで、耐食性に優れた金メッキ層を保護膜（最
上層）とする膜構成にする。この場合に、銅と金の２層
構造とすることが、特性的に有利であるが、金と銅は半
田付の温度で相互に拡散してしまうため、拡散防止とし
て、金と銅の間にニッケル薄膜を挟む構造としても良
い。
【００１０】
【発明の実施の形態】添付図面について、本発明の一実
施例を説明する。本発明に係るマイクロストリップライ
ン型フィルタＦは、図１Ａで示すように、誘電体基板１
の表面に、複数本平行に配列された帯状共振導体膜２か
らなる平行結合型マイクロストリップラインフィルタ回
路Ｃが形成される。この各帯状共振導体膜２は、その間
隙を介して磁界結合する。また、該誘電体基板１の下面
にはシールド導体膜３が形成される。この誘電体基板１
は、例えば、Ｔｉ−Ｂａ−Ｏ系基板を使用している。さ
らに複数の共振導体膜のうち、両端部に位置する共振導
体膜から基板１の側面を経て裏面まで伸び（図１Ｂ参
照）、周囲のシールド導体膜３より絶縁隔離された導体
膜部分２ａを形成し、これを表面実装化の入出力電極と
して利用する。
【００１１】前記共振導体膜２は、銅メッキ層４を主層
として形成され、かつその導体膜２の総厚を１０μｍ以
下としている。また、挿入損失を小さくかつ安定したも
のとするために、中心周波数に対応して、例えば、４．
０ＧＨｚの場合には、５μｍ以上となるようにしてい
る。この銅メッキ層４は、導電率が良好で、廉価である
という点においても使用に適するものである。ここで図
２は、実際のフィルタＦの平面図を示すものである。図
中、各数字は、寸法（ｍｍ）を示している。
【００１２】この共振導体膜２の具体的構成と、その製
造手段につき説明する。図３にあって、前記共振導体膜
２は、チタン薄膜５及び銅薄膜６が積層してなる下地層
７及び銅メッキ層４が順次誘電体基板１上に積層されて
なる。
【００１３】この共振導体膜２の形成方法を説明する
と、先ず誘電体基板１の全表面に図４（Ａ）で示すよう
に、誘電体基板１との密着性の良いチタン薄膜５（厚さ
１０００オングストローム）をスパッタリングにより形
成し、さらにチタン薄膜５の表面上の、銅メッキ層４と
の密着性を確保するために、銅薄膜６（厚さ２０００オ
ングストローム）を同じくスパッタリングにより形成す
る。
【００１４】次に図４（Ｂ）で示すように、前記下地層
７上に、下地層７を形成する部分を除いてレジスト１０
を塗布する。このレジスト１０は、フォトリソグラフィ
ー技術により形成する。そして、下地層７上の開口部１
１に、銅メッキ層４を３〜１０μｍの範囲の厚で電解メ
ッキにより形成する。このようにチタン薄膜５，銅薄膜
６からなる下地層７を介して銅メッキ層４を形成してい
るため、誘電体基板１との密着性が良好となると共に、
導体膜の機械的強度が増す。
【００１５】そしてさらに、図４（Ｃ）で示すように、
レジスト１０を溶解し、除去した後に、金属エッチング
を行ない、前記銅メッキ層４下部以外のレジスト１０に
被覆された不要の下地層７を除去する。
【００１６】その後又は上述の各工程と同時に、前記誘
電体基板１の裏面にも、チタン薄膜５，銅薄膜６からな
る下地層７を夫々スパッタリングにより順次形成し、さ
らに、銅メッキ層４を形成して、シールド導体膜３を構
成するようにしている。
【００１７】ここで、図３のチタン−銅からなる共振導
体膜２につき、その挿入損失を調べてみた結果、次の表
２のようになった。
【００１８】
【表２】
【００１９】この試験に供した試料は、図２で示したフ
ィルタＦであって、この誘電体基板１のチタン薄膜５は
上述のように、厚さ１０００オングストロームとし、銅
薄膜６は厚さ２０００オングストロームとし、図２のよ
うにそのセクション数（共振導体膜２の間隙数）は５と
し、さらに、比帯域幅５％，VSWR１．１とした。また、
誘電体基板１は、Ｔｉ−Ｂａ−Ｏ系基板を用い、εr ＝
３６，Ｑ値＝８０００（測定周波数８ＧＨｚ）、基板厚
み＝０．６３５ｍｍとした。
【００２０】この表から、挿入損失をみると、中心周波
数及び導体膜の厚みに対応して変化し、中心周波数が10
GHz の場合には導体膜の厚みは３μｍ以上、４．０ＧＨ
ｚの場合には５μｍ以上、１．００ＧＨｚの場合には７
μｍ以上、０．１ＧＨｚの場合には１３μｍ以上で挿入
損失が小さくかつ安定することとなることが解る。すな
わち、挿入損失は、導体膜の厚みが薄いほど大きくな
り、かつ中心周波数が低くなるにつれて、挿入損失が安
定する境界の厚みは、厚くなってくることが解る。
【００２１】一方、共振導体膜２の総厚が大きいと、メ
ッキの内部応力の影響で、基板にクラックが発生する。
そこで共振導体膜２の総厚と、クラックの発生率を見て
みると、次のようになった。ここで下表は、試料数に対
するクラック発生数を示す。
【００２２】
【表３】 このように、総厚が１０μｍを越えると、クラックの発
生率が高くなる。従って、共振導体膜２の総厚は１０μ
ｍ以下に制限される。そして、上述した中心周波数に対
応する挿入損失の安定領域と、クラックの発生率とを勘
案すると、上述した表１の斜線で示す範囲が、良好な膜
厚の範囲として規定されることとなる。
【００２３】尚、チタン薄膜５に換えて、クロム薄膜
（２５０オングストローム）をスパッタリングにより形
成しても良く、この場合にも、表２，３と同様の結果を
得ることができた。
【００２４】一方、下地層７にリード線等を半田付する
ような場合には、銅メッキ層４が最上層にあると、銅が
酸化し、膜の劣化が問題となる。そこで、図５で示すよ
うに、耐食性に優れた金メッキ層８を保護膜（最上層）
とする。この場合に、銅と金の２層構造とすることが、
特性的に有利であるが、金と銅は半田付の温度で相互に
拡散してしまうため、拡散防止のために、銅メッキ層４
と金メッキ層８の間にニッケルメッキ層９を挟む構造と
している。またこのように金メッキ層８を最上面に形成
した構成にあっては、上述した金属エッチングの際に、
金メッキ層８により、銅メッキ層４が保護されるという
利点もある。
【００２５】かかる構成にあっても、前記誘電体基板１
の裏面には、表面と同様に、チタン薄膜層５，銅薄膜層
６及び銅メッキ層４を順次形成し、さらにニッケルメッ
キ層９及び金メッキ層８を積層して、シールド導体膜３
が形成されることとなる。
【００２６】ここで下層部にある銅メッキ層４の厚み
は、共振導体膜２の総厚をほぼ一定とするために、上述
の図３のチタン−銅の膜構成の１／２とした。ここで、
金メッキ層８の厚みは以下に示す理論式によって規定さ
れる。 δ＝（２／ωμσ）1/2 （δ；膜厚 ω；各振動数 μ；透磁率 σ；導電率） δAu／δCu＝（4.17×107 ／3.7 ×107 ）1/2 ＝1.06
【００２７】上記式より金メッキ層８の厚みは、銅メッ
キ層４の厚みの１．０６倍以上必要であることが解る。
一方、金メッキ層８と、銅メッキ層４の厚みは、バラン
スを保つ上で、ほぼ等しくする必要がある。すなわち、
１．０６倍以上であっても、金メッキ層８の厚みが、銅
メッキ層４に比して非常に厚いと、特性が悪くなること
が認められる。そこで、厚みバランス及びコストを考え
ると、金メッキ層８の厚みは、銅メッキ層４の厚みの
１．０６〜１．２倍であることが適当であると考えられ
る。
【００２８】この構成にあっても、金と、銅の導電率
は、大きく異なることはないことから、その挿入損失と
膜厚との関係も、上述の図３のチタン−銅の膜構成と、
ほぼ等しく、共振導体膜２の膜厚と、中心周波数との関
係は表１の斜線の範囲に限定されるものである。
【００２９】
【発明の効果】本発明は上述のように、マイクロストリ
ップラインフィルタ回路を構成する導体膜の主層を銅メ
ッキ層により形成し、その導体膜の総厚を１０μｍ以下
としたから、銀ペースト法のように、多工程を要せず製
造工程が簡易となり、しかもかかる厚み限定によりメッ
キ時の内部応力によるクラックを生じることなく、歩留
まりの良い製造が可能となる。
【００３０】また、導体膜の総厚が、中心周波数との関
係において、上記表１の斜線部の範囲としたことによ
り、クラックの発生のみならず、挿入損失を相対的に小
さく、かつほぼ一定とすることができ、安定したフィル
タ特性を得ることができる。
【００３１】さらに、かかる構成にあって、誘電体基板
表面と銅メッキ層との間にチタン又はクロムの薄膜を介
在するようにした場合には、誘電体基板と銅メッキ層と
の密着性が向上し、導体膜の機械的強度が増す。
【００３２】銅メッキ層上にさらに、金メッキ層を保護
膜として形成すると、金メッキ層は耐食性に優れるた
め、半田付に支障がなくなり、リード線の接続が可能と
なる、等の優れた効果がある。このとき、金と銅は半田
付の温度で相互に拡散してしまうため、拡散防止のため
に、銅メッキ層４と金メッキ層８の間にニッケルメッキ
層９を挟む構造とすることが望ましい。
【図面の簡単な説明】
【図１】本発明にかかるマイクロストリップライン型フ
ィルタＦの一実施例を示し、Ａは表面側から視た斜視
図、Ｂは裏面から視た一部の斜視図である。
【図２】実際に用いられるフィルタＦの平面図である。
【図３】フィルタＦの縦断側面図である。
【図４】共振導体膜２の形成工程を示す説明図である。
【図５】最上面に金メッキ層８を形成した構成のフィル
タＦの縦断側面図である。
【符号の説明】 １ 誘電体基板 ２ 共振導体膜 ３ シールド導体膜 ４ 銅メッキ層 ５ チタン薄膜 ６ 銅薄膜 ７ 下地層 ８ 金メッキ層 ９ ニッケルメッキ層
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 誘電体基板の表面に所定パターンのマイ
    クロストリップラインフィルタ回路を構成する導体膜の
    主層を銅メッキ層により形成し、その導体膜の総厚を１
    ０μｍ以下としたことを特徴とするマイクロストリップ
    ライン型フィルタ。
  2. 【請求項２】 誘電体基板の表面に所定パターンのマイ
    クロストリップラインフィルタ回路を構成する導体膜の
    主層を銅メッキ層により形成し、その導体膜の総厚が、
    中心周波数との関係において、下表の斜線部の範囲にあ
    ることを特徴とするマイクロストリップライン型フィル
    タ。 【表１】
  3. 【請求項３】 前記導体膜にあって、誘電体基板表面と
    銅メッキ層との間にチタン又はクロムの薄膜が介在され
    ていることを特徴とする請求項１又は請求項２記載のマ
    イクロストリップライン型フィルタ。
  4. 【請求項４】 前記導体膜にあって、銅メッキ層の上に
    金メッキ層よりなる保護膜が形成されていることを特徴
    とする請求項１又は請求項２記載のマイクロストリップ
    ライン型フィルタ。
  5. 【請求項５】 銅メッキ層と金メッキ層の間にニッケル
    メッキ層が介在されていることを特徴とする請求項４記
    載のマイクロストリップライン型フィルタ。
JP7294890A 1995-10-17 1995-10-17 マイクロストリップライン型フィルタ Pending JPH09116306A (ja)

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