JPH0529892A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0529892A JPH0529892A JP3178634A JP17863491A JPH0529892A JP H0529892 A JPH0529892 A JP H0529892A JP 3178634 A JP3178634 A JP 3178634A JP 17863491 A JP17863491 A JP 17863491A JP H0529892 A JPH0529892 A JP H0529892A
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- JP
- Japan
- Prior art keywords
- output
- input terminal
- selector circuit
- circuit
- flop
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】Dタイプフリップフロップ回路のクロック入力
端子に入力される信号に、論理値“1”の信号の間に
“0”のグリッチノイズが入力されても、Dタイプフリ
ップフロップがそのブリッチノイズによって誤動作する
ことを防止する。 【構成】ディレイゲート及び2対1セレクタから成るグ
リッチノイズ防止用の回路をDタイプフリップフロップ
の入力側に付加してある。
端子に入力される信号に、論理値“1”の信号の間に
“0”のグリッチノイズが入力されても、Dタイプフリ
ップフロップがそのブリッチノイズによって誤動作する
ことを防止する。 【構成】ディレイゲート及び2対1セレクタから成るグ
リッチノイズ防止用の回路をDタイプフリップフロップ
の入力側に付加してある。
Description
【0001】
【産業上の利用分野】本発明は論理回路に関し、特にD
タイプフリップフロップ機能をもつ論理回路に関する。
タイプフリップフロップ機能をもつ論理回路に関する。
【0002】
【従来の技術】従来のこの種の論理回路は、図5に示す
ように、Dタイプフリップフロップ5のみで構成されて
いる。
ように、Dタイプフリップフロップ5のみで構成されて
いる。
【0003】
【発明が解決しようとする課題】この従来の論理回路で
は、図6に示すように、クロック入力の信号2の論理値
“1”の信号の途中に“0”のグリッチノイズが入力さ
れた場合、グリッチノイズの立ち上がりエッジによって
誤ってデータをラッチし、誤動作する可能性がある。
は、図6に示すように、クロック入力の信号2の論理値
“1”の信号の途中に“0”のグリッチノイズが入力さ
れた場合、グリッチノイズの立ち上がりエッジによって
誤ってデータをラッチし、誤動作する可能性がある。
【0004】
【課題を解決するための手段】本発明の論理回路は、第
1の入力端子を第1の2対1セレクタ回路の第1の入力
端に接続し、前記第1の2対1セレクタ回路の出力を前
記第1の2対1セレクタ回路の第2の入力端及び第2の
2対1セレクタ回路の第1の入力端に接続し、前記第2
の2対1セレクタ回路の出力を前記第2の2対1セレク
タ回路の第2の入力端及び第(N−1)のセレクタ回路
の第1の入力端に接続し、前記第(N−1)の2対1セ
レクタ回路の出力を前記第(N−1)の2対1セレクタ
回路の第2の入力端及び第Nの2対1セレクタ回路の第
1の入力端に接続し、前記第Nの2対1セレクタ回路の
出力を前記第Nの2対1セレクタ回路の第2の入力端及
びDタイプフリップフロップ回路のデータ入力端に接続
し、第2の入力端子を前記Dタイプフリップフロップ回
路のクロック入力端及び第1のディレイゲートの入力端
に接続し、前記第1のディレイゲートの出力を前記第N
の2対1セレクタ回路のセレクト入力端及び第2のディ
レイゲートの入力端に接続し、前記第2のディレイゲー
トの出力を第(N−1)のディレイゲートの入力端及び
前記第(N−1)の第2対1セレクタ回路のセレクト入
力端に接続し、前記第(N−1)のディレイゲートの出
力を第Nのディレイゲートの入力端及び前記第2の2対
1セレクタ回路のセレクト入力に接続し、第Nのディレ
イゲートの出力を前記第1の2対1セレクタ回路のセレ
クト入力端に接続し、前記Dタイプフリップフロップ回
路の第1の出力端を出力端子に接続した構成を有してい
る。
1の入力端子を第1の2対1セレクタ回路の第1の入力
端に接続し、前記第1の2対1セレクタ回路の出力を前
記第1の2対1セレクタ回路の第2の入力端及び第2の
2対1セレクタ回路の第1の入力端に接続し、前記第2
の2対1セレクタ回路の出力を前記第2の2対1セレク
タ回路の第2の入力端及び第(N−1)のセレクタ回路
の第1の入力端に接続し、前記第(N−1)の2対1セ
レクタ回路の出力を前記第(N−1)の2対1セレクタ
回路の第2の入力端及び第Nの2対1セレクタ回路の第
1の入力端に接続し、前記第Nの2対1セレクタ回路の
出力を前記第Nの2対1セレクタ回路の第2の入力端及
びDタイプフリップフロップ回路のデータ入力端に接続
し、第2の入力端子を前記Dタイプフリップフロップ回
路のクロック入力端及び第1のディレイゲートの入力端
に接続し、前記第1のディレイゲートの出力を前記第N
の2対1セレクタ回路のセレクト入力端及び第2のディ
レイゲートの入力端に接続し、前記第2のディレイゲー
トの出力を第(N−1)のディレイゲートの入力端及び
前記第(N−1)の第2対1セレクタ回路のセレクト入
力端に接続し、前記第(N−1)のディレイゲートの出
力を第Nのディレイゲートの入力端及び前記第2の2対
1セレクタ回路のセレクト入力に接続し、第Nのディレ
イゲートの出力を前記第1の2対1セレクタ回路のセレ
クト入力端に接続し、前記Dタイプフリップフロップ回
路の第1の出力端を出力端子に接続した構成を有してい
る。
【0005】
【実施例】次に、本発明について図面を参照して説明す
る。説明を容易にするために本発明の論理回路のクロッ
ク入力端子に論理値“1”が入力されている間“0”の
グリッチノイズが2個入力する場合について説明する。
る。説明を容易にするために本発明の論理回路のクロッ
ク入力端子に論理値“1”が入力されている間“0”の
グリッチノイズが2個入力する場合について説明する。
【0006】図1はN≦2(Nはクロック入力端子に入
るグリッチノイズの数)の場合の本発明の一実施例を示
す回路図である。データ入力端子1、クロック入力端子
2と、Dタイプフロップフロップ回路5との間に、ディ
レイゲート6,7、及び2対1セレクタ回路3,4から
成る保護用の回路を設けてある。グリッチノイズのパル
ス幅をTnとすると、ディレイゲート6,7の各々の遅
延量TをT〉Tnを満足するように設定しておく。
るグリッチノイズの数)の場合の本発明の一実施例を示
す回路図である。データ入力端子1、クロック入力端子
2と、Dタイプフロップフロップ回路5との間に、ディ
レイゲート6,7、及び2対1セレクタ回路3,4から
成る保護用の回路を設けてある。グリッチノイズのパル
ス幅をTnとすると、ディレイゲート6,7の各々の遅
延量TをT〉Tnを満足するように設定しておく。
【0007】図2は本実施例における動作を例示する信
号タイミング図である。ディレイゲート6の出力は入力
信号2よりTだけ遅延し、ディレイゲート7の出力はデ
ィレイゲート6よりさらにTだけ遅延する。2対1セレ
クタ回路3,4はセレクト信号が“0”でD0にきてい
る信号を出力しセレクト信号が“1”に変化すると出力
している値を保持する回路であるため、2対1セレクタ
回路3の出力信号は、ディレイゲート7の出力信号が
“0”のときは入力信号1のデータ“D1”となり、デ
ィレイゲート7の出力が“0”→“1”に変化するとデ
ータ“D1”を保持する。次に、ディレイゲート7の出
力が1番目のグリッチノイズによって“1→0”に変化
すると2対1セレクタ回路3の出力はデータ“D2”に
変化し、ディレイゲート7の出力が“0”→“1”に変
化するとデータ“D2”を保持する。次いで、ディレイ
ゲート7の出力が2番目のグリッチノイズによって“1
→0”に変化すると2対1セレクタ回路3の出力はデー
タ“D3”に変化し、ディレイゲート7の出力が“0”
→“1”に変化するとデータ“D3”を保持する。次
に、ディレイゲート7の出力が“1→0”に変化すると
2対1セレクタ回路3の出力はデータ“D4”に変化
し、ディレイゲート7の出力が“0”→“1”に変化す
るとデータ“D4”を保持する。2対1セレクタ回路4
の出力はディレイゲート6の出力が“0”のときは2対
1セレクタ回路3の出力と同じ“D1”となり、ディレ
イゲート6の出力が“0”→“1”に変化しても“D
1”を保持する。次にディレイゲート6が1番目のグリ
ッチノイズによって“1”→“0”に変化すると2対1
セレクタ回路4の出力は2対1セレクタ回路3の出力と
同じ“D1”となり、ディレイゲート6の出力が“0”
→“1”に変化しても2対1セレクタ回路3の出力が
“D2”に変化していないため“D1”を保持する。次
にディレイゲート6が2番目のグリッチノイズによって
“1”→“0”に変化すると2対1セレクタ回路4の出
力は2対1セレクタ回路3と同じ“D2”に変化し、デ
ィレイゲート6の出力が“0”→“1”に変化すると
“D2”を保持する。次にディレイゲート6の出力が
“1”→“0”に変化すると2対1セレクタ回路4の出
力は2対1セレクタ回路3の出力と同じ“D3”に変化
しまたすぐ“D4”に変化し、ディレイゲート6の出力
が“0”→“1”に変化するとデータ“D4”を保持す
る。
号タイミング図である。ディレイゲート6の出力は入力
信号2よりTだけ遅延し、ディレイゲート7の出力はデ
ィレイゲート6よりさらにTだけ遅延する。2対1セレ
クタ回路3,4はセレクト信号が“0”でD0にきてい
る信号を出力しセレクト信号が“1”に変化すると出力
している値を保持する回路であるため、2対1セレクタ
回路3の出力信号は、ディレイゲート7の出力信号が
“0”のときは入力信号1のデータ“D1”となり、デ
ィレイゲート7の出力が“0”→“1”に変化するとデ
ータ“D1”を保持する。次に、ディレイゲート7の出
力が1番目のグリッチノイズによって“1→0”に変化
すると2対1セレクタ回路3の出力はデータ“D2”に
変化し、ディレイゲート7の出力が“0”→“1”に変
化するとデータ“D2”を保持する。次いで、ディレイ
ゲート7の出力が2番目のグリッチノイズによって“1
→0”に変化すると2対1セレクタ回路3の出力はデー
タ“D3”に変化し、ディレイゲート7の出力が“0”
→“1”に変化するとデータ“D3”を保持する。次
に、ディレイゲート7の出力が“1→0”に変化すると
2対1セレクタ回路3の出力はデータ“D4”に変化
し、ディレイゲート7の出力が“0”→“1”に変化す
るとデータ“D4”を保持する。2対1セレクタ回路4
の出力はディレイゲート6の出力が“0”のときは2対
1セレクタ回路3の出力と同じ“D1”となり、ディレ
イゲート6の出力が“0”→“1”に変化しても“D
1”を保持する。次にディレイゲート6が1番目のグリ
ッチノイズによって“1”→“0”に変化すると2対1
セレクタ回路4の出力は2対1セレクタ回路3の出力と
同じ“D1”となり、ディレイゲート6の出力が“0”
→“1”に変化しても2対1セレクタ回路3の出力が
“D2”に変化していないため“D1”を保持する。次
にディレイゲート6が2番目のグリッチノイズによって
“1”→“0”に変化すると2対1セレクタ回路4の出
力は2対1セレクタ回路3と同じ“D2”に変化し、デ
ィレイゲート6の出力が“0”→“1”に変化すると
“D2”を保持する。次にディレイゲート6の出力が
“1”→“0”に変化すると2対1セレクタ回路4の出
力は2対1セレクタ回路3の出力と同じ“D3”に変化
しまたすぐ“D4”に変化し、ディレイゲート6の出力
が“0”→“1”に変化するとデータ“D4”を保持す
る。
【0008】出力端子8は入力端子2が“0”→“1”
に変化するとDタイプフリップフロップ5で“D1”を
ラッチし“D1”に変化する。次にDタイプフリップフ
ロップ5のクロック入力端子2の1番目のグリッチノイ
ズが入力されたDタイプフリップフロップ5が2対1セ
レクタ回路の出力値をラッチしても、2対1セレクタ回
路4の出力は“D1”を保持しているため、出力端子8
は“D1”の値を保持する。次にDタイプフリップフロ
ップ5のクロック入力端子2の2番目のグリッチノイズ
が入力されてDタイプフリップフロップ5が2対1セレ
クタ回路4の出力値をラッチしても2対1セレクタ回路
4の出力は“D1”を保持しているため、出力端子8は
“D1”の値を保持する。次に入力端子2が“0”→
“1”に変化するとDタイプフリップフロップ5は2対
1セレクタ回路4の出力値をラッチし、出力端子8は
“D4”に変化する。
に変化するとDタイプフリップフロップ5で“D1”を
ラッチし“D1”に変化する。次にDタイプフリップフ
ロップ5のクロック入力端子2の1番目のグリッチノイ
ズが入力されたDタイプフリップフロップ5が2対1セ
レクタ回路の出力値をラッチしても、2対1セレクタ回
路4の出力は“D1”を保持しているため、出力端子8
は“D1”の値を保持する。次にDタイプフリップフロ
ップ5のクロック入力端子2の2番目のグリッチノイズ
が入力されてDタイプフリップフロップ5が2対1セレ
クタ回路4の出力値をラッチしても2対1セレクタ回路
4の出力は“D1”を保持しているため、出力端子8は
“D1”の値を保持する。次に入力端子2が“0”→
“1”に変化するとDタイプフリップフロップ5は2対
1セレクタ回路4の出力値をラッチし、出力端子8は
“D4”に変化する。
【0009】グリッチノイズはプロセスばらつきや使用
環境条件等によって消えてしまう場合もある。そのよう
な動作例を図3,図4を用いて説明する。図3は、図1
の2対1セレクタ回路3のセレクト入力にグリッチノイ
ズは入力されず、2対1セレクタ回路4のセレクト入力
およびDタイプフリップフロップ5のクロック入力にグ
リッチノイズが入力された場合の動作の説明図である。
図4は、図1の2対1セレクタ回路3,4のセレクト入
力にグリッチノイズが入力されず、Dタイプフリップフ
ロップ5のクロック入力にグリッチノイズが入力された
場合の動作の説明図である。いずれの場合でも、出力端
子8の出力は、図2の出力端子8の出力と同じになる。
環境条件等によって消えてしまう場合もある。そのよう
な動作例を図3,図4を用いて説明する。図3は、図1
の2対1セレクタ回路3のセレクト入力にグリッチノイ
ズは入力されず、2対1セレクタ回路4のセレクト入力
およびDタイプフリップフロップ5のクロック入力にグ
リッチノイズが入力された場合の動作の説明図である。
図4は、図1の2対1セレクタ回路3,4のセレクト入
力にグリッチノイズが入力されず、Dタイプフリップフ
ロップ5のクロック入力にグリッチノイズが入力された
場合の動作の説明図である。いずれの場合でも、出力端
子8の出力は、図2の出力端子8の出力と同じになる。
【0010】
【発明の効果】以上説明したように本発明によれば、ク
ロック入力の論理値“1”の信号の間に“0”のグリッ
チノイズが発生しても、Dタイプフリップフロップがグ
リッチノイズによって誤動作せずに済む。
ロック入力の論理値“1”の信号の間に“0”のグリッ
チノイズが発生しても、Dタイプフリップフロップがグ
リッチノイズによって誤動作せずに済む。
【図1】本発明の実施例の回路図。
【図2】図1の回路の信号タイミング図。
【図3】図1の回路の信号タイミング図。
【図4】図1の回路の信号タイミング図。
【図5】従来の論理回路の回路図。
【図6】図5の回路の信号タイミング図。
1,2 入力端子 3,4 2対1セレクタ回路 5 Dタイプフリップフロップ 6,7 ディレイゲート 8 出力端子
Claims (1)
- 【特許請求の範囲】 【請求項1】 第1の入力端子を第1の2対1セレクタ
回路の第1の入力端に接続し、前記第1の2対1セレク
タ回路の出力を前記第1の2対1セレクタ回路の第2の
入力端及び第2の2対1セレクタ回路の第1の入力端に
接続し、前記第2の2対1セレクタ回路の出力を前記第
2の2対1セレクタ回路の第2の入力端及び第(N−
1)のセレクタ回路の第1の入力端に接続し、前記第
(N−1)の2対1セレクタ回路の出力を前記第(N−
1)の2対1セレクタ回路の第2の入力端及び第Nの2
対1セレクタ回路の第1の入力端に接続し、前記第Nの
2対1セレクタ回路の出力を前記第Nの2対1セレクタ
回路の第2の入力端及びDタイプフリップフロップ回路
のデータ入力端に接続し、第2の入力端子を前記Dタイ
プフリップフロップ回路のクロック入力端及び第1のデ
ィレイゲートの入力端に接続し、前記第1のディレイゲ
ートの出力を前記第Nの2対1セレクタ回路のセレクト
入力端及び第2のディレイゲートの入力端に接続し、前
記第2のディレイゲートの出力を第(N−1)のディレ
イゲートの入力端及び前記第(N−1)の第2対1セレ
クタ回路のセレクト入力端に接続し、前記第(N−1)
のディレイゲートの出力を第Nのディレイゲートの入力
端及び前記第2の2対1セレクタ回路のセレクト入力に
接続し、第Nのディレイゲートの出力を前記第1の2対
1セレクタ回路のセレクト入力端に接続し、前記Dタイ
プフリップフロップ回路の第1の出力端を出力端子に接
続した構成を有している事を特徴とする論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3178634A JPH0529892A (ja) | 1991-07-19 | 1991-07-19 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3178634A JPH0529892A (ja) | 1991-07-19 | 1991-07-19 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0529892A true JPH0529892A (ja) | 1993-02-05 |
Family
ID=16051893
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3178634A Pending JPH0529892A (ja) | 1991-07-19 | 1991-07-19 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0529892A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0774684A2 (en) | 1995-11-16 | 1997-05-21 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
US5960259A (en) * | 1995-11-16 | 1999-09-28 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
US6728649B2 (en) | 2002-02-01 | 2004-04-27 | Adtran, Inc. | Method and apparatus for removing digital glitches |
KR100459453B1 (ko) * | 2002-05-10 | 2004-12-03 | 엘지전자 주식회사 | 텔레비젼수상기의 글리치 제거회로 |
-
1991
- 1991-07-19 JP JP3178634A patent/JPH0529892A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0774684A2 (en) | 1995-11-16 | 1997-05-21 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
US5835650A (en) * | 1995-11-16 | 1998-11-10 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
US5960259A (en) * | 1995-11-16 | 1999-09-28 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
US6067393A (en) * | 1995-11-16 | 2000-05-23 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
US6069904A (en) * | 1995-11-16 | 2000-05-30 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
US6298075B1 (en) | 1995-11-16 | 2001-10-02 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
US6590915B1 (en) | 1995-11-16 | 2003-07-08 | Matsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
US7133428B2 (en) | 1995-11-16 | 2006-11-07 | Mmatsushita Electric Industrial Co., Ltd. | Optical apparatus and method for producing the same |
US6728649B2 (en) | 2002-02-01 | 2004-04-27 | Adtran, Inc. | Method and apparatus for removing digital glitches |
KR100459453B1 (ko) * | 2002-05-10 | 2004-12-03 | 엘지전자 주식회사 | 텔레비젼수상기의 글리치 제거회로 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990323 |