JPH0897416A - 半導体装置 - Google Patents
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Abstract
ラズマエッチング時に金属配線に蓄積されるプラズマ荷
電粒子に起因するゲート酸化膜の劣化および破壊を防止
することが可能な半導体装置を提供する。 【構成】 金属配線20とゲート電極層23との間にダ
イオードおよび抵抗を構成するN型拡散層30を介在さ
せる。
Description
特に、電解効果トランジスタを有する入力初段回路以外
の内部回路を含む半導体装置に関する。
るMOSトランジスタのゲート酸化膜の劣化や破壊を防
止するために入力保護回路が用いられる。図22は従来
の入力初段のMOSロジック回路に用いられるNMOS
トランジスタ型の入力保護回路を示した等価回路図であ
り、図23は従来の入力初段のMOSロジック回路に用
いられるダイオード型の入力保護回路を示した等価回路
図である。
ンジスタ型の入力保護回路では、入力端子aに抵抗10
3の一方端が接続されている。また抵抗103の他端に
はNMOSトランジスタ104のソース/ドレイン領域
104の一方が接続されている。NMOSトランジスタ
104の他方のソース/ドレイン領域は接地されてい
る。またNMOSトランジスタ104のゲート電極には
抵抗103aの一方端が接続されており、その抵抗10
3aの他方端は接地されている。抵抗103の他方端は
入力初段のロジック回路105に接続される。
入力保護回路では、入力端子aに抵抗103の一方端が
接続されている。抵抗103の他方端にはダイオード1
06の一方端とダイオード107の一方端とが接続され
ている。ダイオード106の他方端はVcc電源101
に接続されており、ダイオード107の他方端は接地さ
れている。また、抵抗103の他方端は入力初段のロジ
ック回路105と接続される。
ランジスタ型の入力保護回路の動作について説明する。
まず入力端子aにプラスまたはマイナスのサージ電圧
(数100〜数1000ボルト)が印加されたと仮定す
る。抵抗103はサージ電圧のピーク値を抑えるために
数100Ωに設定されている。抵抗103aは数Ωに設
定されている。入力端子aにプラスのサージ電圧が入力
されると、抵抗103でそのサージ電圧のピーク値が抑
えられる。それと同時に、NMOSトランジスタ104
のゲート電極が容量カップリングによって浮上がり、そ
の結果NMOSトランジスタ104は瞬時にオン状態と
なる。これにより、サージ電圧がGND102に引抜か
れる。一方、マイナスのサージ電圧が入力端子aに入力
されると、抵抗103によってサージ電圧のピーク値が
小さくなる。それと同時に、上記と同様NMOSトラン
ジスタ104がオン状態になる。それとともに、NMO
Sトランジスタ104のドレイン領域を構成するN型拡
散層(ダイオード)によってGNDレベルの電圧が供給
される。これにより、サージ電圧がより小さくなる。
ド型の入力保護回路について説明する。プラスまたはマ
イナスのサージ電圧が入力端子aに入力されると、抵抗
103によってサージ電圧のピーク値が小さくなる。そ
してプラスのサージ電圧の場合にはダイオード106を
通してVcc電源101へとそのサージ電圧が流れる。
マイナスのサージ電圧の場合にはダイオード107から
GNDレベルが供給され、これによりサージ電圧がより
小さくなる。このように、図22および図23に示した
入力保護回路ではサージ電圧の絶対値を小さくすること
によって、入力初段のロジック回路のゲート酸化膜の劣
化および破壊を防止していた。
トランジスタ型の入力保護回路の平面パターンを示した
平面図である。図24を参照して、金属からなるボンデ
ィングパッド118上にはガラスコート窓108が設け
られている。そのガラスコート窓108を介して、外部
リード線aとの結線を行なうためのボンディングワイヤ
109がボンディングパッド118に接続される。ボン
ディングパッド118とポリシリコン膜などからなる抵
抗103とはコンタクトホール110を介して電気的に
接続される。また抵抗103とアルミなどからなる金属
配線119とはコンタクトホール111を介して接続さ
れる。金属配線119はコンタクトホール112を介し
てソース/ドレイン領域116と接続される。またソー
ス/ドレイン領域115にはコンタクトホール114を
介して金属配線130が接続されている。ポリシリコン
などからなるゲート電極層135にはコンタクトホール
113を介して金属配線130が接続されている。
タを含む入力初段のロジック回路のゲート酸化膜の劣化
や破壊を防止するために入力保護回路が設けられてい
た。
内部回路には保護回路は設けられていなかった。これ
は、入力初段回路以外の内部回路には外部入力からのサ
ージ電圧が加わらないために必要がないと思われていた
からである。
タ性能を向上させるためにゲート酸化膜の厚みを薄くし
ていくと内部ロジック回路のゲート酸化膜の劣化現象が
発生するのを発見した。このゲート酸化膜の劣化現象は
ゲート酸化膜の厚みが100Å程度以下になると顕著に
現われる。この劣化現象は以下に説明する理由によって
起こると考えられている。すなわち、製造プロセス中に
おいて所定の層をパターニングするためにプラズマエッ
チングを用いる。そのプラズマエッチングの際のプラズ
マがそのパターニングされた層にプラズマ荷電粒子とし
て蓄積される。これより、そのパターニングされた層が
チャージアップ状態となる。そのチャージアップ状態と
なった層が内部回路に含まれるMOSトランジスタのゲ
ート電極層に接続された場合には、そのゲート電極層に
サージ電圧が加わる。それにより、そのゲート電極層下
に位置するゲート酸化膜が劣化または破壊してしまう。
この現象はゲート電極層のうちチャネル部以外の領域の
面積と、ゲート電極層に接続されるパターニングされた
層(金属配線層)の面積との和が大きいほど著しくな
る。これは、上記面積が大きいほどパターニングされた
層とゲート電極層とにチャージされるプラズマ荷電粒子
の量が大きくなるからである。
ランジスタを含む内部回路の平面パターンを示した平面
図である。図25を参照して、この内部回路では説明を
簡単にするために1つのMOSトランジスタのみによっ
て内部回路150を構成した例を示している。前段内部
回路200とこの内部回路150とはアルミ配線層など
からなる金属配線20によって接続されている。具体的
には、金属配線20はポリシリコン層などからなるゲー
ト電極層23にコンタクトホール29を介して接続され
ている。ゲート電極層23を挟むように不純物拡散層か
らなるソース/ドレイン領域26および27が所定の間
隔を隔てて形成されている。ソース/ドレイン領域26
にはコンタクトホール24を介してアルミニウム配線層
などからなる金属配線21が接続されている。ソース/
ドレイン領域27にはコンタクトホール25を介してア
ルミニウム配線層などからなる金属配線22が接続され
ている。図26は図25に示した平面パターンの等価回
路図である。
場合には通常プラズマエッチングを用いる。その際、プ
ラズマがパターニングされた金属配線20に蓄積され、
パターニングされた金属配線20はチャージアップ状態
となる。金属配線20はゲート電極層23と電気的に接
続されているのでゲート電極層23に金属配線20にチ
ャージアップされたプラズマ荷電粒子が流込む。これに
より、ゲート電極層23にサージ電圧がかかり、その結
果ゲート電極28下のチャネル部分28に位置するゲー
ト酸化膜にサージ電圧によるストレスがかかる。それに
より、ゲート酸化膜が劣化または破壊されるという不都
合が生じる。
荷電粒子が蓄積される導電層の面積とゲート酸化膜の面
積との比はアンテナ比と呼ばれる。図25に示した平面
パターンにおけるアンテナ比を次に考える。ゲート酸化
膜が形成されるチャネル部28の面積は、1μm(チャ
ネル長)×7μm(チャネル幅)=7μm2 であり、ゲ
ート電極層23のチャネル部28以外の面積は、2μm
×2μm+(1μm×1μm)×2μm=6μm2 であ
り、金属配線20の面積は2μm×5000μm=10
000μm2 である。この場合のアンテナ比は、(10
000μm2 +6μm2 )/7μm2 ≒1430とな
る。
引起こされるゲート酸化膜の劣化および破壊の第1段階
では、ゲート酸化膜がホットキャリアをトラップしやす
くなり、それによりトランジスタのしきい値電圧が上昇
する。ゲート酸化膜の劣化および破壊の第2段階では、
ゲート電極層と基板またはソース/ドレイン領域との間
にリーク電流が流れる。この現象はまだ定量的なデータ
が少なく一般的にはあまり知られていない。
い値電圧の変動量がどのように変化するかを示した図で
ある。図27を参照して、横軸には時間、縦軸にはしき
い値電圧の変動値の対数値がとられている。実験条件と
しては、チャネル長が0.5μm、ゲート酸化膜の膜厚
(TOX)が120Å、ゲート電圧(VG )が2V、ソー
ス領域とドレイン領域との間の電圧(VDS)が5.5
V、実験温度は−50℃であった。図27を参照して、
アンテナ比が大きいほどしきい値電圧の変動量が大きい
ことがわかる。すなわち、アンテナ比が大きいほどホッ
トキャリアがゲート酸化膜にトラップされやすいことが
わかる。
命を推定することは非常に難しい。これは以下の理由に
よる。すなわち、この実験ではDC電圧をゲート電極に
加えて加速実験を行なっているが、実際の使用時にはゲ
ート電極への入力波形はHまたはLにスイッチングす
る。したがって、ホットエレクトロンの発生はスイッチ
ング過渡期(TrまたはTf)であり、実験条件とは異
なる。また、−50℃の温度条件下での実験は実際の使
用温度である25℃の場合の10〜100倍の加速率が
ある。
なったときに故障と判定するのか明確に限定できない。
すなわち、高速デバイスでは、しきい値電圧の変動量が
0.03〜0.05V程度になるとデバイス特性上致命
的になる。高速デバイスではしきい値電圧VTHは0.6
〜07Vに設定されており、そのしきい値電圧が5%以
上シフトすることは高速性能を5%以上落とすことにな
る。その場合、システムが誤動作する可能性が高くな
る。このため、高速デバイスでは0.03〜0.05V
のしきい値電圧の変動量で故障と判定される。一方、低
速デバイスでは、動作速度の許容範囲は規格値の半分程
度のものもあり、その場合には速度性能が数%〜数10
%落ちても問題はない。低速デバイスでは一般に低消費
電流を得ることを目的としているため、しきい値電圧が
上昇することによって低電流となることはむしろ望まし
いと思われる。したがって、デバイスに要求される性能
に応じてアンテナ比の許容範囲は決定されるべきであ
る。
る。図28は、アンテナ比とゲート酸化膜の破壊率との
関係を示した相関図である。図28を参照して、この測
定では、ゲートと基板とソースとを接地し、ドレインか
ら1μA以上のリーク電流が流れる場合に破壊とみなし
ている。なおゲート酸化膜の膜厚(TOX)は120Åに
設定した。アンテナ比が103 で0〜20%の破壊が発
生していることがわかる。このことから、アンテナ比は
10以下であれば問題なく、さらに余裕をみて5程度以
下にするのが好ましい。
化やメモリ容量の増大によってチップサイズが大きくな
る傾向にあり、その結果ロジック回路間の結線も長くな
る傾向にある。これにより、アンテナ比は増大する傾向
にある。したがって、従来ではアンテナ比を小さくする
ことによってプラズマ荷電粒子に起因するゲート酸化膜
の劣化および破壊を低減させることは困難であった。ま
た、トランジスタの高性能化に伴ってゲート酸化膜は薄
くなる傾向にあり、そのためゲート酸化膜はより劣化し
やすくなる傾向にある。
ためになされたもので、この発明の1つの目的は、アン
テナ比を高くしてもゲート酸化膜の劣化および破壊を防
止することが可能な半導体装置を提供することである。
ス時にゲート電極層に加わるサージ電圧を有効に取除く
ことが可能な半導体装置を提供することである。
ト酸化膜の膜厚を薄くしたとしても製造プロセス時にお
けるゲート酸化膜の劣化および破壊を防止することが可
能な半導体装置を提供することである。
導体装置は、電解効果トランジスタを有する入力初段回
路以外の内部回路を含む半導体装置であって、ゲート電
極層と、第1の配線層と、不純物拡散層とを備えてい
る。ゲート電極層は、入力初段回路以外の内部回路の電
解効果トランジスタの構成要素である。第1の配線層
は、ゲート電極層と電気的に接続され、ゲート電極層に
回路信号を伝達するためのものである。不純物拡散層
は、ゲート電極層と第1の配線層との間に介在されてお
り、抵抗およびダイオードを構成する。また、好ましく
は、上記した不純物拡散層を、第1導電型の第1の不純
物拡散層と、その第1の不純物拡散層に直列に接続され
た第2導電型の第2の不純物拡散層とを含むように構成
してもよい。また、好ましくは、上記した不純物拡散層
を、第1導電型の第1の不純物拡散層と、第1の不純物
拡散層に並列に接続された第2導電型の第2の不純物拡
散層とを含むように構成してもよい。さらに、好ましく
は、ゲート電極層と第1の配線層との間に、さらに不純
物拡散層と直列に接続された導電膜からなる抵抗層を介
在するようにしてもよい。また、好ましくは、第1の配
線層を金属配線層によって構成するとともに、その金属
配線層と不純物拡散層とを不純物拡散層の上部表面上に
形成されたパッド層を介して接続するようにしてもよ
い。さらに、好ましくは、第1の抵抗層に第1の配線層
の上方に絶縁層を介して形成される第2の配線層が並列
に接続されるように構成してもよい。また、好ましく
は、第1の抵抗層をゲート電極層近傍に位置するように
してもよい。
極層と第1の配線層との間に抵抗およびダイオードを構
成する不純物拡散層が介在されているので、第1の配線
層のパターニング時のプラズマエッチングの際に第1の
配線層に蓄えられるプラズマ荷電粒子は不純物拡散層に
よって吸収される。これにより、第1の配線層と電気的
に繋がるゲート電極層にプラズマ荷電粒子に起因するサ
ージ電圧がかかることがなく、その結果ゲート電極層下
に位置するゲート酸化膜が劣化または破壊するという不
都合が防止される。このような作用はアンテナ比に関わ
らず得られるので、アンテナ比が高い場合にもゲート酸
化膜の劣化または破壊が防止される。なお、上記した不
純物拡散層を、第1導電型の第1の不純物拡散層と、そ
の第1の不純物拡散層に直列接続された第2導電型の第
2の不純物拡散層とを含むように構成すれば、第1の配
線層に正のサージ電圧が蓄積される場合と負のサージ電
圧が蓄積される場合との両方に対処可能となる。さら
に、上記した不純物拡散層を、第1導電型の第1の不純
物拡散層と、その第1の不純物拡散層に並列接続された
第2導電型の第2の不純物拡散層とを含むように構成す
れば、さらに不純物拡散層の抵抗が小さくなるのでプロ
セス完了後の信号の伝播速度が速くなる。また、ゲート
電極層と第1の配線層との間にさらに不純物拡散層と直
列に接続された導電膜からなる抵抗層を介在するように
すれば、直列抵抗の抵抗値を大きくしたい場合に不純物
拡散層と違って基板との容量が小さい導電膜によって抵
抗値を上げることができ、それにより信号の伝播速度の
遅延が抑制される。また、請求項5に記載したように、
第1の配線層が金属配線層である場合に、その金属配線
層と不純物拡散層とを不純物拡散層の上部表面上に形成
されたパッド層を介して接続するようにすれば、金属配
線層が不純物拡散層に吸収されてリーク電流の原因にな
るのが防止される。また、上記した不純物拡散層に第1
の配線層の上方に絶縁層を介して形成される第2の配線
層を並列に接続するように構成すれば、第1の配線層と
ゲート電極層との間の抵抗値がより小さくなる。これに
より、信号の伝播速度の遅延が低減される。また、抵抗
およびダイオードを構成する不純物拡散層をゲート電極
層の近傍に位置するように構成すれば、第1の配線層の
パターニング時に第1の配線層に蓄えられたプラズマ荷
電粒子がより不純物拡散層に吸収されやすくなる。
する。
装置の平面パターンを示した平面図であり、図2は図1
に示した半導体装置の等価回路図である。図1および図
2を参照して、この第1実施例では、前段内部回路20
0と接続される金属配線20と内部回路150のゲート
電極層23との間に、抵抗およびダイオードとしての役
割を果たすN型拡散層30を設ける。N型拡散層30と
アルミニウム配線層などからなる金属配線20とはコン
タクトホール32を介して接続される。N型拡散層30
とゲート電極層23とはコンタクトホール29および3
1を介してアルミニウム配線層などからなる金属配線3
3によって接続される。その他の構成は図25に示した
従来の構成と同様である。
びダイオードを構成するN型拡散層30を設けることに
よって、金属配線20のパターニング時のプラズマエッ
チングによって金属配線20に蓄えられるプラズマ荷電
粒子がN型拡散層30によって吸収される。具体的に
は、図2に示すように、金属配線20のパターニング時
に、ダイオードを構成するN型拡散層30を介して基板
からGND電位が金属配線20に与えられることによっ
て、金属配線20に蓄えられるプラズマ荷電粒子は消え
てしまう。N型拡散層30からなるダイオードは金属配
線20にマイナスのプラズマ荷電粒子が蓄積された場合
に特に有効である。
ラズマエッチングによって金属配線20に急激にプラズ
マ荷電粒子が蓄積された場合には、N型拡散層30から
なる抵抗によってサージ電圧のピーク値を小さくするこ
とができる。この抵抗がなくダイオードだけの場合には
チャージアップ電荷が消えるまでの間ゲート電極層23
にサージ電圧が印加されることになり、ゲート酸化膜の
劣化を招いてしまう。したがって、N型拡散層30から
なる抵抗は非常に有効な役割を果たす。
置の100−100に沿った断面の製造プロセスを説明
するためのフローチャートである。また図4〜図9は図
3のフローチャートに対応した断面図である。図3〜図
9を参照して、次に第1実施例の半導体装置の製造プロ
セスについて説明する。
に、P型半導体基板1の主表面上に素子分離のためのフ
ィールド酸化膜2を形成する。フィールド酸化膜2の形
成されない活性領域の表面上にゲート酸化膜3を形成す
る。この後、図3(2)および図5に示すように、ポリ
シリコン層などからなるゲート電極層23を形成する。
に、ゲート電極23およびフィールド酸化膜2をマスク
としてP型半導体基板1に不純物をイオン注入すること
によってソース/ドレイン領域26および27を形成す
る。このイオン注入時に、図1に示したN型拡散層30
が形成される領域にも同時にイオン注入することによっ
てソース/ドレイン領域26および27と同時にN型拡
散層30も形成する。したがって、本実施例においてN
型拡散層30を設けたとしても製造プロセスを複雑化す
ることはない。
に、全面に保護膜6を形成する。そして、図3(5)お
よび図8に示すように、保護膜6にコンタクトホール2
4および25を形成する。
に、全面にアルミニウムなどの金属層(図示せず)を形
成した後、その金属層をプラズマドライエッチングする
ことによって金属配線21、22を形成する。この金属
配線21および22の形成と同時に、図1に示した金属
配線20および33を形成する。
体装置を説明するための等価回路図である。図10を参
照して、この第2実施例では、図1および図2に示した
第1実施例のN型拡散層30の代わりにP型拡散層40
を用いる。この第2実施例の平面パターンは図1に示し
た第1の実施例の平面パターンと同様である。ただし、
P型拡散層40はVcc電源が供給されるN型ウェル中
に形成される。したがって、等価回路図としては図10
に示すように抵抗およびダイオードを構成するP型拡散
層40にVcc電源38が接続された構成になる。第2
実施例ではこのように構成することによって、金属配線
20のパターニング時のプラズマエッチングによって金
属配線20に蓄積されたプラズマ荷電粒子は特にプラス
のチャージアップ時にVcc電源38に引抜かれる。そ
れにより、プラスのチャージアップを解消することがで
きる。また、P型拡散層40は抵抗をも構成するので、
金属配線20のパターニング時に急激にサージ電圧が金
属配線20に蓄積された場合にも、そのサージ電圧のピ
ーク値を抵抗によって抑えることができる。
体装置の平面パターンを示した平面図であり、図12は
図11に示した半導体装置の等価回路図である。図11
および図12を参照して、この第3実施例では、N型拡
散層30とP型拡散層40とを直列に接続している。こ
れにより、金属配線20にプラスのチャージが蓄積され
ている場合とマイナスのチャージが蓄積されている場合
の両方の場合にチャージを確実に吸収することができ
る。具体的な構成としては、図11に示すように、N型
拡散層30と所定の間隔を隔ててP型拡散層40を形成
する。P型拡散層40はNウェル領域37内に形成す
る。P型拡散層40はコンタクトホール36を介して金
属配線20と接続されている。またP型拡散層40とN
型拡散層30とはコンタクトホール32および35を介
して金属配線34によって接続されている。また、Nウ
ェル領域37にはコンタクトホール39を介してVcc
電源が供給される金属配線38が接続されている。等価
回路図としては図12に示すような構成となる。このよ
うな構成を有する第3実施例の効果について詳しく説明
する。図13は上記した第3実施例の構成においてアン
テナ比を種々変化した場合の時間に対するしきい値電圧
の変動値を示した図である。言換えると、図13はアン
テナ比の増加によってゲート酸化膜中にトラップされる
ホットキャリアの数が変化するかどうかを示した図であ
る。また、図14はアンテナ比とゲート酸化膜の破壊率
との関係を示した図である。
ゲート酸化膜の厚み(Tox)を120Å、ソース領域
とドレイン領域との間の電圧(VDS)を5.5V、ゲー
ト電圧(VG )を2.0V、実験温度を−50℃にして
実験を行なった。この第3実施例では、アンテナ比を1
0、2000、4000、および8000と4種類に変
化しても、しきい値電圧の変動値ΔVTHに大差はないこ
とがわかる。これは、この第3実施例の構成では、アン
テナ比と関係なく金属配線20に蓄積されたプラズマ荷
電粒子が有効に吸収されることがわかる。言換えると、
従来と異なりアンテナ比が高くなったとしても金属配線
20に蓄積されたプラズマ荷電粒子を有効に吸収するこ
とができる。
ート酸化膜の膜厚(Tox)を120Åとし、リーク電
流が1μA以上になったときにゲート酸化膜が破壊した
とみなしている。図14に示すように、アンテナ比が1
04 となった場合にも、ゲート酸化膜の破壊率は0%で
あり、図28に示した従来の場合に比べて改善されてい
ることがわかる。
体装置の平面パターンを示した平面図であり、図16は
図15に示した第4実施例の半導体装置の等価回路図で
ある。図15および図16を参照して、この第4実施例
では、金属配線20とゲート電極層23との間でN型拡
散層30とP型拡散層40とを並列に接続している。こ
のように構成することによって、前述した第3実施例と
同様、金属配線20にプラスのチャージが蓄積されてい
る場合とマイナスのチャージが蓄積されている場合との
両方の場合にチャージを有効に吸収することができる。
さらに、この第4実施例では、N型拡散層30とP型拡
散層40とを並列に設けることによって、上記した第3
実施例に比べて、N型拡散層30とP型拡散層40とに
よる抵抗値を小さくすることができる。これにより、信
号の伝播速度を速くすることができる。
例の構成においてさらにN型拡散層30とP型拡散層4
0とによる抵抗値を減少させるために、後のプロセスに
おいてN型拡散層30またはP型拡散層40の上方に金
属配線を形成してその金属配線とN型拡散層30または
P型拡散層40とを並列に接続してもよい。
体装置の平面パターンを示した平面図である。図17を
参照して、この第5実施例では、N型拡散層30と直列
に接続するようにポリシリコン膜などからなる導電体層
50を設ける。このように構成することによって、直列
抵抗の抵抗値を上昇させたい場合に容量を大きくするこ
となく直列抵抗の抵抗値のみを上昇させることができ
る。これにより信号伝播の遅れをより小さくすることが
できる。具体的には、直列抵抗の抵抗値を上昇させたい
場合にN型拡散層30の抵抗値を上げると、N型拡散層
30の接合容量が大きくなってしまう。接合容量が大き
くなると伝播信号の遅れが大きくなる。この第5実施例
ではポリシリコン膜などからなる導電体層50によって
直列抵抗の抵抗値を上昇させているので、N型拡散層3
0の接合容量が増加することがなく、その結果信号伝播
の遅れを少なくすることができる。
体装置の平面パターンを示した平面図である。図19は
図18に示した半導体装置の300−300線に沿った
断面図である。図18および図19を参照して、この第
6実施例では、N型拡散層30と金属配線20,33と
を、ポリシリコンなどからなる導電体層43を介して接
続している。具体的には、N型拡散層30の上部表面上
の直接コンタクト部44に接触するようにポリシリコン
膜などからなる導電体層43が形成され、そのポリシリ
コン膜43の上部表面上にコンタクトホール42,41
を介して金属配線20,33が接続されている。この第
6実施例では上記のように構成することによって、金属
配線20がアルミ配線層などの場合にそのアルミ配線層
が図20に示すようにN型拡散層30中に吸収されてア
ルミスパイク46が形成されるのを防止することができ
る。このようなアルミスパイク46はリーク電流の原因
となるので、この第6実施例ではアルミスパイク46に
起因するリーク電流を有効に防止することができる。そ
の他の効果は第1実施例と同様である。
体装置の平面パターンを示した平面図である。この第7
実施例では、図1に示した第1実施例の構成に加えて、
金属配線20の上方に位置するアルミニウム配線層など
からなる第2金属配線56によって、金属配線20と金
属配線33とを接続している。抵抗およびダイオードを
構成するN型拡散層30は、アンテナ比の大きい金属配
線20の形成時に金属配線20に蓄積されるプラズマ荷
電粒子を吸収することを目的としている。したがって、
金属配線20のプラズマ荷電粒子が吸収された後は、N
型拡散層30は不要となる。この場合に、後の工程にお
いて形成される金属配線56によって金属配線20と金
属配線33とを短絡することによって、金属配線20と
金属配線33との間の抵抗値を小さくすることができ
る。これにより、信号の伝播速度を高速化することがで
きる。
は従来問題となっていたアンテナ比が5以上の場合に特
に効果を発揮する。また、上記した第1実施例〜第7実
施例のN型拡散層30などからなる保護回路は、ゲート
電極層23の近傍に設けるのが好ましい。これは、金属
配線20と同様にプラズマが蓄積される金属配線33の
配線長さを短くするためである。金属配線33の長さを
短くすることによって金属配線33に蓄えられるプラズ
マ荷電粒子の量は少なくなる。その結果、金属配線33
に蓄えられたプラズマ荷電粒子がゲート電極層23に流
れたとしてもそれほど問題は生じない。また、上記した
第1実施例〜第7実施例において、金属配線20は、直
接前段内部回路200に接続されていてもよいし、他の
導電層または金属層を介して前段内部回路200に接続
されていてもよい。
導体装置によれば、ゲート電極層と第1の配線層との間
に、抵抗およびダイオードを構成する不純物拡散層を介
在させることによって、第1の配線層のパターニング時
のプラズマエッチングによって第1の配線層にプラズマ
荷電粒子が蓄積されたとしても、その蓄積されたプラズ
マ荷電粒子は不純物拡散層によって吸収することができ
る。したがって、アンテナ比が高い場合にもゲート電極
層下のゲート酸化膜にサージ電圧が加わることがなく、
ゲート酸化膜の劣化や破壊を有効に防止することができ
る。また、不純物拡散層を第1導電型の第1の不純物拡
散層と第1の不純物拡散層に直列に接続された第2導電
型の第2の不純物拡散層とを含むように構成すれば、第
1の配線層にプラスのチャージがある場合とマイナスの
チャージがある場合との両方に対処することができる。
さらに、不純物拡散層を、第1導電型の第1の不純物拡
散層と第1の不純物拡散層に並列に接続された第2導電
型の第2の不純物拡散層とを含むように構成すれば、第
1および第2の不純物拡散層による抵抗を低減すること
ができるという効果を奏する。これにより、信号の伝播
速度が遅くなるのを防止することができる。また、ゲー
ト電極層と第1の配線層との間に、不純物拡散層と直列
に接続された導電膜からなる抵抗層を介在させるように
構成すれば、不純物拡散層の抵抗値を増加させることに
よって直列抵抗の抵抗値を増加させる場合に比べて、容
量の増加量が少なくてすむ。これにより、信号の伝播速
度が遅くなるのを極力防止することができる。また、第
1の配線層が金属配線層である場合に、その金属配線層
と不純物拡散層とを不純物拡散層の上部表面上に形成さ
れたパッド層を介して接続するようにすれば、金属配線
層が不純物拡散層に吸収されてリーク電流が発生するの
を防止することができる。また、上記した不純物拡散層
に、第1の配線層の上方に絶縁層を介して形成される第
2の配線層を並列に接続すれば、信号の伝播速度を速め
ることができる。さらに、不純物拡散層をゲート電極層
の近傍に位置するようにすれば、不純物拡散層とゲート
電極層とを接続するための配線層の長さを短くすること
ができ、それによりゲート電極層に流れる可能性のある
プラズマ荷電粒子をより少なくすることができる。
パターンを示した平面図である。
回路図である。
に沿った断面の製造プロセスを説明するためのフローチ
ャートである。
面図である。
面図である。
面図である。
面図である。
面図である。
面図である。
した等価回路図である。
面パターンを示した平面図である。
等価回路図である。
半導体装置においてアンテナ比を種々変化させた場合の
しきい値電圧の変動値を示した図である。
半導体装置においてアンテナ比とゲート酸化膜の破壊率
との関係を示した図である。
面パターンを示した平面図である。
等価回路図である。
面パターンを示した平面図である。
面パターンを示した平面図である。
300−300線に沿った断面図である。
おいて導電層がない場合の不都合を説明するための断面
図である。
面パターンを示した平面図である。
るNMOSトランジスタ型の入力保護回路を示した等価
回路図である。
るダイオード型の入力保護回路を示した等価回路図であ
る。
入力保護回路の平面パターンを示した平面図である。
パターンを示した平面図である。
図である。
した場合のしきい値電圧の変動量を示した図である。
ト酸化膜の破壊率との関係を示した図である。
ャネル部分(ゲート酸化膜)、30 N型拡散層、40
P型拡散層、50 ポリシリコンなどからなる導電体
層。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (9)
- 【請求項1】 入力初段回路と、前記入力初段回路以外
の電解効果トランジスタを有する内部回路とを含む半導
体装置であって、 前記入力初段回路以外の内部回路の電解効果トランジス
タを構成するゲート電極層と、 前記ゲート電極層と電気的に接続され、前記ゲート電極
層に回路信号を伝達するための第1の配線層と、 前記ゲート電極層と前記第1の配線層との間に介在さ
れ、抵抗およびダイオードを構成する不純物拡散層とを
備えた、半導体装置。 - 【請求項2】 前記不純物拡散層は、 第1導電型の第1の不純物拡散層と、 前記第1の不純物拡散層に直列に接続された第2導電型
の第2の不純物拡散層とを含む、請求項1に記載の半導
体装置。 - 【請求項3】 前記不純物拡散層は、 第1導電型の第1の不純物拡散層と、 前記第1の不純物拡散層に並列に接続された第2導電型
の第2の不純物拡散層とを含む、請求項1に記載の半導
体装置。 - 【請求項4】 前記ゲート電極層と前記第1の配線層と
の間には、さらに、前記不純物拡散層と直列に接続され
た導電膜からなる抵抗層が介在されている、請求項1〜
3のいずれかに記載の半導体装置。 - 【請求項5】 前記第1の配線層は金属配線層であり、 前記金属配線層と前記不純物拡散層とは、前記不純物拡
散層の上部表面上に形成されたパッド層を介して接続さ
れる、請求項1〜4のいずれかに記載の半導体装置。 - 【請求項6】 前記不純物拡散層と前記ゲート電極層と
は第2の配線層によって接続されている、請求項1〜5
のいずれかに記載の半導体装置。 - 【請求項7】 前記不純物拡散層には、前記第1の配線
層の上方に絶縁層を介して形成される第2の配線層が並
列に接続されている、請求項1〜6のいずれかに記載の
半導体装置。 - 【請求項8】 前記ゲート電極層下のチャネル領域の平
面積を1とした場合に、前記ゲート電極層の前記チャネ
ル領域に相当する部分以外の領域の平面積と前記第1の
配線層の平面積との和が5以上である、請求項1〜7の
いずれかに記載の半導体装置。 - 【請求項9】 前記不純物拡散層は前記ゲート電極層近
傍に位置する、請求項1〜8のいずれかに記載の半導体
装置。
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