JPH0897275A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0897275A JPH0897275A JP6227599A JP22759994A JPH0897275A JP H0897275 A JPH0897275 A JP H0897275A JP 6227599 A JP6227599 A JP 6227599A JP 22759994 A JP22759994 A JP 22759994A JP H0897275 A JPH0897275 A JP H0897275A
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Abstract
(57)【要約】
【構成】本発明は、半導体基板表面に形成した絶縁膜に
設けた溝を、半導体膜で埋め込んで形成した素子領域
と、前記絶縁膜で隣接する素子領域を分離する素子分離
領域とを具備した半導体装置である。 【効果】本発明によれば、半導体基板状に設けた溝に絶
縁物を埋め込んだときに生じる平坦性の問題を完全に解
消でき、且つ写真蝕刻時の合わせずれなどによる素子形
状の変動を生じさせることなく、動作特性の変動を完全
に無くすことができる。
設けた溝を、半導体膜で埋め込んで形成した素子領域
と、前記絶縁膜で隣接する素子領域を分離する素子分離
領域とを具備した半導体装置である。 【効果】本発明によれば、半導体基板状に設けた溝に絶
縁物を埋め込んだときに生じる平坦性の問題を完全に解
消でき、且つ写真蝕刻時の合わせずれなどによる素子形
状の変動を生じさせることなく、動作特性の変動を完全
に無くすことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特にトレンチ構造による素子分離領域に対して電荷蓄積
層やゲート電極などの電極を自己整合的に形成した半導
体装置に関する。
特にトレンチ構造による素子分離領域に対して電荷蓄積
層やゲート電極などの電極を自己整合的に形成した半導
体装置に関する。
【０００２】
【従来の技術】近年、半導体装置は高集積化の一途を辿
っており、微細な半導体記憶装置の研究が盛んである。
各種半導体記憶装置のうち、例えば不揮発性メモリ素子
はハードディスク装置の代替品として期待されており、
さらなる高集積化が望まれている。この不揮発性メモリ
素子は図１２に示すように他の半導体記憶装置には見ら
れない電荷蓄積層としての浮遊ゲート４を備える特殊な
構造を有しており、素子微細化の上で、素子の動作領域
及び浮遊ゲート４を微細形成する技術が重要な要素の一
つである。
っており、微細な半導体記憶装置の研究が盛んである。
各種半導体記憶装置のうち、例えば不揮発性メモリ素子
はハードディスク装置の代替品として期待されており、
さらなる高集積化が望まれている。この不揮発性メモリ
素子は図１２に示すように他の半導体記憶装置には見ら
れない電荷蓄積層としての浮遊ゲート４を備える特殊な
構造を有しており、素子微細化の上で、素子の動作領域
及び浮遊ゲート４を微細形成する技術が重要な要素の一
つである。
【０００３】ここで、シリコン基板上もしくはシリコン
基板に形成されたウェル７に溝（トレンチ）を形成し、
この溝をＣＶＤＳｉＯ２等の絶縁膜１３で埋め込むこと
により微細な素子分離領域を形成する場合、埋め込んだ
絶縁膜１３中にボイドが発生したり、局所的に絶縁膜の
膜質が悪くなってしまう。この場合、埋め込み平坦性が
低下したり、浮遊ゲート４間或いは、メモリセルを選択
するためのセレクトゲート電極（図示せず）間がショー
トしてしまい、素子動作に異常をきたす。
基板に形成されたウェル７に溝（トレンチ）を形成し、
この溝をＣＶＤＳｉＯ２等の絶縁膜１３で埋め込むこと
により微細な素子分離領域を形成する場合、埋め込んだ
絶縁膜１３中にボイドが発生したり、局所的に絶縁膜の
膜質が悪くなってしまう。この場合、埋め込み平坦性が
低下したり、浮遊ゲート４間或いは、メモリセルを選択
するためのセレクトゲート電極（図示せず）間がショー
トしてしまい、素子動作に異常をきたす。
【０００４】また、これらを回避しようとすると、素子
分離領域を大きくせざるを得ず、セルの微細化、ひいて
は素子の高集積化をさまたげる大きな要因となる。尚、
図中５はトンネル酸化膜、３はＯＮＯ膜、２は制御ゲー
ト、１は層間絶縁膜である。
分離領域を大きくせざるを得ず、セルの微細化、ひいて
は素子の高集積化をさまたげる大きな要因となる。尚、
図中５はトンネル酸化膜、３はＯＮＯ膜、２は制御ゲー
ト、１は層間絶縁膜である。
【０００５】
【発明が解決しようとする課題】以上の様に、従来の不
揮発性メモリ素子において、素子動作領域を、基板に溝
を形成し絶縁物で埋め込む方法で、分離形成することは
極めて困難であった。また、埋め込み絶縁膜１３の平坦
性が悪いため、例えば浮遊ゲート４間ショートが生じる
可能性がある。さらに埋め込み絶縁膜１３からの不純物
がトンネル酸化膜５やゲート酸化膜３に影響を与える可
能性がある。
揮発性メモリ素子において、素子動作領域を、基板に溝
を形成し絶縁物で埋め込む方法で、分離形成することは
極めて困難であった。また、埋め込み絶縁膜１３の平坦
性が悪いため、例えば浮遊ゲート４間ショートが生じる
可能性がある。さらに埋め込み絶縁膜１３からの不純物
がトンネル酸化膜５やゲート酸化膜３に影響を与える可
能性がある。
【０００６】本発明は、上記事情を考慮してなされたも
ので、素子動作特性に変動を与えることのない、微細に
分離された電極を備えた半導体装置を提供することを目
的とする。
ので、素子動作特性に変動を与えることのない、微細に
分離された電極を備えた半導体装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明における課題解決
手段は、半導体基板表面に形成した絶縁膜に設けた溝を
半導体膜で埋め込んで形成した素子領域と、隣り合う素
子動作領域間に自己整合的に形成された素子分離領域と
を備えたことを特徴とする。
手段は、半導体基板表面に形成した絶縁膜に設けた溝を
半導体膜で埋め込んで形成した素子領域と、隣り合う素
子動作領域間に自己整合的に形成された素子分離領域と
を備えたことを特徴とする。
【０００８】また、好ましくは、前記素子領域は互いに
選択的にエッチングできる少くとも２種類の絶縁物に設
けた溝を半導体膜で埋め込むことにより形成されるよう
にしていても良い。
選択的にエッチングできる少くとも２種類の絶縁物に設
けた溝を半導体膜で埋め込むことにより形成されるよう
にしていても良い。
【０００９】また、好ましくは、前記溝をテーパー角を
つけて形成することによりデザインルールより微細な素
子動作領域を形成し、高いカップリング定数を実現され
るようにしていても良い。
つけて形成することによりデザインルールより微細な素
子動作領域を形成し、高いカップリング定数を実現され
るようにしていても良い。
【００１０】
【作用】本発明（請求項１または４）によれば、素子動
作領域を隣り合う素子分離領域間に自己整合的に形成す
るので、極めて微細に分離形成された電極を得ることが
できるとともに、従来問題であった、半導体基板上に設
けた溝を絶縁物で埋め込んだ場合に問題になる平坦性の
問題をなくすことができる。さらに、従来問題であっ
た、写真触刻時の合わせずれ等による素子形状の変動を
生じることなく動作特性の変動をなくすことができる。
作領域を隣り合う素子分離領域間に自己整合的に形成す
るので、極めて微細に分離形成された電極を得ることが
できるとともに、従来問題であった、半導体基板上に設
けた溝を絶縁物で埋め込んだ場合に問題になる平坦性の
問題をなくすことができる。さらに、従来問題であっ
た、写真触刻時の合わせずれ等による素子形状の変動を
生じることなく動作特性の変動をなくすことができる。
【００１１】
【実施例】図１に、本発明の実施例に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭの平面図を示す。また、図２及び図３にはそ
れぞれ、図１のＮＡＮＤ型ＥＥＰＲＯＭのＡ−Ａ’断面
図及びＢ−Ｂ’断面図を示す。
ＥＰＲＯＭの平面図を示す。また、図２及び図３にはそ
れぞれ、図１のＮＡＮＤ型ＥＥＰＲＯＭのＡ−Ａ’断面
図及びＢ−Ｂ’断面図を示す。
【００１２】図Ｂ至図３のようにこのＮＡＮＤ型ＥＥＰ
ＲＯＭでは複数の制御ゲート２と、複数の活性層６が直
交配列され、両者が交差する部分に、トンネル酸化膜５
とＯＮＯ膜３を介して浮遊ゲート４が挟まれた形で設け
られており、各交差部分が記憶ノードを形成している。
ＲＯＭでは複数の制御ゲート２と、複数の活性層６が直
交配列され、両者が交差する部分に、トンネル酸化膜５
とＯＮＯ膜３を介して浮遊ゲート４が挟まれた形で設け
られており、各交差部分が記憶ノードを形成している。
【００１３】素子領域は、半導体基板の表面に形成した
絶縁膜に設けた溝に、例えば多結晶シリコンを堆積する
ことにより形成すると共に隣り合う素子分離領域に浮遊
ゲート電極が自己整合的に形成されている。
絶縁膜に設けた溝に、例えば多結晶シリコンを堆積する
ことにより形成すると共に隣り合う素子分離領域に浮遊
ゲート電極が自己整合的に形成されている。
【００１４】本実施例では、素子領域及び浮遊ゲート電
極を隣り合う素子分離領域間に自己整合的に形成するの
で極めて微細に分離形成されたセル構造を得ることがで
きると共に、従来問題であった写真触刻時の合わせずれ
等による素子形状の変動を生じることなく動作特性の変
動も完全になくすことができる。
極を隣り合う素子分離領域間に自己整合的に形成するの
で極めて微細に分離形成されたセル構造を得ることがで
きると共に、従来問題であった写真触刻時の合わせずれ
等による素子形状の変動を生じることなく動作特性の変
動も完全になくすことができる。
【００１５】なお、本実施例では、図３に示す様に浮遊
ゲート電極の側壁を利用することにより、制御ゲートと
の間の容量を大きく設けることができる。以下図３のよ
うな構造を有するＥＥＰＲＯＭを得るための製造工程に
ついて説明する。まず、例えば面方位（１００）、比抵
抗５〜５０Ω−ｃｍのＮ型シリコン基板上にＰ型ウェル
を形成し、さらに例えばフィールド酸化膜８を１０００
℃、ＬＯＣＯＳ酸化またはＢｏｘ酸化で５０００オング
ストローム程度の膜厚に形成する。このとき周辺素子分
離も同時に行う（図４（ａ））。その後マスク層として
例えばシリコン窒化膜１０を２０００オングストローム
堆積する。（図４（ｂ））。このマスク層１０の膜厚
は、制御ゲートの膜厚すなわち側壁長に関連するので、
所望のプログラミング電圧に合わせて決定すべきであ
る。
ゲート電極の側壁を利用することにより、制御ゲートと
の間の容量を大きく設けることができる。以下図３のよ
うな構造を有するＥＥＰＲＯＭを得るための製造工程に
ついて説明する。まず、例えば面方位（１００）、比抵
抗５〜５０Ω−ｃｍのＮ型シリコン基板上にＰ型ウェル
を形成し、さらに例えばフィールド酸化膜８を１０００
℃、ＬＯＣＯＳ酸化またはＢｏｘ酸化で５０００オング
ストローム程度の膜厚に形成する。このとき周辺素子分
離も同時に行う（図４（ａ））。その後マスク層として
例えばシリコン窒化膜１０を２０００オングストローム
堆積する。（図４（ｂ））。このマスク層１０の膜厚
は、制御ゲートの膜厚すなわち側壁長に関連するので、
所望のプログラミング電圧に合わせて決定すべきであ
る。
【００１６】さらに、写真触刻法により、レジスト膜１
１を選択的に覆い、これをマスクとしてシリコン窒化膜
１０をＲＩＥでエッチングし（図４（ｃ））さらにフィ
ールド酸化膜８をＲＩＥでエッチングする（図４
（ｄ））。この時シリコン基板までＲＩＥでエッチング
することが重要である。
１を選択的に覆い、これをマスクとしてシリコン窒化膜
１０をＲＩＥでエッチングし（図４（ｃ））さらにフィ
ールド酸化膜８をＲＩＥでエッチングする（図４
（ｄ））。この時シリコン基板までＲＩＥでエッチング
することが重要である。
【００１７】そして、半導体膜としてボロンをドープし
たポリシリコン膜６を、たとえば３０００オングストロ
ーム堆積させ、溝をうめ込む（図４（ｅ））。この後ボ
ロンドープポリシリコン膜６をエッチバックする。この
ときボロンドープポリシリコン膜６のエッチング表面は
フィールド酸化膜８とシリコン窒化膜１０の界面より下
になることが重要である。この後熱酸化工程又はＣＶＤ
Ｓi Ｏ2 膜を堆積することによりトンネル酸化膜５をボ
ロンドープポリシリコン膜６上に形成し（図５
（ａ））、さらにポリシリコン膜４を堆積させ（図５
（ｂ））、例えばリンを拡散させた後に、ＲＩＥでエッ
チバックする（図５（ｃ））。この時、ポリシリコン膜
４のエッチング表面が、シリコン窒化膜１０の表面とほ
ぼ等しくなるようにすることが望ましい。なぜならポリ
シリコン膜４の側壁もチャパシタとなるため、カップリ
ング定数が向上するからである。
たポリシリコン膜６を、たとえば３０００オングストロ
ーム堆積させ、溝をうめ込む（図４（ｅ））。この後ボ
ロンドープポリシリコン膜６をエッチバックする。この
ときボロンドープポリシリコン膜６のエッチング表面は
フィールド酸化膜８とシリコン窒化膜１０の界面より下
になることが重要である。この後熱酸化工程又はＣＶＤ
Ｓi Ｏ2 膜を堆積することによりトンネル酸化膜５をボ
ロンドープポリシリコン膜６上に形成し（図５
（ａ））、さらにポリシリコン膜４を堆積させ（図５
（ｂ））、例えばリンを拡散させた後に、ＲＩＥでエッ
チバックする（図５（ｃ））。この時、ポリシリコン膜
４のエッチング表面が、シリコン窒化膜１０の表面とほ
ぼ等しくなるようにすることが望ましい。なぜならポリ
シリコン膜４の側壁もチャパシタとなるため、カップリ
ング定数が向上するからである。
【００１８】この後、シリコン窒化膜１０を例えばＣＤ
Ｅで全面エッチバックすることにより剥離し、この後Ｏ
ＮＯ膜３を全面に形成する（図５（ｄ））。さらに、例
えば写真触刻法などによりＯＮＯ膜３をレジスト膜で選
択的に覆い、例えばＲＩＥなどによりＯＮＯ膜３を周辺
部だけ除去する。その後、例えばフッ化アンモニウムな
どで周辺素子部のバッファ酸化膜を除去した後、レジス
ト膜を剥離し、周辺トランジスターのゲート酸化膜を形
成する。 次にポリシリコン膜２を堆積させリン拡散を
行なった後、写真触刻法などによりポリシリコン膜２を
レジスト膜で選択的に覆い、例えばＲＩＥなどにより、
周辺トランジスターのゲート電極部２とセル部の制御電
極２とを同時に形成する（図５（ｅ））。以上により、
本発明の実施例の前述した優れた効果を得ることができ
る。本発明の第２の実施例について、図６乃至図８を用
いて説明する。
Ｅで全面エッチバックすることにより剥離し、この後Ｏ
ＮＯ膜３を全面に形成する（図５（ｄ））。さらに、例
えば写真触刻法などによりＯＮＯ膜３をレジスト膜で選
択的に覆い、例えばＲＩＥなどによりＯＮＯ膜３を周辺
部だけ除去する。その後、例えばフッ化アンモニウムな
どで周辺素子部のバッファ酸化膜を除去した後、レジス
ト膜を剥離し、周辺トランジスターのゲート酸化膜を形
成する。 次にポリシリコン膜２を堆積させリン拡散を
行なった後、写真触刻法などによりポリシリコン膜２を
レジスト膜で選択的に覆い、例えばＲＩＥなどにより、
周辺トランジスターのゲート電極部２とセル部の制御電
極２とを同時に形成する（図５（ｅ））。以上により、
本発明の実施例の前述した優れた効果を得ることができ
る。本発明の第２の実施例について、図６乃至図８を用
いて説明する。
【００１９】基板２０にフィールド酸化膜８を形成した
後、例えばマスク層としてシリコン窒化膜１０を堆積
し、写真触刻法により選択的にレジスト膜で覆い（図６
（ａ））、レジスト膜をマスクにマスク層、ここではシ
リコン窒化膜１０を例えばＲＩＥによりエッチングする
（図６（ｂ））。さらに、レジスト膜を剥離した後、マ
スク層であるシリコン窒化膜１０をマスクにフィールド
酸化膜８を例えばＲＩＥなどによりエッチングし、シリ
コン窒化膜１０を除去する（図６（ｃ））。ここで、フ
ィールド酸化膜８のエッチング形状には充分テーパー
角、例えば１００度乃至８０度前後の角度をもたせるこ
とが重要であり、この実施例では、８０度前後となるよ
うにした。
後、例えばマスク層としてシリコン窒化膜１０を堆積
し、写真触刻法により選択的にレジスト膜で覆い（図６
（ａ））、レジスト膜をマスクにマスク層、ここではシ
リコン窒化膜１０を例えばＲＩＥによりエッチングする
（図６（ｂ））。さらに、レジスト膜を剥離した後、マ
スク層であるシリコン窒化膜１０をマスクにフィールド
酸化膜８を例えばＲＩＥなどによりエッチングし、シリ
コン窒化膜１０を除去する（図６（ｃ））。ここで、フ
ィールド酸化膜８のエッチング形状には充分テーパー
角、例えば１００度乃至８０度前後の角度をもたせるこ
とが重要であり、この実施例では、８０度前後となるよ
うにした。
【００２０】この後ボロンドープポリシリコン膜６を堆
積し、溝を埋め込んだ後（図６（ｄ））、このボロンド
ープポリシリコン膜６を、例えばＲＩＥなどによりエッ
チバックする。このときボロンドープポリシリコン膜６
のエッチングは、充分オーバーエッチングすることが重
要である。（図７（ａ））。ここで、トンネル酸化膜５
を熱酸化又は、ＣＶＤＳi Ｏ2 膜の堆積により形成した
後（図７（ｂ））、浮遊ゲート４形成のためポリシリコ
ン膜を堆積させ、リンを拡散する（図７（ｃ））。この
後エッチバックを例えばＲＩＥにより行なう。このと
き、ポリシリコン膜４のエッチング表面がフィールド酸
化膜８の表面より下にあることが重要であるが、あまり
オーバーエッチングをしすぎると、制御ゲートのキャパ
シタ容量が小さくなりカップリング定数が低下するの
で、ポリシリコン膜４のエッチング表面がフィールド酸
化膜８表面よりやや下にあるようにすることが重要であ
る（図７（ｄ））。この後、ＯＮＯ膜３を形成する。こ
の後は実施例１の工程と同様であり、最後に周辺トラン
ジスターのゲート電極２と、セル部の制御電極２とを同
時に形成する（図８）。このようにして形成した第２の
実施例によっても第１の実施例と同様の効果が得られ
る。
積し、溝を埋め込んだ後（図６（ｄ））、このボロンド
ープポリシリコン膜６を、例えばＲＩＥなどによりエッ
チバックする。このときボロンドープポリシリコン膜６
のエッチングは、充分オーバーエッチングすることが重
要である。（図７（ａ））。ここで、トンネル酸化膜５
を熱酸化又は、ＣＶＤＳi Ｏ2 膜の堆積により形成した
後（図７（ｂ））、浮遊ゲート４形成のためポリシリコ
ン膜を堆積させ、リンを拡散する（図７（ｃ））。この
後エッチバックを例えばＲＩＥにより行なう。このと
き、ポリシリコン膜４のエッチング表面がフィールド酸
化膜８の表面より下にあることが重要であるが、あまり
オーバーエッチングをしすぎると、制御ゲートのキャパ
シタ容量が小さくなりカップリング定数が低下するの
で、ポリシリコン膜４のエッチング表面がフィールド酸
化膜８表面よりやや下にあるようにすることが重要であ
る（図７（ｄ））。この後、ＯＮＯ膜３を形成する。こ
の後は実施例１の工程と同様であり、最後に周辺トラン
ジスターのゲート電極２と、セル部の制御電極２とを同
時に形成する（図８）。このようにして形成した第２の
実施例によっても第１の実施例と同様の効果が得られ
る。
【００２１】次に、本発明の第３の実施例について、図
９に沿って説明する。ここで第２の実施例に係る製造方
法においては、素子領域を、ボロンドープポリシリコン
膜６を堆積し、その後エッチバックすることにより形成
するかわりにこの第３の実施例では、エピタキシャル成
長により選択的に露出したシリコン基板から、シリコン
エピ膜１２を選択成長させ、素子領域を形成する。この
とき溝（トレンチ）の側壁の角度（テーパー角）は垂直
であっても或は８０度前後でも良い。この実施例でも、
前記第２の実施例と同様に８０度乃至１００度程度が望
ましい。この第３の実施例にはその一例として、テーパ
ー角をもたせた場合に係る工程断面図を示す。この後、
例えば，熱酸化又はＣＶＤＳi Ｏ2 膜の堆積によりトン
ネル酸化膜５を形成し（図９（ａ））、次に浮遊ゲート
となるポリシリコン膜４を堆積させ、リン拡散し、その
後エッチバックする（図９（ｂ））。このときポリシリ
コン膜４のエッチング表面はフィールド酸化膜８表面よ
り下になるまでエッチバックし、隣り合った浮遊ゲート
４同志がショートしない様にする。ここでエッチバック
を用いたが、通常通りレジストでパターニングしても良
い。
９に沿って説明する。ここで第２の実施例に係る製造方
法においては、素子領域を、ボロンドープポリシリコン
膜６を堆積し、その後エッチバックすることにより形成
するかわりにこの第３の実施例では、エピタキシャル成
長により選択的に露出したシリコン基板から、シリコン
エピ膜１２を選択成長させ、素子領域を形成する。この
とき溝（トレンチ）の側壁の角度（テーパー角）は垂直
であっても或は８０度前後でも良い。この実施例でも、
前記第２の実施例と同様に８０度乃至１００度程度が望
ましい。この第３の実施例にはその一例として、テーパ
ー角をもたせた場合に係る工程断面図を示す。この後、
例えば，熱酸化又はＣＶＤＳi Ｏ2 膜の堆積によりトン
ネル酸化膜５を形成し（図９（ａ））、次に浮遊ゲート
となるポリシリコン膜４を堆積させ、リン拡散し、その
後エッチバックする（図９（ｂ））。このときポリシリ
コン膜４のエッチング表面はフィールド酸化膜８表面よ
り下になるまでエッチバックし、隣り合った浮遊ゲート
４同志がショートしない様にする。ここでエッチバック
を用いたが、通常通りレジストでパターニングしても良
い。
【００２２】次にＯＮＯ膜３を成膜し、さらにポリシリ
コン膜を堆積させ、制御ゲート２を形成する。さらにま
た、本発明の第４の実施例に係る製造方法としては、シ
リコン窒化膜を例えばＲＩＥによりエッチングした後、
レジストを剥離し、シリコン窒化膜をマスクにフィール
ド酸化膜に例えばＲＩＥにより溝を形成する。この溝も
第２、第３の実施例と同様にテーパー角をもたせること
が重要である（例えば８０度前後）。
コン膜を堆積させ、制御ゲート２を形成する。さらにま
た、本発明の第４の実施例に係る製造方法としては、シ
リコン窒化膜を例えばＲＩＥによりエッチングした後、
レジストを剥離し、シリコン窒化膜をマスクにフィール
ド酸化膜に例えばＲＩＥにより溝を形成する。この溝も
第２、第３の実施例と同様にテーパー角をもたせること
が重要である（例えば８０度前後）。
【００２３】この後ボロンドープポリシリコン膜６によ
り溝を埋め込みエッチバックする。この時ポリシリコン
膜６のエッチング表面が、トレンチ下部にある様に充分
にオーバーエッチングをかけることが重要である。さら
にトンネル酸化膜５を熱酸化又はＣＶＤにより成膜する
（図１０（ａ））。この後、ポリシリコン膜４を堆積さ
せ溝を埋め込んだ後（図１０（ｂ））、ポリシリコン膜
４にリンを拡散し、エッチバックする。このとき、ポリ
シリコン膜４のエッチング表面がシリコン窒化膜１０の
上端部よりやや下にあることが重要である（図１０
（ｃ））。
り溝を埋め込みエッチバックする。この時ポリシリコン
膜６のエッチング表面が、トレンチ下部にある様に充分
にオーバーエッチングをかけることが重要である。さら
にトンネル酸化膜５を熱酸化又はＣＶＤにより成膜する
（図１０（ａ））。この後、ポリシリコン膜４を堆積さ
せ溝を埋め込んだ後（図１０（ｂ））、ポリシリコン膜
４にリンを拡散し、エッチバックする。このとき、ポリ
シリコン膜４のエッチング表面がシリコン窒化膜１０の
上端部よりやや下にあることが重要である（図１０
（ｃ））。
【００２４】次に、このシリコン窒化膜１０を例えばＣ
ＤＥなどで除去し（図１１（ａ））、ＯＮＯ膜を形成
し、制御ゲートを作る（図１１（ｂ））。このようにし
て形成した第３、第４の実施例によっても第１の実施例
と同様の効果が得られる。また、本発明は上記の実施例
に限定されるものではなく、浮遊ゲートを有さない通常
のＭＯＳＦＥＴにも適用できる。
ＤＥなどで除去し（図１１（ａ））、ＯＮＯ膜を形成
し、制御ゲートを作る（図１１（ｂ））。このようにし
て形成した第３、第４の実施例によっても第１の実施例
と同様の効果が得られる。また、本発明は上記の実施例
に限定されるものではなく、浮遊ゲートを有さない通常
のＭＯＳＦＥＴにも適用できる。
【００２５】
【発明の効果】本発明によれば、半導体基板状に設けた
溝に絶縁物を埋め込んだときに生じる平坦性の問題を完
全に解消でき、且つ写真蝕刻時の合わせずれなどによる
素子形状の変動を生じさせることなく、動作特性の変動
を完全に無くすことができる。
溝に絶縁物を埋め込んだときに生じる平坦性の問題を完
全に解消でき、且つ写真蝕刻時の合わせずれなどによる
素子形状の変動を生じさせることなく、動作特性の変動
を完全に無くすことができる。
【図１】 本発明の第１の実施例に係るＥＥＰＲＯＭの
平面図
平面図
【図２】 同実施例に係るＥＥＰＲＯＭのＡ−Ａ’断面
図
図
【図３】 同実施例に係るＥＥＰＲＯＭのＢ−Ｂ’断面
図
図
【図４】 同実施例に係るＥＥＰＲＯＭの製造工程を示
す工程断面図
す工程断面図
【図５】 図４の続きを示す工程断面図。
【図６】 本発明の第２の実施例を示す工程断面図。
【図７】 図６に続く工程断面図。
【図８】 図７に続く工程断面図。
【図９】 本発明の第３の実施例を示す工程断面図。
【図１０】 本発明の第４の実施例を示す工程断面図。
【図１１】 図１０に続く工程断面図。
【図１２】 従来例に係るＥＥＰＲＯＭの断面図。
１…層間絶縁膜 ２…制御ゲート ３…ＯＮＯ膜 ４…浮遊ゲート ５…トンネル酸化膜 ６…ボロンドープポリシリコン膜 ７…Ｐ−Ｗｅｌｌ ８…フィールド酸化膜 ９…バッファ酸化膜 １０…シリコン窒化膜 １１…レジスト膜 １２…シリコンエピ膜 １３…埋め込みＣＶＤＳi Ｏ2 １４…基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (5)
- 【請求項１】半導体基板表面に形成した絶縁膜に設けた
溝を、半導体膜で埋め込んで形成した複数の素子領域
と、前記絶縁膜で隣接する素子領域を分離する素子分離
領域とを具備したことを特徴とする半導体装置。 - 【請求項２】前記素子分離領域は、少なくとも２種類の
絶縁膜で形成したことを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】前記溝は、その側壁に１００度乃至８０度
の角度を付けて形成したことを特徴とする請求項１に記
載の半導体装置。 - 【請求項４】半導体基板上に電荷蓄積層と、制御ゲート
とが積層されているメモリセルが複数個配列されてな
り、且つ前記半導体基板表面に形成した絶縁膜に設けた
溝を、導電性膜で埋め込んで形成した素子領域と、前記
絶縁膜で隣接する素子領域を分離する素子分離領域とを
具備したことを特徴とする半導体装置。 - 【請求項５】電荷蓄積層は、少なくともその側面に絶縁
膜を介して設けられている制御ゲート電極が形成されて
いることを特徴とする請求項４に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6227599A JPH0897275A (ja) | 1994-09-22 | 1994-09-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6227599A JPH0897275A (ja) | 1994-09-22 | 1994-09-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897275A true JPH0897275A (ja) | 1996-04-12 |
Family
ID=16863463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6227599A Pending JPH0897275A (ja) | 1994-09-22 | 1994-09-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897275A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162375A (ja) * | 1995-12-08 | 1997-06-20 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6034393A (en) * | 1997-06-16 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device using trench isolation and manufacturing method thereof |
-
1994
- 1994-09-22 JP JP6227599A patent/JPH0897275A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162375A (ja) * | 1995-12-08 | 1997-06-20 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6034393A (en) * | 1997-06-16 | 2000-03-07 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device using trench isolation and manufacturing method thereof |
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