KR100656715B1 - 반도체 메모리 장치, 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000000034 method Methods 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title description 20
- 239000004020 conductor Substances 0.000 claims abstract description 67
- 239000012535 impurity Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000002955 isolation Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 239000010408 film Substances 0.000 description 132
- 239000010410 layer Substances 0.000 description 48
- 230000003071 parasitic effect Effects 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910020177 SiOF Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000012958 reprocessing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
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Abstract
본 발명인 반도체 메모리 장치는 제 1 도전형 반도체 기판에 제 2 도전형 불순물을 주입함으로써 형성되는 복수의 비트 라인; 상기 비트 라인 상의 두꺼운 절연막; 상기 인접한 비트 라인들 사이의 얇은 절연막; 및 상기 두꺼운 절연막과 상기 얇은 절연막 상에 상기 비트 라인과 교차하도록 형성된 복수의 워드 라인을 포함하는 반도체 메모리 장치로서, 상기 워드 라인의 각각은 복수의 제 1 도전체 및 제 1 도전체와 전기적으로 직렬 접속된 제 2 도전체를 포함하고, 상기 각각의 제 1 도전체는 상기 얇은 절연막 상에 형성되며, 상기 두꺼운 절연막 중 가장 두꺼운 부분의 상면은 상기 제 1 도전체의 상면보다 높고, 상기 두꺼운 절연막의 막 두께는 말단을 향해감에 따라 얇아진다.
반도체, 메모리
Description
도 1 은 본 발명의 실시예 1 에 따른 반도체 메모리 장치의 도면으로서, 도 1a 는 평면도, 도 1b 및 도 1c 는 각각 도 1a 의 선 X-X 및 선 Y-Y 를 따라 절단한 단면도.
도 2 는 본 발명의 실시예 1 에 따른 반도체 메모리 장치의 제조 프로세스의 도면으로서, 도 2a 및 도 2b 는 각각 도 1a 의 선 X-X 및 선 Y-Y 를 따라 절단한 단면도.
도 3 은 본 발명의 실시예 1 에 따른 반도체 메모리 장치의 제조 프로세스의 도면으로서, 도 3a 및 도 3b 는 각각 도 1a 의 선 X-X 및 선 Y-Y 를 따라 절단한 단면도.
도 4 는 본 발명의 실시예 1 에 따른 반도체 메모리 장치의 제조 프로세스의 도면으로서, 도 4a 및 도 4b 는 각각 도 1a 의 선 X-X 및 선 Y-Y 를 따라 절단한 단면도.
도 5 는 본 발명의 실시예 2 에 따른 반도체 메모리 장치 (21) 의 도면으로서, 도 5a 및 도 5b 는 각각 도 1a 의 선 X-X 및 선 Y-Y 를 따라 절단한 단면도.
도 6 은 본 발명의 실시예 3 에 따른 반도체 메모리 장치 (31) 의 도면으로 서, 도 6a 및 도 6b 는 각각 도 1a 의 선 X-X 및 선 Y-Y 를 따라 절단한 단면도.
도 7 은 본 발명의 실시예 4 에 따른 반도체 메모리 장치 (41) 의 도면으로서, 도 7a 는 평면도, 도 7b 는 각각 도 7a 의 선 A-A 를 따라 절단한 단면도.
도 8 은 본 발명의 실시예 5 에 따른 반도체 메모리 장치의 제조 프로세스의 도면.
*도면의 주요부분에 대한 부호의 설명*
1, 21, 31, 41 : 반도체 메모리 장치
2: p-형 실리콘 반도체 기판 3: 비트라인
5: 워드라인 9: 전하 유지층
11: 게이트 하층 패턴 13: 게이트 상층 패턴
15: 절연막 23: p-형 불순물 확산 층
33: 고 농도 불순물 영역 43: 트렌치
45: 절연막 51: 제 1 절연막
52: 제 2 절연막
본 발명은 반도체 메모리 장치에 관한 것이고, 보다 상세하게는, 비접촉식 메모리 어레이를 갖는 반도체 메모리 장치에 관한 것이다.
종래, 비접촉식 메모리 어레이를 갖는 반도체 메모리 장치의 제조 방법으로 서, 다음의 방법은 공지되었다 (예를 들어, 일본 비심사 특허 공보 제 2001-77220 호 참조).
이 방법에서, ONO 층이 복수의 열 (column) 을 형성하도록 에칭되고, 불순물이 비트 라인 (bit line) 을 형성하도록 인접 열들 사이에 주입되며, 산화물이 비트 라인 상에 열로 성장되고, 폴리실리콘 등으로 형성된 복수의 행 (row) 이, ONO 층의 열과 교차하도록 ONO 층 및 비트 라인 산화물 상에 형성된다.
다만, 종래 방법에 따르면, 비트 라인 형성 후에 비트 라인 상에 산화물을 열로 성장시키는 단계를 수행하는 것은 필수적이다. 따라서, 그 단계에서 비트 라인을 형성하기 위한 불순물이 확산되어, 트랜지스터의 채널을 짧게 만드는 것을 어렵게 만든다.
또한, 비트 라인 상의 두꺼운 층에 산화물을 형성하는 것도 또한 어렵우므로, 비트 라인과 워드 (word) 라인 사이에 기생 용량을 낮추도록 억제하는 것이 어렵다.
전술한 종래 기술의 상태의 관점에서, 본 발명의 목적은 트랜지스터의 채널을 짧게 하고, 비트 라인과 워드 라인 사이의 기생 용량을 낮추도록 억제할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명인 반도체 메모리 장치는 제 1 도전형 반도체 기판에 제 2 도전형 불순물을 주입함으로써 형성되는 복수의 비트 라인; 상기 비트 라인 상의 두꺼운 절연막; 상기 인접한 비트 라인들 사이의 얇은 절연막; 및 상기 두꺼운 절연막과 상기 얇은 절연막 상에 상기 비트 라인과 교차하도록 형성된 복수의 워드 라인을 포함하는 반도체 메모리 장치로서, 상기 워드 라인의 각각은 복수의 제 1 도전체 및 제 1 도전체와 전기적으로 직렬 접속된 제 2 도전체를 포함하고, 상기 각각의 제 1 도전체는 상기 얇은 절연막 상에 형성되며, 상기 두꺼운 절연막 중 가장 두꺼운 부분의 상면은 상기 제 1 도전체의 상면보다 높고, 상기 두꺼운 절연막의 막 두께는 말단을 향해감에 따라 얇아진다.
본 발명인 반도체 메모리 장치 제조 방법은 (1) 제 1 도전형 반도체 기판 상에 복수 열의 얇은 절연막, 그 위에 제 1 도전체, 및 그 위에 제 1 및 제 2 절연막을 순차적으로 형성하는 단계; (2) 상기 제 2 절연막을 마스크로서 사용하여 상기 반도체 기판에 제 2 도전형 불순물을 주입함으로써 비트 라인을 형성하는 단계; (3) 제 3 절연막의 상면을 상기 제 2 절연막의 상면보다 높게 형성하는 방식으로, 인접하는 열들 사이에 상기 제 3 절연막을 형성함으로써 상기 인접하는 열들 사이에 경사진 코너 (corner) 를 가지는 상기 제 3 절연막을 형성하고, 상기 제 2 절연막을 선택적으로 제거하며, 상기 제 1 도전체가 노출되는 것과 같은 방식으로 상기 제 1 절연막 전부와 상기 제 3 절연막의 일부를 에칭하는 단계; (4) 상기 제 1 도전체와 전기적으로 직렬 접속되도록 복수 행의 제 2 도전체를 형성하는 단계; 및 (5) 상기 제 2 도전체를 마스크로서 사용하여 상기 제 1 도전체를 패턴화함으로써 워드 라인을 형성하는 단계를 포함한다.
본 발명인 반도체 메모리 장치에 따르면, 큰 두께를 가진 절연막은 복수의 비트 라인 사이에 제공될 수 있으며, 비트 라인과 워드 라인 사이에 기생 용량을 줄일 수 있다.
또한, 본 발명인 반도체 메모리 장치 제조 방법에 따르면, 종래 기술과는 달리, 반도체 기판에 제 2 도전형 불순물을 주입함으로써 비트 라인을 형성한 후 높은 온도 단계를 수행하는 것이 불필요하므로, 비트 라인 형성을 위한 불순물이 확산되는 것을 막고, 또한 짧은 채널을 갖는 트랜지스터를 제조할 수 있다.
바람직한 실시형태의 설명
(제 1 실시형태)
본 발명의 반도체 메모리 장치는 제 1 도전형 반도체 기판에 제 2 도전형 불순물을 주입함으로서 형성되는 복수의 비트 라인, 비트 라인에 교차하도록 반도체 기판상에 형성된 복수의 워드 라인, 및 인접한 비트 라인들 사이에서 워드 라인 하에 제공된 다층 절연막을 포함한다. 각각의 워드 라인은 복수의 제 1 도전체 및 제 1 도전체와 전기적으로 직렬 접속된 제 2 도전체를 포함하고 각각의 제 1 도전체는 다층 절연막 상에 형성된다.
"반도체 기판 상에" 라는 용어는 반도체 기판과 접촉하는 상태와 보호막, 절연막 등을 통하여 반도체 기판과 인접한 상태를 포함한다. 또한 "막 상에 " 및 "층 상에" 와 같은 다른 용어는 설명한 것과 같은 유사한 의미이다.
단결정 또는 다결정 실리콘 같은 반도체로 만들어진 기판은 반도체 기판으로서 사용될 수도 있다. 단결정 실리콘 기판이 사용되는 것이 바람직하다.
제 1 도전형은 p-형 또는 n-형을 의미하고, 제 2 도전형은 제 1 도전형과 상 이한 도전형을 의미한다.
불순물에 있어서, B 또는 Al 을 포함하는 소스 (source) 는 p-형 불순물에 사용되고, P 또는 As 를 포함하는 소스는 n-형 불순물에 사용된다.
"주입 (implantation)" 는 불순물 층을 형성하도록 반도체 기판에 불순물을 도입하는 것을 의미하고, 이온 주입 방법 및 불순물을 포함하는 소스를 반도체 기판에 인가하고 연이어 가열하는 수반하는 방법을 포함한다. 다층 절연막이 ONO 층의 형태로 형성되는 경우에, 전하가 그 내부에 유지된다면 전하 유지층이 된다. 다만, (비휘발성 반도체 메모리 장치로서가 아닌) 마스크 ROM 으로서 장치를 사용하는 경우에, 전하를 그 내부에 유지할 필요가 없다.
복수의 비트 라인은 소정의 폭을 갖고 서로 평행하게 형성되는 것이 바람직하다. 또한, 비트 라인은 마스크로서 제 1 도전체를 사용하는 불순물의 이온 주입함으로써 형성하는 것이 바람직하다.
각각의 비트 라인은 그 위에 절연막이 제공될 수 있고 절연막의 막 두께는 다층 절연막보다 두껍게 만들어질 수 있다. 비트 라인과 워드 라인 사이에 기생 용량은, 비트 라인 상의 절연막의 막 두께를 두껍게 만듦으로써 낮게 억제할 수 있다.
또한, 각각의 비트 라인은 그 위에 절연막이 제공될 수 있고, 각각의 비트 라인상에 절연막 중 가장 두꺼운 부분의 상면은 제 1 도전체의 상면보다 높게 만들어질 수 있으며, 두꺼운 절연막의 막 두께는 예를 들어, 코너 부분을 얇게 함으로써 말단을 향해 감에 따라 얇아진다. 이 경우에, 절연막은 두껍게 만들 수 있고 비트 라인과 워드 라인 사이에 기생 용량은 더 낮을 수 있다.
절연막의 유전율은 다층 절연막보다 작게 하는 것이 바람직하며, 이하 후술한다. 예를 들어, 다층 절연막이 ONO 층의 형태로 형성되어 있는 경우에, 절연막은 낮은 유전율을 갖는 SiOF 같은 불소 포함 재료를 사용하여 형성될 수 있다. 낮은 유전율을 갖는 재료를 사용한 절연막의 형성은 비트 라인과 워드 라인 사이에 기생 용량을 더 감소시키는데 기여하며 반도체 메모리 장치의 고속 동작을 가능하게 한다.
반도체 메모리 장치는 인접한 비트 라인들 사이에 반도체 기판과 동일한 도전형이고 상이한 농도를 가지는 불순물 영역이 제공된다. 불순물 영역의 형성은 임계 전압 (threshold voltage) 또는 반도체 메모리 장치의 유사물의 조정을 가능하게 한다.
각각의 워드 라인은 제 1 도전체 및 제 2 도전체를 포함한다. 제 1 도전체 및 제 2 도전체는 Al 또는 Cu, 이러한 금속을 포함하는 합금, 다결정 실리콘, 텅스텐 실리사이드와 같은 실리사이드, 또는 그 조합물을 이용하여 형성될 수 있다. 제 1 도전체 및 제 2 도전체는 동일한 재료 또는 상이한 재료를 이용하여 형성될 수 있다.
워드 라인은 서로 평행하게 형성되는 것이 바람직하고, 비트 라인에 수직인 것이 바람직하다.
소자 분리 영역은 인접한 워드 라인 사이에 형성될 수 있다. 소자 분리 영역은 인접한 워드 라인들 사이에 반도체 기판과 동일한 도전형에 불순물을 주입함에 의해 고 농도 불순물 영역을 형성함으로써 형성될 수 있다. 또한, 소자 분리 영역은 자기 정렬 트렌치 분리 영역으로서 인접한 워드 라인들 사이에 트렌치를 형성하고 트렌치에 절연체를 채움으로써 형성된다.
다층 절연막은 단일 층 절연막으로 대체될 수 있으며 전하 유지층에 의해 예시된다.
다층 절연막은 ONO 층의 형태일 수 있고, 상면과 하단면으로부터 막을 절연함으로써 부동 게이트 (floating gate)가 끼워진 구조를 가질 수 있다. "워드 라인 하에" 라는 용어는 워드 라인과 접촉한 상태, 보호막을 통해 워드 라인과 인접한 상태, 또는 워드 라인과 비접촉식이고 워드 라인 하에 있는 상태를 포함한다.
또한 상술한 각각의 막 및 층에 추가적으로 주입된 절연막 및 보호막 같은 막과 층을 포함하는 것은 특허청구범위에서 정의된 발명 내용의 범위에 포함된다.
(제 2 실시형태)
본 발명인 반도체 메모리 장치 제조 방법은 (1) 제 1 도전형 반도체 기판 상에 복수 열의 얇은 절연막, 그 위에 제 1 도전체, 및 그 위에 제 1 및 제 2 절연막을 순차적으로 형성하는 단계; (2) 상기 제 2 절연막을 마스크로서 사용하여 상기 반도체 기판에 제 2 도전형 불순물을 주입함으로써 비트 라인을 형성하는 단계; (3) 제 3 절연막의 상면이 상기 제 2 절연막의 상면보다 높게 만들어진 것과 같은 방식으로, 인접하는 열들 사이에 상기 제 3 절연막을 형성함으로써 상기 인접하는 열들 사이에 경사진 코너를 가지는 상기 제 3 절연막을 형성하고, 상기 제 2 절연막을 선택적으로 제거하며, 상기 제 1 도전체가 노출되는 것과 같은 방식으로 상기 제 1 절연막 전부와 상기 제 3 절연막의 일부를 에칭하는 단계; (4) 상기 제 1 도전체와 전기적으로 직렬 접속되도록 복수 행의 제 2 도전체를 형성하는 단계; 및 (5) 상기 제 2 도전체를 마스크로서 사용하여 상기 제 1 도전체를 패턴화함으로써 워드 라인을 형성하는 단계를 포함한다.
본 실시형태에서, 제 1 실시형태와 동일한 용어를 사용하는 설명은 본 실시형태에서 동일하게 적용되므로, 이러한 설명은 생략한다.
먼저, 다층 절연막은 CVD 방법 또는 진공 증착법에 의해서 반도체 기판상에 형성된다. 제 1 도전체는 얇은 막 상태로 형성되는 것이 바람직하다.
다음으로, 열이 되는 부분 이외에 다층 절연막 및 제 1 도전체의 부분은 복수의 다층 절연층의 열과 그 제 1 도전체를 형성하는 포토리소그래피 및 에칭 기술에 의해 에칭되고 제거된다.
또한, 다층 절연막의 형성 전에, 열이 형성되는 부분에서 반도체 기판과 농도 또는 도전형이 상이한 불순물 영역을 형성하는 단계가 추가될 수 있다. 이 단계는 열이 형성되는 부분 이외에 마스크 커버 부분을 형성하고 불순물 이온을 주입함으로써 실시될 수 있다.
다음으로, 제 2 도전형 불순물은 마스크로서 제 1 도전체를 사용하는 반도체 기판에 주입된다. 불순물 이온 주입은 불순물 이온 주입함으로써 또는 불순물을 포함하는 소스를 인가하고 그 후 가열 처리를 수행함으로써 수행될 수 있다. 불순물 주입으로 형성된 불순물 영역은 비트 라인이 된다.
다음으로, 절연막은 인접한 열 사이에 형성된다. 절연막은 CVD 방법에 의해 형성될 수 있고 제 1 도전체를 커버하기 충분한 두께로 형성되는 것이 바람직하다. 이 경우에, 그 후 제 1 도전체의 표면이 노출될 때까지 절연막은 CMP 방법 등으로 접지된다.
또한 인접한 열 사이에 절연막은 (a) 제 1 도전체 상에 제 1 절연막을 형성하는 단계, (b) 제 1 절연막 상에 제 2 절연막을 형성하는 단계, (c) 제 3 절연막의 상면을 제 1 절연막의 상면보다 높게 형성하는 방식으로 인접한 열들 사이에 제 3 절연막을 형성하는 단계, (d) 제 2 절연막을 선택적으로 제거하는 단계, (e) 제 1 도전체가 노출될 때까지 제 1 절연막 및 제 3 절연막을 에칭하는 단계에 의해 형성될 수 있다. 이 방법에 따르면, 절연막의 가장 두꺼운 부분의 상면은 제 1 도전체의 상면보다 높고, 절연막의 막 두께는 말단을 향해 감에 따라 얇아진다. 또한, 이 방법에 따르면, 제 1 도전체의 두께 변화없이, 절연막의 두께가 두껍게 만들어질 수 있고, 비트 라인과 워드 라인 사이에 기생 용량을 낮추도록 억제할 수 있다. 또한, 절연막의 막 두께는 말단을 향해감에 따라 얇아지기 때문에, 절연막과 제 1 도전체 사이에 단차는 그 후 제 1 도전체의 패턴화를 용이하게 하도록 좁게 한다.
다음으로, 복수의 제 2 도전체 행 (row) 는 포토리소그래피 및 에칭 기술에 의해 직렬로 제 1 도전체와 전기적으로 접속되도록 형성된다.
다음으로, 제 1 도전체 및 다층 절연막의 패턴화는 마스크로서 제 2 도전체를 사용함으로써 수행된다. 그러므로 제 1 도전체와 제 2 도전체를 각각 포함하는 워드 라인이 형성된다.
제조 방법은 마스크로서 제 2 도전체를 사용하는 다층 절연막을 패턴화하는 단계를 더 포함할 수 있다.
다음으로, 제조 방법은 인접한 제 2 도전체들 사이의 영역에 반도체 기판과 동일한 도전형을 갖는 불순물을 주입하는 단계를 포함할 수 있다. 따라서, 고 농도 불순물 영역인 소자 분리 영역은 워드 라인들 사이에 형성될 수 있다. 제조 방법은 반도체에서 워드 라인들 사이에 트렌치를 형성하고 트렌치에 절연체를 채우는 단계를 포함할 수 있다. 또한 이 경우에, 소자 분리 영역은 워드 라인들 사이에 형성될 수 있다.
본 실시형태에 따르면, 셀 Tr 의 게이트 길이는 자기 정렬 방식으로 (2) 단계에서의 제 1 도전체의 열의 폭이 되도록 결정되고 게이트 폭은 자기 정렬 방식으로 (6) 단계에서의 제 2 도전체의 행의 폭이 되도록 결정된다.
실시예 1
이하에서, 본 발명의 실시형태의 기초하여 본 발명의 실시예를 상세하게 설명한다.
도 1 은 본 발명의 실시예 1 에 따른 반도체 메모리 장치의 도면으로서, 도 1a 는 평면도이고, 도 1b 및 도 1c 는 각각 도 1a 의 선 X-X 및 선 Y-Y 를 따라 절단한 단면도이다. 본 실시예에서, 비휘발성 반도체 메모리 장치는 제조될 수 있다.
본 실시예의 반도체 메모리 장치 (1) 는 As 이온을 주입함으로써 형성된 복수의 비트라인 (3), p-형 실리콘 반도체 기판 (2) 내부의 n-형 불순물, 및 반도체 기판 (1) 상에 비트 라인 (3) 을 교차하도록 형성된 복수의 워드 라인 (5) 을 포함한다. 도 1b 에 도시된바와 같이, ONO 층으로 만들어진 전하 유지층 (9) 비트 라인들 (3) 사이와 워드 라인 (5) 하에 형성된다. 각각의 워드 라인 (5) 는 제어 케이트 하층 패턴 (11) 과 제어 게이트 상층 패턴 (13)을 포함한다. 제어 게이트 하층 패턴 (11) 은 전하 유지층 (9) 상에 형성된다. 또한, SiO2 로 구성된 절연막 (15) 는 비트 라인 (3) 상에 형성된다.
제어 게이트 하층 패턴 (11) 은 폴리실리콘 막으로 구성되며, 제어 게이트 상층 패턴 (13) 은 텅스텐 및 코발트 실리사이드 등으로 구성된다.
도 2 내지 도 4 는 본 실시예의 반도체 메모리 장치 (1)의 제조 단계를 도시한다. 각각의 도면에서, "a" 및 "b" 은 도 1a 의 선 X-X 및 선 Y-Y 를 따라 본 각각의 단면도이다.
먼저, ONO 층 (실리콘 산화막/실리콘 질화막/실리콘 산화막) 및 폴리실리콘 막은 반도체 기판 (2) 에 증착된다. 다음으로, ONO 층으로 구성된 전하 유지층 (9), 및 폴리실리콘 막으로 구성된 제어 게이트 하층 패턴 (11) 은 리소그래피 및 에칭 기술로 형성된다. 다음으로, 마스크로서 제어 게이트 하층 패턴 (11) 을 사용하여, 비소 이온 주입은 n-형 불순물 확산 층으로 구성된 비트 라인 (3)을 형성하고 도 2 에 도시된 구조를 얻도록 수행된다.
다음으로, 산화막 (15) 이 증착된 후, 제어 게이트 하층 패턴 (11) 의 표면은 CMP 기술로 노출된다. 다음으로, 텅스텐 실리사이드는 증착되고, 텅스텐 실리사이드로 구성된 제어 게이트 상층 패턴 (13) 은 도 3 에 도시된 구조를 얻도록 포트리소그래피 및 에칭 기술로 형성된다.
다음으로, 마스크로서 제어 게이트 상층 패턴 (13) 을 사용하여, 제어 게이 트 하층 패턴 (11) 및 전하 유지층 (9) 은 도 4 에 도시된 구조를 얻고 실시예의 반도체 메모리 장치의 제조를 완성하도록 에칭된다.
이하에서, 중간층 절연막 형성, 접촉 홀 (hole) 개구 및 배선 형성, 및 보호 막 형성은 추가로 수행될 수 있다.
본 실시예에서, 게이트 길이는 제어 게이트 하층 패턴 (11) 에 기초하여 결정되고 게이트 채널 폭은 제어 게이트 상층 패턴 (13) 에 기초하여 결정된다.
실시예 2
도 5 는 본 발명의 실시예 2 에 따른 반도체 메모리 장치 (21) 의 도면으로서, 도 5a 및 도 5b 는 각각 도 1a 의 선 X-X 및 선 Y-Y 를 따라 절단한 단면도이다. 본 실시예의 반도체 메모리 장치 (21) 는 인접한 비트 라인 (3) 사이에 p-형 불순물 확산 층 (23) 을 포함한다. 그 외의 구성은 실시예 1 과 동일하다.
본 실시예의 반도체 메모리 장치 (21) 는 먼저, 반도체 기판 (2) 의 소정의 영역에서 붕소를 주입함으로써 p-형 불순물 확산 층 (23) 을 형성하고, 그 후, 실시예 1 과 동일한 단계를 수행함으로써 제조될 수 있다.
본 실시예에서, p-형 불순물 확산 층 (23) 의 농도가 조절되어서, 반도체 메모리 장치 (21) 의 임계 전압은 조절될 수 있다. 이 경우에, 반도체 메모리 장치 (21) 은 마스크 ROM 으로서 기능한다. 그러므로, 본 실시예에서, 전하를 유지하지 않은 다층 절연막은 전하 유지층 대신에 형성된다.
실시예 3
도 6 은 본 발명의 실시예 3 에 따른 반도체 메모리 장치 (31) 의 도면으로서, 도 6a 및 도 6b 는 각각 도 1a 의 선 X-X 및 선 Y-Y 를 따라 절단한 단면도이다. 본 실시예의 반도체 메모리 장치 (31) 는 제어 게이트 상층 패턴들 (13) 사이에 반도체 기판과 동일한 도전형인 p-형 고 불순물 농도를 가진 불순물 영역 (33)을 포함한다. 그 외의 구성은 실시예 1 과 동일하다.
본 실시예의 반도체 메모리 장치 (31) 는 실시예 1 의 단계를 따라 실시예 1 의 반도체 장치의 제조의 완성 후에 마스크로서 제어 게이트 상층 패턴 (13) 을 사용하여 제어 게이트 상층 패턴 (13) 사이에 붕소를 주입함으로써 제조될 수 있다.
형성된 고 농도 불순물 영역 (33) 은 소자 분리 영역이 된다.
실시예 4
도 7 은 본 발명의 실시예 4 에 따른 반도체 메모리 장치 (41) 의 도면으로서, 도 7a 는 소자 분리 영역 (43;트렌치 분리 영역) 을 도시하는 평면도이고, 도 7b 는 각각 도 7a 의 선 A-A 를 따라 절단한 단면도이다. 트렌치 분리 영역 (43) 은 제어 게이트 (13) 을 사용한 자기 정렬 방식으로 형성되며 마스크로서 절연막 (15) 이다.
본 실시예에서, 반도체 메모리 장치 (41) 은 인접한 제어 게이트 상층 패턴들 (13) 사이에서 트렌치 (43) 를 포함하고, 트렌치 (32) 은 실리콘 산화물로 구성된 절연막으로 채워진다. 그 외의 구성은 실시예 1 과 동일하다.
본 실시예의 반도체 메모리 장치 (41) 는 실시예 1 의 단계에 따라 인접한 제어 게이트 상층 패턴들 (13) 사이에 반도체 기판 (2) 을 에칭함으로써 트렌치 (43) 을 형성하고 실시예 1 의 반도체 장치의 제조의 완성 후에 CVD 방법에 의해 트렌치 (43) 를 채우도록 하고 절연막을 형성함으로써 제조된다.
따라서, 소자 분리 영역은 형성된다.
실시예 5
도 8 은 본 발명의 실시예 5 에 따른 반도체 메모리 장치의 제조 프로세스를 도시한다. 먼저, ONO 층으로 구성된 전하 유지층 (9), 폴리실리콘 막으로 구성된 제어 게이트 하층 패턴 (11), 제 1 절연막 (51), 및 제 2 절연막 (52) 은 이 순서로 반도체 기판 (2) 상에 형성된다. 다음으로, 마스크로서 제 2 절연막 (52) 을 사용하여, 비소 이온 주입은 n-형 불순물 확산 층의 비트 라인 (3) 을 형성하고 도 8a 에 도시된 구조를 얻도록 수행한다.
다음으로, 제 3 절연막 (15)은 제 2 절연막 (52) 을 커버하게 인접한 열들 사이에 존재하는 제 3 절연막 (15) 의 상면을 제 2 절연막 (52) 의 상면보다 높게 하도록 증착 조건을 제어함으로써 인접한 열 사이에 형성된다. 다음으로, 제 3 절연막 (15) 은 CMP 에 의해 제 2 절연막 (52) 을 노출하고 도 8b 에 도시된 구조를 얻도록 재처리된다. 재처리의 방법은 제 2 절연막 (52) 와 제 3 절연막 (15) 의 재료와 질에 따라 결정되어 적절하게 선택된다. 예를 들어, 불산, 뜨거운 인산, 질산 또는 그 유사물을 사용하는 습식 에칭, RIE 방법으로 조합한 건식 에칭, CMP 방법본 실시예될 수 있다. HDP-CVD 에 의해 형성된 실리콘 실리콘 질화막이 제 2 절연막 (52) 으로 사용되고 산화막이 제 3 절연막 (15) 으로 사용되는 경우에, 제 3 절연막 (15) 는 CMP 방법에 의해 재처리되는 것이 바람직하다.
다음으로, 제 2 절연막 (52) 의 선택적 제거 후에, 제 3 절연막 (15) 가 재처리되고 있는 동안, 제 1 절연막 (51) 은 도 8c 에서 도시된 구조를 얻도록 완전히 제거된다. 제 1 절연막 (51) 은 완전히 제거되며, 이에 반하여 제 3 절연막 (15)는 불완전하게 제거되며 말단을 향해감에 따라 얇아지게 된다.
그 때에, 불산형 부식제가 사용된다면, 코너가 기울어진 제 3 절연막의 구조는 형성될 수 있다.
다음으로, 텅스텐 실리사이드는 증착되고 텅스텐 실리사이드로 구성된 제어 게이트 상층 패턴 (13) 은 도 8d 에 도시된 구조를 얻도록 포토리소그래피 및 에칭 기술에 의해 형성된다.
그 후에, 마스크로서 제어 게이트 상층 패턴 (13) 및 제 3 절연막 (15) 을 사용하여, 제어 게이트 하층 패턴 (11) 의 패턴화는 수행된다. 제 3 절연막 (15) 의 두께는 말단을 향해감에 따라 얇게 되기 때문에, 제 3 절연막 (15) 과 제어 게이트 하층 패턴 (11) 의 단차는 좁아질 수 있다. 또한,제어 게이트 하층 패턴 (11) 의 상면은 넓게 개방되기 때문에, 제어 게이트 하층 패턴 (11) 의 패턴이 쉽게 만들어진다.
이상 설명한 바와 같이 본 발명인 반도체 메모리 장치에 따르면, 큰 두께를 가진 절연막은 복수의 비트 라인을 따라 제공될 수 있으며, 비트 라인과 워드 라인 사이에 기생 용량을 줄일 수 있다.
또한, 본 발명의 반도체 메모리 장치 제조 방법에 따르면, 종래 기술과는 달리, 반도체 기판에 제 2 도전형 불순물을 주입함으로써 비트 라인을 형성한 후 높은 온도 단계를 수행하는 것이 불필요하므로, 비트 라인 형성을 위한 불순물이 확산되는 것을 막고, 또한 짧은 채널을 갖는 트랜지스터를 제조할 수 있다.
Claims (11)
- 제 1 도전형 반도체 기판에 제 2 도전형 불순물을 주입함으로써 형성되는 복수의 비트 라인;상기 비트 라인 상의 제 1 절연막;인접한 상기 비트 라인들 사이의 제 2 절연막; 및상기 제 1 절연막과 상기 제 2 절연막 상에 상기 비트 라인과 교차하도록 형성된 복수의 워드 라인을 포함하는 반도체 메모리 장치로서,상기 워드 라인의 각각은 복수의 제 1 도전체 및 상기 제 1 도전체와 전기적으로 직렬 접속된 제 2 도전체를 포함하고,상기 각각의 제 1 도전체는 상기 제 2 절연막 상에 형성되며,상기 제 1 절연막 중 가장 두꺼운 부분의 상면은 상기 제 1 도전체의 상면보다 높고,상기 제 1 절연막의 막 두께는, 말단을 향해감에 따라 얇아지고, 상기 제 2 절연막 보다 두껍게 이루어지는, 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 2 절연막은 다층 절연막인, 반도체 메모리 장치.
- 제 2 항에 있어서,상기 다층 절연막은 ONO 막인, 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 절연막은 상기 제 2 절연막의 유전율보다 낮은 유전율을 가지는, 반도체 메모리 장치.
- 제 1 항에 있어서,상기 인접한 비트 라인들 사이에 상기 반도체 기판과 동일한 도전형이고 상이한 농도를 가지는 불순물 영역 또는 상기 반도체 기판과 상이한 도전형을 가지는 불순물 영역을 포함하는, 반도체 메모리 장치.
- 제 1 항에 있어서,상기 인접한 워드 라인들 사이에 소자 분리 영역을 더 포함하는, 반도체 메모리 장치.
- 제 6 항에 있어서,상기 소자 분리 영역은, 상기 반도체 기판의 불순물 농도보다 높은 불순물 농도를 가지는 제 1 도전형 불순물 영역인, 반도체 메모리 장치.
- 제 6 항에 있어서,상기 소자 분리 영역은 자기 정렬 트렌치 분리 영역인, 반도체 메모리 장치.
- (1) 제 1 도전형 반도체 기판 상에 복수 열의 제 4 절연막, 그 위에 제 1 도전체, 및 그 위에 제 1 및 제 2 절연막을 순차적으로 형성하는 단계;(2) 상기 제 2 절연막을 마스크로서 사용하여 상기 반도체 기판에 제 2 도전형 불순물을 주입함으로써 비트 라인을 형성하는 단계;(3) 제 3 절연막의 상면이 상기 제 2 절연막의 상면보다 높게 형성하는 방식으로, 인접하는 열들 사이에 상기 제 3 절연막을 형성함으로써 상기 인접하는 열들 사이에 경사진 코너 (corner) 를 가지는 상기 제 3 절연막을 형성하고, 상기 제 2 절연막을 선택적으로 제거하며, 그리고 상기 제 1 도전체가 노출되는 것과 같은 방식으로 상기 제 1 절연막 전부와 상기 제 3 절연막의 일부를 에칭하는 단계;(4) 상기 제 1 도전체와 전기적으로 직렬 접속되도록 복수 행의 제 2 도전체를 형성하는 단계; 및(5) 상기 제 2 도전체를 마스크로서 사용하여 상기 제 1 도전체를 패턴화함으로써 워드 라인을 형성하는 단계를 포함하고,상기 제 3 절연막의 막 두께는 상기 제 4 절연막 보다 두껍게 이루어지는, 반도체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 (3) 단계에 있어서,상기 인접한 열들 사이에 경사진 코너를 가지는 상기 제 3 절연막은,(a) 상기 제 3 절연막의 상면을 상기 제 2 절연막의 상면보다 높게 형성하는 방식으로 상기 제 3 절연막을 형성하는 단계;(b) 상기 제 2 절연막이 CMP 에 의해 노출될 때까지 CMP 를 수행하는 단계;(c) 상기 제 2 절연막을 선택적으로 제거하는 단계; 및(d) 상기 제 1 도전체가 노출될 때까지 상기 제 1 절연막 및 제 3 절연막을 에칭하는 단계에 의해 형성되는, 반도체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 제 1 절연막 및 상기 제 3 절연막은 실리콘 산화막이고 상기 제 2 절연막은 실리콘 질화막인, 반도체 메모리 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004089617A JP2005277183A (ja) | 2004-03-25 | 2004-03-25 | 不揮発性半導体記憶装置及びその製造方法 |
| JPJP-P-2004-00089617 | 2004-03-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060044587A KR20060044587A (ko) | 2006-05-16 |
| KR100656715B1 true KR100656715B1 (ko) | 2006-12-13 |
Family
ID=34988747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050023884A KR100656715B1 (ko) | 2004-03-25 | 2005-03-23 | 반도체 메모리 장치, 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7276761B2 (ko) |
| JP (1) | JP2005277183A (ko) |
| KR (1) | KR100656715B1 (ko) |
| CN (1) | CN100390998C (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008084927A (ja) * | 2006-09-26 | 2008-04-10 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
| CN116456712A (zh) * | 2022-01-06 | 2023-07-18 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3472313B2 (ja) | 1992-05-25 | 2003-12-02 | ローム株式会社 | 不揮発性記憶装置 |
| US6297096B1 (en) | 1997-06-11 | 2001-10-02 | Saifun Semiconductors Ltd. | NROM fabrication method |
| US6153467A (en) * | 1998-06-03 | 2000-11-28 | Texas Instruments - Acer Incorporated | Method of fabricating high density buried bit line flash EEPROM memory cell with a shallow trench floating gate |
| JP2001284557A (ja) | 2000-04-03 | 2001-10-12 | Sharp Corp | 不揮発性半導体記憶装置の製造方法 |
| CN1293640C (zh) * | 2001-06-11 | 2007-01-03 | 力晶半导体股份有限公司 | 无接触点信道写入/抹除的闪存存储单元结构与制造方法 |
| JP2003163289A (ja) | 2001-11-27 | 2003-06-06 | Mitsubishi Electric Corp | 半導体メモリの製造方法、及び該半導体メモリを含む半導体装置の製造方法 |
| JP3745297B2 (ja) | 2002-03-27 | 2006-02-15 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| DE10226964A1 (de) | 2002-06-17 | 2004-01-08 | Infineon Technologies Ag | Verfahren zur Herstellung einer NROM-Speicherzellenanordnung |
| US7026216B2 (en) * | 2002-11-15 | 2006-04-11 | Macronix International Co., Ltd. | Method for fabricating nitride read-only memory |
-
2004
- 2004-03-25 JP JP2004089617A patent/JP2005277183A/ja active Pending
-
2005
- 2005-03-23 US US11/086,565 patent/US7276761B2/en not_active Expired - Fee Related
- 2005-03-23 KR KR1020050023884A patent/KR100656715B1/ko not_active IP Right Cessation
- 2005-03-25 CN CNB200510062756XA patent/CN100390998C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1674288A (zh) | 2005-09-28 |
| CN100390998C (zh) | 2008-05-28 |
| US20050212023A1 (en) | 2005-09-29 |
| US7276761B2 (en) | 2007-10-02 |
| KR20060044587A (ko) | 2006-05-16 |
| JP2005277183A (ja) | 2005-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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