JPH04312977A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04312977A JPH04312977A JP10344891A JP10344891A JPH04312977A JP H04312977 A JPH04312977 A JP H04312977A JP 10344891 A JP10344891 A JP 10344891A JP 10344891 A JP10344891 A JP 10344891A JP H04312977 A JPH04312977 A JP H04312977A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
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- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はサイリスタを具えた半導
体装置、特にいわゆるＭＯＳゲートサイリスタを具えた
半導体装置に関するものである。
体装置、特にいわゆるＭＯＳゲートサイリスタを具えた
半導体装置に関するものである。
【０００２】
【従来の技術】第１主電極が設けられた一導電型の第１
領域と、該第１領域と第１ｐｎ接合を形成する反対導電
型の第２領域と、該第２領域と第２ｐｎ接合を形成する
と共にゲート電極が設けられた一導電型の第３領域と、
該第３領域とｐｎ接合を形成すると共に第２主電極への
電気接続部を有する反対導電型の第４領域とを有するサ
イリスタが形成された半導体本体を具える半導体装置が
既知である。特に、ゲート電極を、第３領域の導通チャ
ネル領域上にあって第２領域と第４領域との間の導電パ
スを制御する絶縁ゲートの形態に設けて第４領域から第
２領域への反対導電型の電荷キャリア流が半導体装置内
のサイリスタの動作をトリガして開始させるようにした
半導体装置が既知である。このようなＭＯＳゲートサイ
リスタは「Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＴＥＥＥ
Ｖｏｌ． ７６ ， Ｎｏ．４」１９８８年４月、に
Ｂ． ＪａｙａｎｔＢａｌｉｇａ が発表した論文“
Ｅｖｏｌｕｔｉｏｎ ｏｆ ＭＯＳ−ｂｉｐｏｌａｒ
Ｐｏｗｅｒ ＳｅｍｉｃｏｎｄｕｃｔｏｒＴｅｃｈｎ
ｏｌｏｇｙ」の第４１１ 頁に開示されている。上述し
た論文は第４１５ 〜４１６ 頁に、 ＭＯＳゲートに
供給する信号によりターンオンのみならずターンオフも
行ない得る点で単なる ＭＯＳゲートサイリスタと相違
するいわゆる ＭＯＳターンオフサイリスタも開示して
いる。この ＭＯＳターンオフサイリスタはサイリスタ
構造内に絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）
を組み込み、上側トランジスタのエミッタ−ベース接合
をＭＯＳＴのゲート電圧の印加により短絡し得るように
構成されている。ゲート電圧が存在しない場合にはこの
装置は慣例のサイリスタと同様の方法で、或はＭＯＳゲ
ートサイリスタと同様にＭＯＳ ゲートを用いてスイッ
チオンさせることができる。
領域と、該第１領域と第１ｐｎ接合を形成する反対導電
型の第２領域と、該第２領域と第２ｐｎ接合を形成する
と共にゲート電極が設けられた一導電型の第３領域と、
該第３領域とｐｎ接合を形成すると共に第２主電極への
電気接続部を有する反対導電型の第４領域とを有するサ
イリスタが形成された半導体本体を具える半導体装置が
既知である。特に、ゲート電極を、第３領域の導通チャ
ネル領域上にあって第２領域と第４領域との間の導電パ
スを制御する絶縁ゲートの形態に設けて第４領域から第
２領域への反対導電型の電荷キャリア流が半導体装置内
のサイリスタの動作をトリガして開始させるようにした
半導体装置が既知である。このようなＭＯＳゲートサイ
リスタは「Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＴＥＥＥ
Ｖｏｌ． ７６ ， Ｎｏ．４」１９８８年４月、に
Ｂ． ＪａｙａｎｔＢａｌｉｇａ が発表した論文“
Ｅｖｏｌｕｔｉｏｎ ｏｆ ＭＯＳ−ｂｉｐｏｌａｒ
Ｐｏｗｅｒ ＳｅｍｉｃｏｎｄｕｃｔｏｒＴｅｃｈｎ
ｏｌｏｇｙ」の第４１１ 頁に開示されている。上述し
た論文は第４１５ 〜４１６ 頁に、 ＭＯＳゲートに
供給する信号によりターンオンのみならずターンオフも
行ない得る点で単なる ＭＯＳゲートサイリスタと相違
するいわゆる ＭＯＳターンオフサイリスタも開示して
いる。この ＭＯＳターンオフサイリスタはサイリスタ
構造内に絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）
を組み込み、上側トランジスタのエミッタ−ベース接合
をＭＯＳＴのゲート電圧の印加により短絡し得るように
構成されている。ゲート電圧が存在しない場合にはこの
装置は慣例のサイリスタと同様の方法で、或はＭＯＳゲ
ートサイリスタと同様にＭＯＳ ゲートを用いてスイッ
チオンさせることができる。
【０００３】
【発明が解決しようとする課題】従って、上述した論文
の図１５に示されているように、 ＭＯＳターンオフサ
イリスタは第４領域内に形成され且つこの領域に短絡さ
れた一導電型の第５領域と、第４及び第３領域のチャネ
ル領域上を延在する連続絶縁ゲートとを有する。サイリ
スタのターンオフを達成するためには第５及び第３領域
間に構成されたＭＯＳＴを絶縁ゲートに適切な電圧を供
給してターンオンさせ、第３領域に流入する一導電型の
電荷キャリアが第４及び第３領域間のｐｎ接合をバイパ
スして第２主電極に至る別の導電パスを有するようにす
る。しかし、このような強制ターンオフを達成するため
には一導電型の電荷キャリアに対する導電パスの抵抗値
を十分低くし、これらの全電荷が第４及び第３領域間の
ＭＯＳＴを経てバイパスされる際に第３ｐｎ接合の順方
向バイアスが ０．７ボルト以下になるように、及び従
って電子注入及びトランジスタ作用を維持するに不十分
となるようにする必要がある。この条件は一導電型電荷
キャリアが電子である場合にはかなり高い電流密度に対
し全く容易に達成し得るが、電荷キャリアが移動度の低
い正孔の場合には達成が困難である。本発明の目的は装
置の制御可能な電流容量を改善したサイリスタを具えた
半導体装置を提供することにある。
の図１５に示されているように、 ＭＯＳターンオフサ
イリスタは第４領域内に形成され且つこの領域に短絡さ
れた一導電型の第５領域と、第４及び第３領域のチャネ
ル領域上を延在する連続絶縁ゲートとを有する。サイリ
スタのターンオフを達成するためには第５及び第３領域
間に構成されたＭＯＳＴを絶縁ゲートに適切な電圧を供
給してターンオンさせ、第３領域に流入する一導電型の
電荷キャリアが第４及び第３領域間のｐｎ接合をバイパ
スして第２主電極に至る別の導電パスを有するようにす
る。しかし、このような強制ターンオフを達成するため
には一導電型の電荷キャリアに対する導電パスの抵抗値
を十分低くし、これらの全電荷が第４及び第３領域間の
ＭＯＳＴを経てバイパスされる際に第３ｐｎ接合の順方
向バイアスが ０．７ボルト以下になるように、及び従
って電子注入及びトランジスタ作用を維持するに不十分
となるようにする必要がある。この条件は一導電型電荷
キャリアが電子である場合にはかなり高い電流密度に対
し全く容易に達成し得るが、電荷キャリアが移動度の低
い正孔の場合には達成が困難である。本発明の目的は装
置の制御可能な電流容量を改善したサイリスタを具えた
半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、第１主電極が
設けられた一導電型の第１領域と、該第１領域と第１ｐ
ｎ接合を形成する反対導電型の第２領域と、該第２領域
と第２ｐｎ接合を形成すると共にゲート電極が設けられ
た一導電型の第３領域と、該第３領域とｐｎ接合を形成
すると共に第２主電極への電気接続部を有する反対導電
型の第４領域とを有するサイリスタが形成された半導体
本体を具える半導体装置において、第４領域と第４ｐｎ
接合を形成する一導電型の第５領域と、第２主電極と電
気的に接触すると共に第５領域と第５ｐｎ接合を形成す
る反対導電型の第６領域と、第５領域の導通チャネル領
域上にあって第４領域内への反対導電型の電荷キャリア
に対する導電パスを形成してサイリスタ動作を開始させ
るための絶縁ゲートとを設け、第５領域をこの領域がサ
イリスタのターンオフ中の一導電型の電荷キャリアの抽
出用パスを与えるように接続したことを特徴とする。
設けられた一導電型の第１領域と、該第１領域と第１ｐ
ｎ接合を形成する反対導電型の第２領域と、該第２領域
と第２ｐｎ接合を形成すると共にゲート電極が設けられ
た一導電型の第３領域と、該第３領域とｐｎ接合を形成
すると共に第２主電極への電気接続部を有する反対導電
型の第４領域とを有するサイリスタが形成された半導体
本体を具える半導体装置において、第４領域と第４ｐｎ
接合を形成する一導電型の第５領域と、第２主電極と電
気的に接触すると共に第５領域と第５ｐｎ接合を形成す
る反対導電型の第６領域と、第５領域の導通チャネル領
域上にあって第４領域内への反対導電型の電荷キャリア
に対する導電パスを形成してサイリスタ動作を開始させ
るための絶縁ゲートとを設け、第５領域をこの領域がサ
イリスタのターンオフ中の一導電型の電荷キャリアの抽
出用パスを与えるように接続したことを特徴とする。
【０００５】このように、本発明の半導体装置では、第
４領域（ｎｐｎｐサイリスタの場合のカソード）への電
気接続が第４領域と直列に集積された絶縁ゲート電界効
果トランジスタ（ＭＯＳＴ）により与えられ、このトラ
ンジスタが第４領域への反対導電型の電荷キャリア流に
対しゲート可能な導電パスを与えるため、この電荷キャ
リア流をサイリスタのターンオフ中適切なゲート電圧の
印加により阻止することができ、従ってサイリスタの可
制御電流容量が向上する。更に、第４領域と直列のＭＯ
ＳＴにより反対導電型の電荷キャリア流を制御すると、
上述した従来の ＭＯＳ制御サイリスタに比較してター
ンオフ時間が短くなる。
４領域（ｎｐｎｐサイリスタの場合のカソード）への電
気接続が第４領域と直列に集積された絶縁ゲート電界効
果トランジスタ（ＭＯＳＴ）により与えられ、このトラ
ンジスタが第４領域への反対導電型の電荷キャリア流に
対しゲート可能な導電パスを与えるため、この電荷キャ
リア流をサイリスタのターンオフ中適切なゲート電圧の
印加により阻止することができ、従ってサイリスタの可
制御電流容量が向上する。更に、第４領域と直列のＭＯ
ＳＴにより反対導電型の電荷キャリア流を制御すると、
上述した従来の ＭＯＳ制御サイリスタに比較してター
ンオフ時間が短くなる。
【０００６】第３領域のゲート電極は第３領域のチャネ
ル領域上を延在する絶縁ゲートとすることができる。第
３領域上のこの絶縁ゲートは第５領域上の絶縁ゲートと
連続させて製造を簡単にすることができる。この連続絶
縁ゲートは半導体本体内を延在する溝の側壁上に形成す
ることができる。特に、この溝は側壁を絶縁層で被覆し
、ゲート電極を形成する導電材料で満たしたトレンチの
形態に形成することができる。プレーナ技術より溝又は
トレンチ技術を用いて絶縁ゲートを形成する方が必要と
される表面積が減少すると共に一層良好な電流処理能力
が得られる。
ル領域上を延在する絶縁ゲートとすることができる。第
３領域上のこの絶縁ゲートは第５領域上の絶縁ゲートと
連続させて製造を簡単にすることができる。この連続絶
縁ゲートは半導体本体内を延在する溝の側壁上に形成す
ることができる。特に、この溝は側壁を絶縁層で被覆し
、ゲート電極を形成する導電材料で満たしたトレンチの
形態に形成することができる。プレーナ技術より溝又は
トレンチ技術を用いて絶縁ゲートを形成する方が必要と
される表面積が減少すると共に一層良好な電流処理能力
が得られる。
【０００７】本発明半導体装置の変形例では、半導体本
体の少なくとも一部分において第３、第４、第５及び第
６領域を絶縁ゲートが設けられた一導電型の他の領域と
置き換え、該他の領域が第１及び第２領域とともに、第
１及び第２主電極間の第１〜第６領域から成る構造部分
と並列に配置された３層構造を形成するようにし、該他
の領域がサイリスタのターンオフ中一導電型の電荷キャ
リアの抽出用パスを与えるようにする。このような構造
は装置のターンオフ速度を増大すると共に、一導電型の
キャリア流をバイパスすることにより最大可制御電流を
増大させることもできる。第１及び第２主電極は半導体
本体の対向表面上に設けてバーチカル装置、即ち半導体
本体の両主表面間に主電流パスを有する装置を形成する
ことができる。第５領域を第２主電極に電気的に接続し
て３端子装置を形成することができる。或は又、別の電
極を第５領域に設け、この電極及び第２主電極に供給す
る制御電圧を別々に制御し得るようにしてサイリスタタ
ーンオフ中トランジスタ動作が持続する惧れを更に減少
させることができる。
体の少なくとも一部分において第３、第４、第５及び第
６領域を絶縁ゲートが設けられた一導電型の他の領域と
置き換え、該他の領域が第１及び第２領域とともに、第
１及び第２主電極間の第１〜第６領域から成る構造部分
と並列に配置された３層構造を形成するようにし、該他
の領域がサイリスタのターンオフ中一導電型の電荷キャ
リアの抽出用パスを与えるようにする。このような構造
は装置のターンオフ速度を増大すると共に、一導電型の
キャリア流をバイパスすることにより最大可制御電流を
増大させることもできる。第１及び第２主電極は半導体
本体の対向表面上に設けてバーチカル装置、即ち半導体
本体の両主表面間に主電流パスを有する装置を形成する
ことができる。第５領域を第２主電極に電気的に接続し
て３端子装置を形成することができる。或は又、別の電
極を第５領域に設け、この電極及び第２主電極に供給す
る制御電圧を別々に制御し得るようにしてサイリスタタ
ーンオフ中トランジスタ動作が持続する惧れを更に減少
させることができる。
【０００８】
【実施例】図面を参照して本発明の実施例を説明する。
各図は略図であって、特に各半導体層や領域の厚さよう
な種々の寸法を明瞭のために大きく拡大してある。図１
は、第１主電極Ａが設けられた一導電型の第１領域４と
、この第１領域４と第１ｐｎ接合６を形成する反対導電
型の第２領域５と、この第２領域５と第２ｐｎ接合７を
形成すると共にゲート電極Ｇが設けられた一導電型の第
３領域８と、この第３領域８と第３ｐｎ接合１０を形成
すると共に第２主電極Ｃへの電気接続部を有する反対導
電型の第４領域９とを有するサイリスタが形成された半
導体本体１を有する半導体装置が示されている。
な種々の寸法を明瞭のために大きく拡大してある。図１
は、第１主電極Ａが設けられた一導電型の第１領域４と
、この第１領域４と第１ｐｎ接合６を形成する反対導電
型の第２領域５と、この第２領域５と第２ｐｎ接合７を
形成すると共にゲート電極Ｇが設けられた一導電型の第
３領域８と、この第３領域８と第３ｐｎ接合１０を形成
すると共に第２主電極Ｃへの電気接続部を有する反対導
電型の第４領域９とを有するサイリスタが形成された半
導体本体１を有する半導体装置が示されている。
【０００９】本発明では、第４領域９と第４ｐｎ接合１
２を形成する一導電型の第５領域１１と、第２主電極Ｃ
と電気的に接触すると共に第５領域１１と第５ｐｎ接合
１４を形成する反対導電型の第６領域１３と、第５領域
１１の導通チャネル領域１１０ 上にあって第４領域９
内への反対導電型の電荷キャリアに対する導電パスを形
成してサイリスタ動作を開始させるための絶縁ゲートと
を設け、第５領域１１をこの領域がサイリスタのターン
オフ中一導電型の電荷キャリアを抽出するためのパスを
与えるように電気的に接続する。このように、本発明半
導体装置では第４、第５及び第６領域９，１１及び１３
と絶縁ゲート１５とで構成される絶縁ゲート電界効果ト
ランジスタ（ＭＯＳＴ）をサイリスタの第４領域９と直
列に設け、このトランジスタが第４領域９への反対導電
型の電荷キャリア流をゲートし得る導電パスを与えるた
め、この電荷キャリア流をサイリスタのターンオフ中適
切なゲート電圧の印加により阻止することでき、これに
より電流制御能力を一層大きくし得ると共に装置のター
ンオフ時間を短くすることができる。
２を形成する一導電型の第５領域１１と、第２主電極Ｃ
と電気的に接触すると共に第５領域１１と第５ｐｎ接合
１４を形成する反対導電型の第６領域１３と、第５領域
１１の導通チャネル領域１１０ 上にあって第４領域９
内への反対導電型の電荷キャリアに対する導電パスを形
成してサイリスタ動作を開始させるための絶縁ゲートと
を設け、第５領域１１をこの領域がサイリスタのターン
オフ中一導電型の電荷キャリアを抽出するためのパスを
与えるように電気的に接続する。このように、本発明半
導体装置では第４、第５及び第６領域９，１１及び１３
と絶縁ゲート１５とで構成される絶縁ゲート電界効果ト
ランジスタ（ＭＯＳＴ）をサイリスタの第４領域９と直
列に設け、このトランジスタが第４領域９への反対導電
型の電荷キャリア流をゲートし得る導電パスを与えるた
め、この電荷キャリア流をサイリスタのターンオフ中適
切なゲート電圧の印加により阻止することでき、これに
より電流制御能力を一層大きくし得ると共に装置のター
ンオフ時間を短くすることができる。
【００１０】図１を詳細に参照して本発明による ＭＯ
Ｓゲートカソードを有するｎｐｎｐサイリスタを詳しく
説明する。図１に示す実施例においては、第１又はアノ
ード領域を一導電型の不純物（本例ではホウ素イオン）
をドープした単結晶シリコン基板として設け、代表的に
は０．０１Ω・ｃｍの抵抗率を有するものとする。次に
第２又はｎ−ベース領域５を第１領域４上に、反対導電
型（本例ではｎ導電型）の不純物、例えばヒ素を代表的
には１０１４電子／ｃｍ３ の濃度にドープした比較的
低ドープのエピタキシャルシリコン層として設ける。必
要に応じ、ｎ導電型不純物をもっと高濃度にドープした
バッファ層５０ （図１に破線で示す）を第１及び第２
領域４及び５間に設けて比較的高ドープの第１又はアノ
ード領域４からの正孔電流を適度にすることができる。 第２領域５を形成する堆積エピタキシャル層の不純物濃
度及び厚さは装置の所望の特性に依存するが、１０００
ボルト装置に対しては代表的には １００μｍ とする
ことができる。第３領域８は一導電型（本例ではＰ型）
の不純物をドープしたエピタキシャル層として設けるこ
とができ、或は又第２領域内に不純物を注入及び／又は
拡散することにより形成することもできる。
Ｓゲートカソードを有するｎｐｎｐサイリスタを詳しく
説明する。図１に示す実施例においては、第１又はアノ
ード領域を一導電型の不純物（本例ではホウ素イオン）
をドープした単結晶シリコン基板として設け、代表的に
は０．０１Ω・ｃｍの抵抗率を有するものとする。次に
第２又はｎ−ベース領域５を第１領域４上に、反対導電
型（本例ではｎ導電型）の不純物、例えばヒ素を代表的
には１０１４電子／ｃｍ３ の濃度にドープした比較的
低ドープのエピタキシャルシリコン層として設ける。必
要に応じ、ｎ導電型不純物をもっと高濃度にドープした
バッファ層５０ （図１に破線で示す）を第１及び第２
領域４及び５間に設けて比較的高ドープの第１又はアノ
ード領域４からの正孔電流を適度にすることができる。 第２領域５を形成する堆積エピタキシャル層の不純物濃
度及び厚さは装置の所望の特性に依存するが、１０００
ボルト装置に対しては代表的には １００μｍ とする
ことができる。第３領域８は一導電型（本例ではＰ型）
の不純物をドープしたエピタキシャル層として設けるこ
とができ、或は又第２領域内に不純物を注入及び／又は
拡散することにより形成することもできる。
【００１１】第３領域、本例ではＰ−ベース領域８、第
４又はカソード領域９及び第５領域１１は全て、適切に
ドープしたシリコン層のエピタキシャル成長により又は
第２領域５内への適切な不純物の注入及び／又は拡散に
より形成することができる。代表的には、１０００ボル
ト装置に対しては、Ｐ−ベース領域８は約３μｍ の厚
さ及び約１０１６原子／ｃｍ３ の不純物濃度を有する
ものとし、カソード領域９は約１μｍ の厚さ及び約１
０１６原子／ｃｍ３ の不純物濃度を有するものとする
ことができる。第５領域１１は約２μｍ の厚さ及び約
３×１０１６原子／ｃｍ３ の不純物濃度を有するもの
とすることができる。
４又はカソード領域９及び第５領域１１は全て、適切に
ドープしたシリコン層のエピタキシャル成長により又は
第２領域５内への適切な不純物の注入及び／又は拡散に
より形成することができる。代表的には、１０００ボル
ト装置に対しては、Ｐ−ベース領域８は約３μｍ の厚
さ及び約１０１６原子／ｃｍ３ の不純物濃度を有する
ものとし、カソード領域９は約１μｍ の厚さ及び約１
０１６原子／ｃｍ３ の不純物濃度を有するものとする
ことができる。第５領域１１は約２μｍ の厚さ及び約
３×１０１６原子／ｃｍ３ の不純物濃度を有するもの
とすることができる。
【００１２】本例では、次に第６領域１３を、第５領域
内に反対導電型（ｎ導電型）の不純物を適切なマスク（
図示せず）を通して慣例の方法で導入して第５領域内の
プレーナ領域として形成する。代表的には、この第６領
域は約 ０．５〜１μｍ の深さを有するものとすると
こができる。図１に示すサイリスタは ＭＯＳゲートサ
イリスタであるから、第３領域７のゲート電極Ｇは絶縁
ゲートで構成し、本例ではこの絶縁ゲートを ＭＯＳゲ
ートカソードの絶縁ゲート１５と連続させる。
内に反対導電型（ｎ導電型）の不純物を適切なマスク（
図示せず）を通して慣例の方法で導入して第５領域内の
プレーナ領域として形成する。代表的には、この第６領
域は約 ０．５〜１μｍ の深さを有するものとすると
こができる。図１に示すサイリスタは ＭＯＳゲートサ
イリスタであるから、第３領域７のゲート電極Ｇは絶縁
ゲートで構成し、本例ではこの絶縁ゲートを ＭＯＳゲ
ートカソードの絶縁ゲート１５と連続させる。
【００１３】図１に示す実施例では、絶縁ゲート１５を
、慣例の技術を用いて第６、第５、第４及び第３領域１
３， １１， ９，７を横切って第２領域５内に僅かに
侵入するトレンチ１６をエッチングして形成する。この
トレンチの深さは既知のように注意深く制御してトレン
チ１６が第３領域８を完全に横切って延在するが第２領
域５内にあまり深く侵入しないようにして装置の所望の
ブレークダウン電圧に悪影響を与えないようにする。領
域８，９及び１１に対し与えた上述の寸法に対してはト
レンチ１６は約６μｍ の深さにする。通常の清浄処理
後に薄い絶縁層１７をトレンチの側壁上に慣例の技術に
より熱成長させ、トレンチの形成に用いたマスクをその
まま用いて導電材料、本例ではドープ単結晶シリコンを
トレンチ内に堆積して第３領域のゲート電極及び第５領
域１１の導通チャネル領域１１０ 上の絶縁ゲート１５
も構成する導電プラグ１８を形成する。次に絶縁材料、
本例では二酸化シリコンの層を堆積し、この層を慣例の
フォトリソグラフィ及びエッチング技術を用いてパター
ン化して導電プラグ１８を覆うキャップ酸化層２１を形
成する。
、慣例の技術を用いて第６、第５、第４及び第３領域１
３， １１， ９，７を横切って第２領域５内に僅かに
侵入するトレンチ１６をエッチングして形成する。この
トレンチの深さは既知のように注意深く制御してトレン
チ１６が第３領域８を完全に横切って延在するが第２領
域５内にあまり深く侵入しないようにして装置の所望の
ブレークダウン電圧に悪影響を与えないようにする。領
域８，９及び１１に対し与えた上述の寸法に対してはト
レンチ１６は約６μｍ の深さにする。通常の清浄処理
後に薄い絶縁層１７をトレンチの側壁上に慣例の技術に
より熱成長させ、トレンチの形成に用いたマスクをその
まま用いて導電材料、本例ではドープ単結晶シリコンを
トレンチ内に堆積して第３領域のゲート電極及び第５領
域１１の導通チャネル領域１１０ 上の絶縁ゲート１５
も構成する導電プラグ１８を形成する。次に絶縁材料、
本例では二酸化シリコンの層を堆積し、この層を慣例の
フォトリソグラフィ及びエッチング技術を用いてパター
ン化して導電プラグ１８を覆うキャップ酸化層２１を形
成する。
【００１４】次に、慣例の金属化層１９， ２０、例え
ばアルミニウム層を半導体本体１の対向表面２及び３上
に堆積して第１（アノード）及び第２（カソード）主電
極Ａ及びＣを形成する。図１に示してないが、装置の周
縁部においてゲートＧに接点を設ける。このように、図
１に示す実施例では第５領域１１がカソード金属化によ
り第２主電極Ｃに短絡される。一般に、この装置は平面
図で見たとき（第５領域１１の表面を上から見たとき）
格子状又は綱目状のトレンチ１６を具えたセル構造にす
る。これがため、例えば、トレンチ１６は矩形格子パタ
ーンまたは六角形格子パターンに形成することができる
。図１は格子状トレンチ１６の１つの溝部の横断面図を
示す。図１に示すサイリスタの動作においては、この装
置はゲート電極Ｇに適切な正ゲート電圧＋Ｖｅ を供給
することによりターンオンする。正のゲート電圧はトレ
ンチ１６の側壁に沿う導通チャネル領域１１０ 及び８
０内にｎ導電型反転層を発生させて第２領域５内への電
子の流入を許し、第１ｐｎ接合６を順方向にバイアスせ
しめる。この第１ｐｎ接合６の順方向バイアスは正孔を
第２領域５に注入せしめ、これら正孔が第３領域８内に
流れ込み、この正孔流が実効的に第２、第３及び第４領
域５，８，９から成る ｎｐｎトランジスタのベース電
流を形成する。このトランジスタのターンオンがサイリ
スタのトリガリング又はラッチングを開始させるため、
このとき装置がスイッチオンする。
ばアルミニウム層を半導体本体１の対向表面２及び３上
に堆積して第１（アノード）及び第２（カソード）主電
極Ａ及びＣを形成する。図１に示してないが、装置の周
縁部においてゲートＧに接点を設ける。このように、図
１に示す実施例では第５領域１１がカソード金属化によ
り第２主電極Ｃに短絡される。一般に、この装置は平面
図で見たとき（第５領域１１の表面を上から見たとき）
格子状又は綱目状のトレンチ１６を具えたセル構造にす
る。これがため、例えば、トレンチ１６は矩形格子パタ
ーンまたは六角形格子パターンに形成することができる
。図１は格子状トレンチ１６の１つの溝部の横断面図を
示す。図１に示すサイリスタの動作においては、この装
置はゲート電極Ｇに適切な正ゲート電圧＋Ｖｅ を供給
することによりターンオンする。正のゲート電圧はトレ
ンチ１６の側壁に沿う導通チャネル領域１１０ 及び８
０内にｎ導電型反転層を発生させて第２領域５内への電
子の流入を許し、第１ｐｎ接合６を順方向にバイアスせ
しめる。この第１ｐｎ接合６の順方向バイアスは正孔を
第２領域５に注入せしめ、これら正孔が第３領域８内に
流れ込み、この正孔流が実効的に第２、第３及び第４領
域５，８，９から成る ｎｐｎトランジスタのベース電
流を形成する。このトランジスタのターンオンがサイリ
スタのトリガリング又はラッチングを開始させるため、
このとき装置がスイッチオンする。
【００１５】一旦ラッチ状態になると、サイリスタはゲ
ート電極Ｇに負ゲート電圧−Ｖｅ を供給してトレンチ
１６に隣接する第４領域９の導通チャネル領域９０内に
Ｐ導電型反転チャネルを発生させることによりターンオ
フさせることができる。この反転チャネルの発生は第６
領域１３から第４（カソード）領域９への電子の流入を
阻止又は少なくとも禁止する作用をなし、サイリスタの
電子を枯渇させてサイリスタのターンオフを開始させる
。更に、第３及び第５領域８及び１１間の第４（カソー
ド）領域９の導通チャネル領域９０内に形成されたＰ導
電型反転チャネルは正孔を第５領域１１と電気的に接触
するカソード金属化層２０を経て抽出する導電パスも与
える。
ート電極Ｇに負ゲート電圧−Ｖｅ を供給してトレンチ
１６に隣接する第４領域９の導通チャネル領域９０内に
Ｐ導電型反転チャネルを発生させることによりターンオ
フさせることができる。この反転チャネルの発生は第６
領域１３から第４（カソード）領域９への電子の流入を
阻止又は少なくとも禁止する作用をなし、サイリスタの
電子を枯渇させてサイリスタのターンオフを開始させる
。更に、第３及び第５領域８及び１１間の第４（カソー
ド）領域９の導通チャネル領域９０内に形成されたＰ導
電型反転チャネルは正孔を第５領域１１と電気的に接触
するカソード金属化層２０を経て抽出する導電パスも与
える。
【００１６】第６領域１３の横方向寸法は極めて小さく
して第６領域の下部からカソード金属化層までの正孔用
パス及び従ってｐｎ接合１４が十分な順方向バイアスに
なってトランジスタ動作を開始する可能性が殆どないよ
うにすることができる。第６領域１３は数個の個別の補
助領域として形成して、平面図で見て、即ち主表面３を
上から見て、第６領域はトレンチの縁に隣接して縁に沿
って間隔を置いて設けられた各別の島領域又は指状領域
から成るようにすることができる。上述したようにゲー
ト電極Ｇは連続ゲートとするが、上述したセル構造の装
置の場合には装置の周縁部のセルに、中央部のセルのゲ
ート電極から分離したゲート電極を設け、これにより中
央部のセルのターンオフを周縁部のセルと無関係に制御
し得るようにして装置のターンオフの一層良好な制御を
可能にすることができる。
して第６領域の下部からカソード金属化層までの正孔用
パス及び従ってｐｎ接合１４が十分な順方向バイアスに
なってトランジスタ動作を開始する可能性が殆どないよ
うにすることができる。第６領域１３は数個の個別の補
助領域として形成して、平面図で見て、即ち主表面３を
上から見て、第６領域はトレンチの縁に隣接して縁に沿
って間隔を置いて設けられた各別の島領域又は指状領域
から成るようにすることができる。上述したようにゲー
ト電極Ｇは連続ゲートとするが、上述したセル構造の装
置の場合には装置の周縁部のセルに、中央部のセルのゲ
ート電極から分離したゲート電極を設け、これにより中
央部のセルのターンオフを周縁部のセルと無関係に制御
し得るようにして装置のターンオフの一層良好な制御を
可能にすることができる。
【００１７】図２は本発明半導体装置の第２実施例の図
１と同様の断面図である。図２に示す装置は図１に示す
装置とは、トレンチ ＦＥＴ形 ＭＯＳゲートの代りに
、ＶＭＯＳ形ＭＯＳゲート１６０， １７０， １８０
を設ける点及び主表面３上の例えば二酸化シリコンの
絶縁領域２１を慣例の方法で限界し、次いで堆積したカ
ソード金属化層２０を慣例の方法でパターン化して第５
領域１１に別個の電気接点２２を設ける点が相違する。 この構成は、４端子となる不利があるが、第５領域を第
６領域１３と独立にバイアスすることができ、これによ
り装置のターンオフ時にｐｎ接合１４が十分に順方向バ
イアスされてトランジスタ動作を開始する惧れを完全に
避けるようにすることができる利点を有する。その他の
点については図２に示すサイリスタは図１に示すものと
同一に動作するが、ターンオフ中に抽出される正孔はカ
ソード金属化層２０とは別個の電極２２を経て抽出され
ること勿論である。図１に示す装置も同様にカソード金
属化層２０の適切なパターニングにより第５領域に別個
の電気接点を設けることができる。図２に示す装置は慣
例のＶＭＯＳ技術を用いて製造し得ると共に図１に示す
装置と同様のセル構造にすることができる。
１と同様の断面図である。図２に示す装置は図１に示す
装置とは、トレンチ ＦＥＴ形 ＭＯＳゲートの代りに
、ＶＭＯＳ形ＭＯＳゲート１６０， １７０， １８０
を設ける点及び主表面３上の例えば二酸化シリコンの
絶縁領域２１を慣例の方法で限界し、次いで堆積したカ
ソード金属化層２０を慣例の方法でパターン化して第５
領域１１に別個の電気接点２２を設ける点が相違する。 この構成は、４端子となる不利があるが、第５領域を第
６領域１３と独立にバイアスすることができ、これによ
り装置のターンオフ時にｐｎ接合１４が十分に順方向バ
イアスされてトランジスタ動作を開始する惧れを完全に
避けるようにすることができる利点を有する。その他の
点については図２に示すサイリスタは図１に示すものと
同一に動作するが、ターンオフ中に抽出される正孔はカ
ソード金属化層２０とは別個の電極２２を経て抽出され
ること勿論である。図１に示す装置も同様にカソード金
属化層２０の適切なパターニングにより第５領域に別個
の電気接点を設けることができる。図２に示す装置は慣
例のＶＭＯＳ技術を用いて製造し得ると共に図１に示す
装置と同様のセル構造にすることができる。
【００１８】図３は本発明半導体装置の変形例を示す。
上述したように、一般に本発明装置はセル構造にするこ
とができ、第６領域１３のアレー又はパターン及び格子
状の絶縁ゲート１５ （主表面を上から見たとき） が
第４、第５及び第６領域９，１１及び１３と絶縁ゲート
１５とで構成される多数の並列接続ＭＯＳＴを限界する
。
とができ、第６領域１３のアレー又はパターン及び格子
状の絶縁ゲート１５ （主表面を上から見たとき） が
第４、第５及び第６領域９，１１及び１３と絶縁ゲート
１５とで構成される多数の並列接続ＭＯＳＴを限界する
。
【００１９】図３に示す実施例では、絶縁ゲート構造の
トレンチ又は溝１６により限界された半導体本体１の部
分３０は第２領域５からカソード接点Ｃを形成する金属
化層２０が設けされた表面まで延在する一導電型、本例
ではＰ導電型、の領域を形成する。これがため、本例装
置は部分３０には３層（本例では ｐｎｐ） 構造を具
える。複数個のこれらの一導電型領域３０又はセルを装
置のセル構造内に設けることができ、例えばこれらセル
は種々の層の成長後に適当なマスクを通してホウ素のよ
うな適切な不純物を拡散させた領域３０を用いて形成す
ることができる。図３に示す装置は、ゲート電極Ｇに適
切な正ゲート電圧＋Ｖｅ が供給されたターンオン中に
導通チャネル領域１１０ 及び８０内にｎ導電型反転チ
ャネルが形成されるのに加えて領域３０の絶縁ゲート１
５に隣接する導通チャネル領域３００ 内にもｎ導電型
反転チャネルが形成される点を除いて図１及び図２に示
す装置と同様に動作する。
トレンチ又は溝１６により限界された半導体本体１の部
分３０は第２領域５からカソード接点Ｃを形成する金属
化層２０が設けされた表面まで延在する一導電型、本例
ではＰ導電型、の領域を形成する。これがため、本例装
置は部分３０には３層（本例では ｐｎｐ） 構造を具
える。複数個のこれらの一導電型領域３０又はセルを装
置のセル構造内に設けることができ、例えばこれらセル
は種々の層の成長後に適当なマスクを通してホウ素のよ
うな適切な不純物を拡散させた領域３０を用いて形成す
ることができる。図３に示す装置は、ゲート電極Ｇに適
切な正ゲート電圧＋Ｖｅ が供給されたターンオン中に
導通チャネル領域１１０ 及び８０内にｎ導電型反転チ
ャネルが形成されるのに加えて領域３０の絶縁ゲート１
５に隣接する導通チャネル領域３００ 内にもｎ導電型
反転チャネルが形成される点を除いて図１及び図２に示
す装置と同様に動作する。
【００２０】図３に示す装置のターンオフ中においては
、導通チャネル領域９０内に形成され電子の流れを禁止
するＰ導電型反転層に加えて、Ｐ導電型領域３０が装置
から正孔を抽出するパスを与える。図３に示す構造はタ
ーンオフの速度を増大すると共に、正孔電流をバイパス
することにより最大可制御電流も増大することができる
。 Ｐ導電型領域３０の使用は装置のオン抵抗値を増大する
。 しかし、ＭＯＳ セル９，１１， １３に対するＰ導電
型セル又は領域３０の比を適切に調整し、ターンオフ速
度とオン抵抗値の適切なかねあいを取ることにより装置
の構造を所望の動作特性に対し最適にすることができる
。
、導通チャネル領域９０内に形成され電子の流れを禁止
するＰ導電型反転層に加えて、Ｐ導電型領域３０が装置
から正孔を抽出するパスを与える。図３に示す構造はタ
ーンオフの速度を増大すると共に、正孔電流をバイパス
することにより最大可制御電流も増大することができる
。 Ｐ導電型領域３０の使用は装置のオン抵抗値を増大する
。 しかし、ＭＯＳ セル９，１１， １３に対するＰ導電
型セル又は領域３０の比を適切に調整し、ターンオフ速
度とオン抵抗値の適切なかねあいを取ることにより装置
の構造を所望の動作特性に対し最適にすることができる
。
【００２１】上述した各実施例では装置はバーチカル装
置、即ち半導体本体１の主表面２及び３間に主電流パス
を有する装置であるが、本発明はこれに限定されず、ラ
テラル装置、即ち主表面に沿う方向に主電流パスを有す
る装置に適用することもできる。更に、上述した装置は
トレンチ技術を用いて絶縁ゲート構造を形成しているが
、適切な幾何形状調整を用いて本発明をプレーナ技術に
適用することができ、この場合には絶縁ゲート１５を主
表面３上に形成し、領域８，９及び１１を領域１３のよ
うに、第２領域５の表面内に適切なマスクを用いて不純
物を導入してプレーナ領域として形成する。このような
プレーナ構造の場合、装置表面のチャネル長が必然的に
かなり長くなる。また、上述の例では、絶縁ゲートＧ及
び１５を連続又は一体化させたが、これらゲートは個別
にし、別々に動作させることができる。例えば、ゲート
Ｇ及び１５を絶縁ゲートＧと絶縁ゲート１５に対し別々
の溝を設けて形成することができ、またブレーナ技術を
用いる場合には適切なパターニングにより形成すること
ができる。
置、即ち半導体本体１の主表面２及び３間に主電流パス
を有する装置であるが、本発明はこれに限定されず、ラ
テラル装置、即ち主表面に沿う方向に主電流パスを有す
る装置に適用することもできる。更に、上述した装置は
トレンチ技術を用いて絶縁ゲート構造を形成しているが
、適切な幾何形状調整を用いて本発明をプレーナ技術に
適用することができ、この場合には絶縁ゲート１５を主
表面３上に形成し、領域８，９及び１１を領域１３のよ
うに、第２領域５の表面内に適切なマスクを用いて不純
物を導入してプレーナ領域として形成する。このような
プレーナ構造の場合、装置表面のチャネル長が必然的に
かなり長くなる。また、上述の例では、絶縁ゲートＧ及
び１５を連続又は一体化させたが、これらゲートは個別
にし、別々に動作させることができる。例えば、ゲート
Ｇ及び１５を絶縁ゲートＧと絶縁ゲート１５に対し別々
の溝を設けて形成することができ、またブレーナ技術を
用いる場合には適切なパターニングにより形成すること
ができる。
【００２２】上述した実施例の各領域の導電型は逆にし
てｐｎｐｎサイリスタを形成することができること勿論
であり、また本発明はシリコン以外の半導体材料、例え
ばゲルマニウム又はヒ化ガリウムのような ＩＩＩ−Ｖ
材料にも適用することができ、ヘテロ接合構造を有する
装置にも適用し得る。この場合には、例えば第６領域１
３と、第５領域１１上に炭化シリコン （シリコン装置
の場合） のような広いバンドギャップ材料を堆積して
形成し、次いで適切なマスク及びエッチング技術を用い
て第６領域１３を第５領域上にメサ構造として形成する
ことがてきる。上述した本発明の説明を読めば、更に他
の多くの変形や変更が当業者に明らかであり、本発明は
これらの変形や変更も本発明の範囲内に含むものである
こと勿論である。
てｐｎｐｎサイリスタを形成することができること勿論
であり、また本発明はシリコン以外の半導体材料、例え
ばゲルマニウム又はヒ化ガリウムのような ＩＩＩ−Ｖ
材料にも適用することができ、ヘテロ接合構造を有する
装置にも適用し得る。この場合には、例えば第６領域１
３と、第５領域１１上に炭化シリコン （シリコン装置
の場合） のような広いバンドギャップ材料を堆積して
形成し、次いで適切なマスク及びエッチング技術を用い
て第６領域１３を第５領域上にメサ構造として形成する
ことがてきる。上述した本発明の説明を読めば、更に他
の多くの変形や変更が当業者に明らかであり、本発明は
これらの変形や変更も本発明の範囲内に含むものである
こと勿論である。
【００２２】
【図１】本発明半導体装置の第１の実施例の断面図であ
る。
る。
【図２】本発明半導体装置の第２の実施例の断面図であ
る。
る。
【図３】本発明半導体装置の変形例の断面図である。
１ 半導体本体
４ 第１領域（アノード）
５ 第２領域
８ 第３領域
９ 第４領域（カソード）
Ｇ ゲート電極
１１ 第５領域
１３ 第６領域
１５ 絶縁ゲート
９，１１， １３， １５ ＭＯＳＴ１７ 絶縁層
１９ 第１主電極Ａ
２０ 第２主電極Ｃ
８０， ９０， １１０ 導通チャネル領域１６０
， １７０， １８０ ＶＭＯＳ ゲート２２ 第
６領域の電気接点 ３０ 一導電型部分 ３００ 導通チャネル領域
， １７０， １８０ ＶＭＯＳ ゲート２２ 第
６領域の電気接点 ３０ 一導電型部分 ３００ 導通チャネル領域
Claims (9)
- 【請求項１】 第１主電極が設けられた一導電型の第
１領域と、該第１領域と第１ｐｎ接合を形成する反対導
電型の第２領域と、該第２領域と第２ｐｎ接合を形成す
ると共にゲート電極が設けられた一導電型の第３領域と
、該第３領域とｐｎ接合を形成すると共に第２主電極へ
の電気接続部を有する反対導電型の第４領域とを有する
サイリスタが形成された半導体本体を具える半導体装置
において、第４領域と第４ｐｎ接合を形成する一導電型
の第５領域と、第２主電極と電気的に接触すると共に第
５領域と第５ｐｎ接合を形成する反対導電型の第６領域
と、第５領域の導通チャネル領域上にあって第４領域内
への反対導電型の電荷キャリアに対する導電パスを形成
してサイリスタ動作を開始させるための絶縁ゲートとを
設け、第５領域をこの領域がサイリスタのターンオフ中
の一導電型の電荷キャリアの抽出用パスを与えるように
接続したことを特徴とする半導体装置。 - 【請求項２】 第３領域のゲート電極は第３領域のチ
ャネル領域上を延在する絶縁ゲートで構成したことを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 第３領域上を延在する絶縁ゲートを第
５領域上を延在する絶縁ゲートと連続させたことを特徴
とする請求項２記載の半導体装置。 - 【請求項４】 前記連続絶縁ゲートは半導体本体内を
延在する溝の側壁上に形成しこたとを特徴とする請求項
３記載の半導体装置。 - 【請求項５】 前記溝は側壁が絶縁層で被覆され且つ
ゲート電極を形成する導電材料で満たされたトレンチの
形態に形成したことを特徴とする請求項４記載の半導体
装置。 - 【請求項６】 半導体本体の少なくとも一部分におい
て第３、第４、第５及び第６領域を絶縁ゲートが設けら
れた一導電型の他の領域と置き換え、該他の領域が第１
及び第２領域とともに、第１及び第２主電極間の第１〜
第６領域から成る構造部分と並列に配置された３層構造
を形成するようにし、該他の領域がサイリスタのターン
オフ中一導電型の電荷キャリアの抽出用パスを与えるよ
うにしたことを特徴とする請求項１〜５の何れかに記載
の半導体装置。 - 【請求項７】 第１主電極は半導体本体の一方の側の
主表面上に設け、第２主電極は半導体本体の反対側の主
表面上に設けたことを特徴とする請求項１〜６の何れか
に記載の半導体装置。 - 【請求項８】 第５領域を第２主電極に電気的に接続
したことを特徴とする請求項１〜７の何れかに記載の半
導体装置。 - 【請求項９】 第５領域を他の別の電極に接続したこ
とを特徴とする請求項１〜７の何れかに記載の半導体装
置。
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