JP2010171166A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】基板10の表面側に形成された拡散層25P、26P、25N、26Nと、前記拡散層25P、26P、25N、26Nの表面に形成されていて前記拡散層25P、26P、25N、26Nよりも抵抗が低い低抵抗部27P、28P、27N、28Nと、前記基板10の裏面側より前記基板10を貫通して前記拡散層25P、26P、25N、26Nを通して前記低抵抗部27P、28P、27N、28Nに接続された裏面コンタクト電極63P、64P、63N、64Nを有する。
【選択図】図1
Description
その解決手段として、アクティブ領域層の表面側にゲート絶縁膜を介してゲート電極が形成され、そのゲート電極の両側のアクティブ領域層にソース・ドレインが形成されている。そのアクティブ領域層の裏面側に、ソース・ドレインの裏面側に接続するコンタクト電極を設けるデバイス構造と、その製造方法が提案されている(例えば、特許文献1参照。)。
また、スケーリングとシステムの増加に伴い、配線層数が急激に増加してきている。そのため、歩留り低下や、配線遅延が問題となっている。
その解決手段として、いわゆる裏面コンタクト電極、裏面配線を併用することによって、配線のユーティリティを向上させ、配線層数の削減と集積度の向上を図っている(例えば、特許文献2参照。)。
これはSOI基板の埋め込み酸化膜層(BOX)に接するシリコン層に形成される拡散層の不純物濃度がシリコン層表面からイオン注入等で不純物を導入しているため、表面に比べて深さ方向(裏面方向)に低くなるのが原因である。
埋め込み酸化膜層界面の不純物濃度を上げるには、イオン注入のエネルギーを上げるか、イオン注入後の熱処理を増やすことが考えられるが、これはMOSFET特性の短チャネル効果が増大し、やはり性能低下、性能ばらつきを増大させることになる。
また、表面配線を用いる場合は、微細化が進むとゲート電極とコンタクト電極との距離が近くなり、ゲート電極とコンタクト電極、拡散層間の寄生容量が相対的に大きくなり、やはり半導体デバイスの性能が低下する問題となる。
[半導体装置の構成の第1例]
本発明の第1実施の形態に係る半導体装置の構成の第1例を、図1の概略構成断面図によって説明する。
上記半導体領域12には、Pチャネルトランジスタ形成領域とNチャネルトランジスタ形成領域とを分離する素子分離領域13が形成されている。
上記PMOSトランジスタの形成領域の上記半導体領域12にはPチャネルトランジスタ1Pが形成され、上記NMOSトランジスタの形成領域の上記半導体領域12にはNチャネルトランジスタ1Nが形成されている。
上記半導体領域12の上記Pチャネルトランジスタ形成領域上には、ゲート絶縁膜21Pを介してゲート電極22Pが形成されている。
上記ゲート絶縁膜21Pは、例えば酸化ハフニウム(HfO2)、窒化ハフニウムシリケート(HfSiON)、酸化ジルコニウム(ZrO2)、窒化ジルコニウムシリケート(ZrSiON)等のいわゆる高誘電率(High−k)膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。
上記ゲート電極22Pは、例えばポリシリコンで形成されている。もしくは、窒化チタン(TiN)、炭化タンタル(TaC)、タングステン(W)等で形成されている。
さらに上記ゲート電極22Pの両側の上記半導体領域12には拡散層25P、26Pが形成されている。この拡散層25P、26Pは、P型であり、ソース・ドレイン領域となっている。そして、上記拡散層25P、26P間の上記半導体領域12がチャネル領域となる。
また、上記拡散層25P、26Pの表面には、この拡散層25P、26Pよりも抵抗(電気抵抗)が低い低抵抗部27P、28Pが形成されている。この低抵抗部27P、28Pは、例えばシリサイド層で形成されている。このシリサイド層は、例えば、コバルト(Co)、ニッケル(Ni)、白金(Pt)、タンタル(Ta)、チタン(Ti)等の金属シリサイドで形成されている。
また、上記ゲート電極22Pがポリシリコンで形成されている場合には、上記ゲート電極22P上部にも低抵抗部29Pが形成されている。この低抵抗部29Pは、上記同様なシリサイド層で形成されている。
上記のように、上記半導体領域12にPチャネルトランジスタ1Pが形成されている。
上記ゲート絶縁膜21Nは、例えば酸化ハフニウム(HfO2)、窒化ハフニウムシリケート(HfSiON)、酸化ジルコニウム(ZrO2)、窒化ジルコニウムシリケート(ZrSiON)等のいわゆる高誘電率(High−k)膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。
上記ゲート電極22Nは、例えばポリシリコンで形成されている。もしくは、窒化チタン(TiN)、炭化タンタル(TaC)、タングステン(W)等で形成されている。
さらに上記ゲート電極22Nの両側の上記半導体領域12には拡散層25N、26Nが形成されている。この拡散層25N、26Nは、N型であり、ソース・ドレイン領域となっている。そして、上記拡散層25N、26N間の上記半導体領域12がチャネル領域となる。
また、上記拡散層25N、26Nの表面には、この拡散層25N、26Nよりも抵抗(電気抵抗)が低い低抵抗部27N、28Nが形成されている。この低抵抗部27N、28Nは、例えばシリサイド層で形成されている。このシリサイド層は、例えば、コバルト(Co)、ニッケル(Ni)、白金(Pt)、タンタル(Ta)、チタン(Ti)等の金属シリサイドで形成されている。
また、上記ゲート電極22Nがポリシリコンで形成されている場合には、上記ゲート電極22N上部にも低抵抗部29Nが形成されている。この低抵抗部29Nは、上記同様なシリサイド層で形成されている。
上記のように、上記半導体領域12にNチャネルトランジスタ1Nが形成されている。
また、上記Pチャネルトランジスタ1PとNチャネルトランジスタ1Nが形成される上記基板11は、絶縁層である第1絶縁膜11と、その上面に形成された上記半導体領域12とで形成されている。したがって、上記半導体領域12は、実質SOI基板のSOI層と同等である。そのため、上記半導体領域12に形成される上記Pチャネルトランジスタ1PとNチャネルトランジスタ1Nとは、完全空乏型のトランジスタとすることができる。
なお、半導体装置1は、上記トランジスタのいずれか一方であってもよい。
また、素子の微細化に伴い、平面レイアウト上、ゲート電極22P、22Nとコンタクト電極との距離が縮小されても、ゲート電極22P、22Nと裏面コンタクト電極63P、64P、63N、64N間の確実な絶縁分離が可能となる。
さらに、裏面コンタクト電極63P、64P、63N、64Nのアスペクト比が小さいため、コンタクト電極の微細化が容易となる。
さらに、移動度(モビリィティ)を向上させるためのいわゆるストレスライナー膜(図示せず)をトランジスタ上に設けても、そのストレスライナー膜がコンタクト電極で切断されることがないため、ストレスライナー膜のストレス効果の損失が少ない。ストレスライナー膜(CSIL:Channel Stressinduced Liner)は、通常、引張応力(Tensile)か圧縮応力(Compressive)を有する窒化シリコン膜で形成されている。
次に、本発明の第1実施の形態に係る半導体装置の構成の第2例を、図2の概略構成断面図によって説明する。なお、図2で示す半導体装置(トランジスタ)は、前記説明したPチャネルトランジスタ1Pであっても、Nチャネルトランジスタ1Nであってもよい。すなわち、ゲート電極と拡散層の両方に接続するシェアドコンタクト電極を有するものである。
上記半導体領域12には、トランジスタ形成領域を分離する素子分離領域13が形成されている。
上記トランジスタの形成領域の上記半導体領域12には、第1トランジスタ101が、例えばPチャネルトランジスタもしくはNチャネルトランジスタが形成されている。
上記半導体領域12の上記トランジスタ形成領域上には、ゲート絶縁膜21を介してゲート電極22が形成されている。
上記ゲート絶縁膜21は、例えば酸化ハフニウム(HfO2)、窒化ハフニウムシリケート(HfSiON)、酸化ジルコニウム(ZrO2)、窒化ジルコニウムシリケート(ZrSiON)等のいわゆる高誘電率(High−k)膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。
上記ゲート電極22は、例えばポリシリコンで形成されている。
さらに上記ゲート電極22の両側の上記半導体領域12には拡散層25、26が形成されている。この拡散層25、26は、Pチャネルトランジスタの場合、P型であり、Nチャネルトランジスタの場合、N型であり、ソース・ドレイン領域となっている。そして、上記拡散層25、26間の上記半導体領域12がチャネル領域となる。
また、上記拡散層25、26の表面には、この拡散層25、26よりも抵抗(電気抵抗)が低い低抵抗部27、28が形成されている。この低抵抗部27、28は、例えばシリサイド層で形成されている。このシリサイド層は、例えば、コバルト(Co)、ニッケル(Ni)、白金(Pt)、タンタル(Ta)、チタン(Ti)等の金属シリサイドで形成されている。
また、上記ゲート電極22上部にも低抵抗部29が形成されている。この低抵抗部29は、上記同様なシリサイド層で形成されている。
上記のように、上記半導体領域12に第1トランジスタ101が形成されている。
また、素子の微細化に伴い、平面レイアウト上、ゲート電極22とコンタクト電極との距離が縮小されても、ゲート電極22と裏面コンタクト電極63、64間の確実な絶縁分離が可能となる。
さらに、裏面コンタクト電極63、64のアスペクト比が小さいため、コンタクト電極の微細化が容易となる。
さらに、移動度(モビリィティ)を向上させるためのいわゆるストレスライナー膜(図示せず)をトランジスタ上に設けても、そのストレスライナー膜がコンタクト電極で切断されることがないため、ストレスライナー膜のストレス効果の損失が少ない。ストレスライナー膜(CSIL:Channel Stressinduced Liner)は、通常、引張応力(Tensile)か圧縮応力(Compressive)を有する窒化シリコン膜で形成されている。
次に、本発明の第1実施の形態に係る半導体装置の構成の第3例を、図3の概略構成断面図によって説明する。
そして、上記ゲート電極22Pの側方には空間91P、92Pを介して第1層間絶縁膜42が形成されている。また上記ゲート電極22Nの側方には空間91N、92Nを介して上記第1層間絶縁膜42が形成されている。
さらに、上記第1層間絶縁膜42上には、上記空間91P、92P、空間91N、92Nを埋め込むことなく第2層間絶縁膜43が形成されている。このように、上記第1層間絶縁膜42と上記第2層間絶縁膜43とで層間絶縁膜41が形成されている。
その他の構成は、前記図1によって説明したのと同様である。
次に、本発明の第1実施の形態に係る半導体装置の構成の第4例を、前記図1の概略構成断面図によって説明する。
次に、本発明の第1実施の形態に係る半導体装置の構成の第5例を、図4の概略構成断面図によって説明する。
上記半導体領域12には、Pチャネルトランジスタ形成領域とNチャネルトランジスタ形成領域とを分離する素子分離領域13が形成されている。
上記PMOSトランジスタの形成領域の上記半導体領域12にはPチャネルトランジスタ5Pが形成され、上記NMOSトランジスタの形成領域の上記半導体領域12にはNチャネルトランジスタ5Nが形成されている。
上記半導体領域12の上記Pチャネルトランジスタ形成領域上には、ゲート絶縁膜21Pを介してゲート電極22Pが形成されている。
上記ゲート絶縁膜21Pは、例えば酸化ハフニウム(HfO2)、窒化ハフニウムシリケート(HfSiON)、酸化ジルコニウム(ZrO2)、窒化ジルコニウムシリケート(ZrSiON)等のいわゆる高誘電率(High−k)膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。
上記ゲート電極22Pは、例えばポリシリコンで形成されている。もしくは、窒化チタン(TiN)、炭化タンタル(TaC)、タングステン(W)等で形成されている。
さらに上記ゲート電極22Pの両側の上記半導体領域12には拡散層25P、26Pが形成されている。この拡散層25P、26Pは、P型であり、ソース・ドレイン領域となっている。そして、上記拡散層25P、26P間の上記半導体領域12がチャネル領域となる。
上記のように、上記半導体領域12にPチャネルトランジスタ5Pが形成されている。
上記ゲート絶縁膜21Nは、例えば酸化ハフニウム(HfO2)、窒化ハフニウムシリケート(HfSiON)、酸化ジルコニウム(ZrO2)、窒化ジルコニウムシリケート(ZrSiON)等のいわゆる高誘電率(High−k)膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。
上記ゲート電極22Nは、例えばポリシリコンで形成されている。もしくは、窒化チタン(TiN)、炭化タンタル(TaC)、タングステン(W)等で形成されている。
さらに上記ゲート電極22Nの両側の上記半導体領域12には拡散層25N、26Nが形成されている。この拡散層25N、26Nは、N型であり、ソース・ドレイン領域となっている。そして、上記拡散層25N、26N間の上記半導体領域12がチャネル領域となる。
上記のように、上記半導体領域12にNチャネルトランジスタ5Nが形成されている。
さらに、上記電極44P、45Pにそれぞれに接続する配線46P、47Pが形成されている。また上記電極44N、45Nにそれぞれに接続する配線46N、47Nが形成されている。
また、素子の微細化に伴い、平面レイアウト上、ゲート電極22P、22Nとコンタクト電極との距離が縮小されても、ゲート電極22P、22Nと裏面コンタクト電極63P、64P、63N、64N間の確実な絶縁分離が可能となる。
さらに、裏面コンタクト電極63P、64P、63N、64Nのアスペクト比が小さいため、コンタクト電極の微細化が容易となる。
さらに、移動度(モビリィティ)を向上させるためのいわゆるストレスライナー膜(図示せず)をトランジスタ上に設けても、そのストレスライナー膜がコンタクト電極で切断されることがないため、ストレスライナー膜のストレス効果の損失が少ない。ストレスライナー膜(CSIL:Channel Stressinduced Liner)は、通常、引張応力(Tensile)か圧縮応力(Compressive)を有する窒化シリコン膜で形成されている。
[半導体装置の構成の第6例]
本発明の第2実施の形態に係る半導体装置の構成の第6例を、図5の概略構成断面図によって説明する。図5では、基板10の裏面側にメモリ素子としてキャパシタを形成した一例を示す。
上記半導体領域12には、記憶素子部15と論理素子部16を分離する素子分離領域13が形成されている。この素子分離領域13は、例えばSTI(Shallow Trench Isolation)構造であり、上記半導体領域12に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
上記記憶素子部15の上記半導体領域12には第1電界効果トランジスタTr1が形成され、上記論理素子部16の上記半導体領域12には第2電界効果トランジスタTr2が形成されている。
上記ゲート絶縁膜21M、上記ゲート電極22M、低抵抗部27M、28M等は、前記半導体装置1のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
上記ゲート絶縁膜21L、上記ゲート電極22L、低抵抗部27L、28Lは、前記半導体装置1のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
さらに、上記層間絶縁膜41上に支持基板51が形成されている。
上記キャパシタ211は、第1電極212と、第1電極212表面にキャパシタ絶縁膜213を介して形成された第2電極214とからなる。
そして、上記拡散層26Mと上記第1電極212とが、上記第1絶縁膜11、拡散層26Mを貫通して低抵抗部28Mの裏面側に接続する裏面コンタクト電極64Mによって電気的に接続されている。
さらに、上記第1絶縁膜11上には上記キャパシタ211を被覆する第2絶縁膜14が形成されている。
また、キャパシタ211とアクセストランジスタとなる第1電界効果トランジスタTr1との接続を浅い裏面コンタクト電極64Mで接続することが可能になるので、コンタクト抵抗の低減、MOSFET性能の向上、コンタクト電極歩留まり向上が図れる。
次に、本発明の第2実施の形態に係る半導体装置の構成の第7例を、図6の概略構成断面図によって説明する。図6では、基板10の裏面側にメモリ素子として抵抗変化記憶素子を形成した一例を示す。
上記半導体領域12には、記憶素子部15と論理素子部16を分離する素子分離領域13が形成されている。この素子分離領域13は、例えばSTI(Shallow Trench Isolation)構造であり、上記半導体領域12に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
上記記憶素子部15の上記半導体領域12には一つの拡散層を共有する第1電界効果トランジスタTr1と第2電界効果トランジスタTr2が隣接して形成され、上記論理素子部16の上記半導体領域12には第3電界効果トランジスタTr3が形成されている。
上記ゲート絶縁膜21M、上記ゲート電極22M、低抵抗部27M、28M等は、前記半導体装置1のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
上記ゲート絶縁膜21L、上記ゲート電極22L、低抵抗部27L、28Lは、前記半導体装置1のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
さらに、上記層間絶縁膜41上に支持基板51が形成されている。
上記抵抗変化記憶素子221は、第1電極222と記憶層223とイオン源層224と第2電極225とを積層したものからなる。
したがって、上記イオン源層224には、Cu、Ag、Znの少なくともいずれかの元素が含まれている。すなわち、上記イオン源層224は、Cu、Ag、Znの少なくとも1種のイオンを上記記憶層223に供給する、もしくは上記記憶層223に供給された上記イオンを受け入れる層である。
図面では、上記第2電極225を配線としても用いている。このため、第1電極222と記憶層223とイオン源層224を埋め込むように第2絶縁膜14が形成されていて、上記第2電極225は、上記イオン源層224に接続して、上記第2絶縁膜14上に配設されている。
また、抵抗変化記憶素子221とアクセストランジスタとなる第1、第2電界効果トランジスタTr1、Tr2との接続を浅い裏面コンタクト電極63Mで接続することが可能になる。これによって、コンタクト抵抗の低減、MOSFET性能の向上、コンタクト電極歩留まり向上が図れる。
次に、本発明の第2実施の形態に係る半導体装置の構成の第8例を、図7の概略構成断面図によって説明する。図7では、基板10の裏面側にメモリ素子として磁気抵抗記憶素子を形成した一例を示す。
上記半導体領域12には、記憶素子部15と論理素子部16を分離する素子分離領域13が形成されている。この素子分離領域13は、例えばSTI(Shallow Trench Isolation)構造であり、上記半導体領域12に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
上記記憶素子部15の上記半導体領域12には一つの拡散層を共有する第1電界効果トランジスタTr1と第2電界効果トランジスタTr2が隣接して形成され、上記論理素子部16の上記半導体領域12には第3電界効果トランジスタTr3が形成されている。
上記ゲート絶縁膜21M、上記ゲート電極22M、低抵抗部27M、28M等は、前記半導体装置1のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
上記ゲート絶縁膜21L、上記ゲート電極22L、低抵抗部27L、28Lは、前記半導体装置1のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
さらに、上記層間絶縁膜41上に支持基板51が形成されている。
上記配線235と同一層で書き込み線237が形成されている。この書き込み線237は、これに電流を流すことで磁界を発生させ、後述するMTJ膜233の自由層(Free Layer)の磁化を反転させる働きを持つ。上記書き込み線237は、例えば、銅(Cu)、アルミニウム(Al)、チタン(Ti)、タンタル(Ta)、窒化チタン(TiN)、タングステン(W)、窒化タンタル(TaN)等で形成されている。
上記書き込み線237上に第2絶縁膜14を介して磁気抵抗記憶素子231が形成されている。
上記磁気抵抗記憶素子231は、第1電極232とMTJ膜233と第2電極234とを積層したものからなり、上記第1電極232が上記コンタクト電極236に接続されている。
上記第1電極232は、例えば、窒化チタン(TiN)、タングステン(W)、白金(Pt)等で形成されている。また上記第2電極234は、例えば、白金(Pt)で形成されている。
上記MTJは、Magnetic Tunnel Junctionの略であり、磁気トンネル接合を意味する。上記MTJ膜233は、固定層(Pinning Layer)とトンネル絶縁膜(Tunnel絶縁膜)と自由層(Free Layer)の積層構造で形成されている。上記固定層は、例えば、コバルト(Co)、コバルト鉄ホウ素(CFeB)等で形成されている。上記トンネル絶縁膜は、例えば、酸化アルミニウム、酸化マグネシウム等の酸化膜で形成されている。また上記自由層は、例えば、ニッケル鉄(NiFe)とルテニウム(Ru)とニッケル鉄(NiFe)の積層膜、コバルト鉄(CoFe)等で形成されている。
さらに、上記磁気抵抗記憶素子231を埋め込むように第3絶縁膜17が形成されていている。この第3絶縁膜17には、上記磁気抵抗記憶素子231の上記第2電極234に接続し、かつ上記書き込み線237と直交する方向に上記ビット線(もしくは電源線)238が配設されている。
また、磁気抵抗記憶素子231とアクセストランジスタとなる第1電界効果トランジスタTr1との接続を浅い裏面コンタクト電極63Mで接続することが可能になるので、コンタクト抵抗の低減、MOSFET性能の向上、コンタクト電極歩留まり向上が図れる。
次に、本発明の第2実施の形態に係る半導体装置の構成の第9例を、図8の概略構成断面図によって説明する。図8では、基板10の裏面側にメモリ素子として抵抗変化記憶素子を形成した一例を示す。
上記半導体領域12には、記憶素子部15と論理素子部16を分離する素子分離領域13が形成されている。この素子分離領域13は、例えばSTI(Shallow Trench Isolation)構造であり、上記半導体領域12に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
上記記憶素子部15の上記半導体領域12には一つの拡散層を共有する第1電界効果トランジスタTr1と第2電界効果トランジスタTr2が隣接して形成され、上記論理素子部16の上記半導体領域12には第3電界効果トランジスタTr3が形成されている。
上記ゲート絶縁膜21M、上記ゲート電極22M、低抵抗部27M、28M等は、前記半導体装置1のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
上記ゲート絶縁膜21L、上記ゲート電極22L、低抵抗部27L、28Lは、前記半導体装置1のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
さらに、上記層間絶縁膜41上に支持基板51が形成されている。
上記強誘電体記憶素子241は、第1電極242と強誘電体膜243と第2電極244とを積層したものからなる。
上記裏面コンタクト電極63M側の上記第1電極242には、例えば白金(Pt)を用いる。
上記強誘電体膜243には、チタン酸ジルコン酸鉛(PZT:Pb(Zr,Ti)O3)、タンタル酸ストロンチウムビスマス(SBT:SrBi2Ta2O9)、チタン酸ビスマスランタン(BLT:(Bi,La)4Ti3O12)等を用いる。
上記第2電極244には、例えば、酸化イリジウム(IrO2)を用いる。
上記各材料は一例であって、適宜、偏光することが可能である。
さらに上記強誘電体記憶素子241を埋め込むように第2絶縁膜14が形成されていて、上記第2電極224は、上記強誘電体記憶素子241に接続する、上記コンタクト電極245が形成されている。さらに、第2絶縁膜14には上記コンタクト電極245に接続する配線246が形成されている。
また、強誘電体記憶素子241とアクセストランジスタとなる第1電界効果トランジスタTr1との接続を浅い裏面コンタクト電極63Mで接続することが可能になるので、コンタクト抵抗の低減、MOSFET性能の向上、コンタクト電極歩留まり向上が図れる。
[半導体装置の製造方法の第1例]
本発明の第3実施の形態に係る半導体装置の製造方法の第1例を、図9〜図11の製造工程断面図によって説明する。この製造方法は、前記第1実施の形態の第1例の製造方法である。
通常のトランジスタ形成プロセスによって、PチャネルトランジスタとNチャネルトランジスタを形成する。
まず、上記半導体領域12にPチャネルトランジスタ形成領域とNチャネルトランジスタ形成領域を分離する素子分離領域13を形成する。
次に、上記半導体領域12上にゲート絶縁膜21(21P、21N)を介してゲート電極22(22P、22N)を形成する。なお、ゲート絶縁膜21P、21Nの膜厚を変えて形成する場合には、別々のプロセスによってゲート絶縁膜を形成する。このゲート絶縁膜21の形成方法は、例えば、熱酸化、プラズマ酸化、プラズマ窒化法で形成された熱酸化窒化膜や有機金属化学気相成長(MOCVD)法、原子層蒸着(ALD)法による。MOCVDはmetal-organic chemical vapor deposition略である。ALDはAtomic Layer Depositionの略である。
上記ゲート絶縁膜21は、例えば酸化ハフニウム(HfO2)、窒化ハフニウムシリケート(HfSiON)、酸化ジルコニウム(ZrO2)、窒化ジルコニウムシリケート(ZrSiON)等のいわゆる高誘電率(High−k)膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成される。
上記ゲート電極22は、例えばポリシリコンで形成される。もしくは、窒化チタン(TiN)、炭化タンタル(TaC)、タングステン(W)等で形成されている。
また、上記ゲート電極22がポリシリコンで形成されている場合には、上記低抵抗部27、28と同時に、上記ゲート電極22上部にも低抵抗部29(29P、29N)が形成される。
同時に、上記第1絶縁膜11に、上記拡散層25N、26Nに通じるコンタクトホール61N、62Nを形成する。このコンタクトホール61N、62Nは、上記拡散層25N、26Nを貫通して、上記低抵抗部27N、28Nの裏面側に達する。
次に、通常の配線形成プロセスによって、上記配線溝65P、66P内に上記裏面コンタクト電極63P、64Pに接続する配線67P、68Pを形成する。同時に、上記配線溝65N、66N内に上記裏面コンタクト電極63N、64Nに接続する配線67N、68Nを形成する。上記配線67P、68P、67N、68Nは、上記配線溝65P、66P、65N、66N内に金属材料もしくはこれらの複合膜を埋め込んで形成される。上記金属材料には、例えば、チタン(Ti)、窒化チタン(TiN)、タンタル(Ta)、窒化タンタル(TaN)、ルテニウム(Ru)、銅(Cu)等が挙げられる。
また、素子の微細化に伴い、平面レイアウト上、ゲート電極22とコンタクト電極との距離が縮小されても、ゲート電極22と裏面コンタクト電極63P、64P、63N、64N間の確実な絶縁分離が可能となる。
さらに、裏面コンタクト電極63P、64P、63N、64Nのアスペクト比が小さいため、コンタクト電極の微細化が容易となる。
さらに、移動度(モビリィティ)を向上させるために、トランジスタ上にストレスライナー膜(図示せず)を形成しても、そのストレスライナー膜をコンタクト電極で切断することがないため、ストレスライナー膜のストレス効果の損失が少ない。ストレスライナー膜(CSIL:Channel Stressinduced Liner)は、通常、引張応力(Tensile)か圧縮応力(Compressive)を有する窒化シリコン膜で形成される。
次に、本発明の第3実施の形態に係る半導体装置の製造方法の第2例を、図12の製造工程断面図によって説明する。この第2例は、前記第1実施の形態の半導体装置の第2例の製造方法である。
上記ゲート絶縁膜21は、例えば酸化ハフニウム(HfO2)、窒化ハフニウムシリケート(HfSiON)、酸化ジルコニウム(ZrO2)、窒化ジルコニウムシリケート(ZrSiON)等のいわゆる高誘電率(High−k)膜で形成される。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成される。
上記ゲート電極22は、例えばポリシリコンで形成される。
さらに、例えばイオン注入法によって、上記ゲート電極22の両側の上記半導体領域12に拡散層25、26を形成する。この拡散層25、26は、Pチャネルトランジスタの場合、P型不純物がイオン注入されて形成され、Nチャネルトランジスタの場合、N型フッ化炭素(CFx)がイオン注入されて形成され、ソース・ドレイン領域となる。そして、上記拡散層25、26間の上記半導体領域12がチャネル領域となる。
同時に、上記ゲート電極22上部にも低抵抗部29が形成される。
上記のように、上記半導体領域12に第1トランジスタ101を形成する。
このようにして、第1トランジスタ101と第2トランジスタ102とを有する半導体装置2が形成される。
次いで、上記半導体領域12の裏面側に第1絶縁膜11を形成する。このようにして、第1絶縁膜11上に半導体領域12が形成されている基板10を形成する。上記第1絶縁膜11は、例えば、窒化シリコン(SiN)膜、酸化シリコン(SiO2)膜、炭化酸化シリコン(SiOC)膜、窒化炭化酸化シリコン(SiOCN)膜、もしくはこれらの複合膜で形成される。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成される。
次に、通常の配線形成プロセスによって、上記配線溝65、66内に上記裏面コンタクト電極63、64に接続する配線67、68を形成する。上記配線67、68は、上記配線溝65、66内に、例えば、チタン(Ti)、窒化チタン(TiN)、タンタル(Ta)、窒化タンタル(TaN)、ルテニウム(Ru)、銅(Cu)等の金属材料もしくはこれらの複合膜を埋め込んで形成される。
次に、本発明の第3実施の形態に係る半導体装置の製造方法の第3例を、図13の製造工程断面図によって説明する。この第3例は、前記半導体装置の製造方法の第1例において、サイドウォールを形成した後、除去して、空間を形成する製造方法であり、前記第1実施の形態の半導体装置の第3例の製造方法である。
すなわち、半導体領域12上にゲート絶縁膜21(21P、21N)を介してゲート電極22(22P、22N)が形成され、このゲート電極22の側壁にサイドウォール23、24が形成されている。このサイドウォール23、24は、例えば酸化シリコン(SiO2)、窒化シリコン、酸窒化シリコン等で形成される。もしくは、これらの複合膜で形成される。また、ゲート電極22(22P、22N)の両側の半導体領域12には、ソース・ドレイン領域となる拡散層25(25P、25N)、26(26P、26N)が形成されている。
さらに、通常のシリサイド化プロセスによって、上記拡散層25、26の表面にこの拡散層25、26よりも抵抗が低い低抵抗部27、28をシリサイド層で形成する。上記シリサイド層は、例えば、コバルト(Co)、ニッケル(Ni)、白金(Pt)、タンタル(Ta)、チタン(Ti)等の金属シリサイドで形成される。
また、図示はしていないが、上記ゲート電極22がポリシリコンで形成されている場合には、上記低抵抗部27、28と同時に、上記ゲート電極22上部にも低抵抗部(図示せず)が形成される。
このようにして、上記第1層間絶縁膜42と上記第2層間絶縁膜43とで層間絶縁膜41が形成される。さらに層間絶縁膜41じょうに支持基板51が張り合わされて形成される。
その後の製造工程は、前記半導体装置の製造方法の第1例によって説明したのと同様である。
次に、本発明の第3実施の形態に係る半導体装置の製造方法の第4例を説明する。
その後は、前記半導体装置の製造方法の第3例と同様に、上記第2層間絶縁膜43を形成する工程以降を行えばよい。
次に、本発明の第3実施の形態に係る半導体装置の製造方法の第5例を、図14〜図16の製造工程断面図によって説明する。
具体的には、例えば、上記Pチャネルトランジスタ5Pと上記Nチャネルトランジスタ5Nを被覆する第1層間絶縁膜を形成する。その後、この第1層間絶縁膜に上記拡散層25P、26P、上記拡散層25N、26Nに達するコンタクトホールを形成し、各コンタクトホールに、上記電極44P、45P、電極44N、45Nを形成する。
次に、上記第1層間絶縁膜上に第2層間絶縁膜を形成する。次いで、この第2層間絶縁膜に上記電極44P、45P、電極44N、45Nに接続される配線溝を形成し、各配線溝に、上記配線46P、47P、配線46N、47Nを形成する。さらに、第2層間絶縁膜上に第3層間絶縁膜を形成する。この第3層間絶縁膜の表面を平坦化する。
上記層間絶縁膜41は、例えば、窒化シリコン(SiN)膜、酸化シリコン(SiO2)膜、炭化酸化シリコン(SiOC)膜、窒化炭化酸化シリコン(SiOCN)膜、もしくはこれらの複合膜で形成される。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成される。
その後、SOI基板310の第1支持基板311と絶縁層312を除去する。
図面では、除去前の状態を示した。
同時に、上記第1絶縁膜11に、上記拡散層25N、26Nに通じるコンタクトホール61N、62Nを形成する。このコンタクトホール61N、62Nは、上記拡散層25N、26Nを貫通して、上記低抵抗部となる上記電極44N、45Nの裏面側に達する。
また、素子の微細化に伴い、平面レイアウト上、ゲート電極22P、22Nとコンタクト電極との距離が縮小されても、ゲート電極22P、22Nと裏面コンタクト電極63P、64P、63N、64N間の確実な絶縁分離が可能となる。
さらに、裏面コンタクト電極63P、64P、63N、64Nのアスペクト比が小さいため、コンタクト電極の微細化が容易となる。
さらに、移動度(モビリィティ)を向上させるためのいわゆるストレスライナー膜(図示せず)をトランジスタ上に設けても、そのストレスライナー膜がコンタクト電極で切断されることがないため、ストレスライナー膜のストレス効果の損失が少ない。ストレスライナー膜(CSIL:Channel Stressinduced Liner)は、通常、引張応力(Tensile)か圧縮応力(Compressive)を有する窒化シリコン膜で形成される。
Claims (19)
- 基板の表面側に形成された拡散層と、
前記拡散層の表面に形成されていて前記拡散層よりも抵抗が低い低抵抗部と、
前記基板の裏面側より前記基板を貫通して前記拡散層を通して前記低抵抗部に接続された裏面コンタクト電極を有する
半導体装置。 - 前記基板の表面側に少なくとも半導体領域を有し、
前記半導体領域上にゲート絶縁膜を介してゲート電極が形成され、
前記ゲート電極の両側の前記半導体領域に前記拡散層が形成されている
請求項1記載の半導体装置。 - 前記基板は絶縁層とこの絶縁層上に形成された前記半導体領域とからなり、
前記半導体領域上にゲート絶縁膜を介して形成された前記ゲート電極と、前記ゲート電極の両側の前記半導体領域に前記拡散層で形成されたソース・ドレイン領域とを有するトランジスタは完全空乏型のトランジスタである
請求項2記載の半導体装置。 - 前記低抵抗部はシリサイド層からなる
請求項1、請求項2または請求項3記載の半導体装置。 - 前記ゲート電極の表面側にシリサイド層を有し、
前記裏面コンタクト電極は、前記拡散層の一方の拡散層に形成された前記シリサイド層と前記ゲート電極に形成された前記シリサイド層の両方のシリサイド層に接続されている
請求項4記載の半導体装置。 - 前記ゲート電極の側方に、空間を介して絶縁膜が形成されている
請求項2記載の半導体装置。 - 前記ゲート電極の側壁にサイドウォールが形成されていて、
前記サイドウォールは酸化シリコンよりも誘電率が低い低誘電率膜からなる
請求項2記載の半導体装置。 - 前記低抵抗部は電極からなる
請求項1記載の半導体装置。 - 前記裏面コンタクト電極にメモリ素子が接続されている
請求項1記載の半導体装置。 - 前記メモリ素子はキャパシタからなる
請求項9記載の半導体装置。 - 前記メモリ素子は抵抗変化記憶素子からなる
請求項9記載の半導体装置。 - 前記メモリ素子は磁気抵抗記憶素子からなる
請求項9記載の半導体装置。 - 前記メモリ素子は強誘電体記憶素子からなる
請求項9記載の半導体装置。 - 第1支持基板上に絶縁層を介してシリコン層が形成されているSOI基板の該シリコン層上にゲート絶縁膜を介してゲート電極を形成し、該ゲート電極の両側の前記シリコン層に拡散層を形成してトランジスタを形成する工程と、
前記拡散層の表面に前記拡散層よりも抵抗が低い低抵抗部を形成する工程と、
前記シリコン層上に前記トランジスタを被覆する絶縁膜を介して第2支持基板を形成し、さらに前記第1支持基板および前記絶縁層を除去する工程と、
前記シリコン層に層間絶縁膜を形成し、該層間絶縁膜と前記シリコン層に前記低抵抗部に接続する裏面コンタクト電極を形成する工程を有する
半導体装置の製造方法。 - 前記低抵抗部をシリサイド層で形成する
請求項14記載の半導体装置の製造方法。 - 前記低抵抗部をシリサイド層で形成するとき、前記ゲート電極の表面にもシリサイド層を形成し、
前記裏面コンタクト電極を前記拡散層の一方の拡散層に形成された前記シリサイド層および前記ゲート電極に形成されたシリサイド層に接続させる
請求項15記載の半導体装置の製造方法。 - 前記ゲート電極を形成した後で前記拡散層を形成する前に、前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極および前記サイドウォールを被覆する第1絶縁膜を形成する工程と、
前記サイドウォール上部を露出させる工程と、
前記サイドウォールを除去して前記ゲート電極と前記第1絶縁膜との間に空間を形成する工程と、
前記空間を残して前記第1絶縁膜上に第2絶縁膜を形成して、前記第1絶縁膜と該第2絶縁膜とで前記絶縁膜を形成する工程と有する
請求項14記載の半導体装置の製造方法。 - 前記空間に酸化シリコンよりも誘電率が低い低誘電率膜を埋め込む工程を有する
請求項17記載の半導体装置の製造方法。 - 前記低抵抗部を電極で形成する
請求項14記載の半導体装置の製造方法。
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