JPH088560B2 - 並列処理型同期語検出器 - Google Patents
並列処理型同期語検出器Info
- Publication number
- JPH088560B2 JPH088560B2 JP62181842A JP18184287A JPH088560B2 JP H088560 B2 JPH088560 B2 JP H088560B2 JP 62181842 A JP62181842 A JP 62181842A JP 18184287 A JP18184287 A JP 18184287A JP H088560 B2 JPH088560 B2 JP H088560B2
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- JP
- Japan
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- clock
- uwh
- circuit
- input
- parallel
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は高速ディジタル通信において、低速の同期
語検出器を複数個用いて並列処理することにより高速に
同期語を検出する並列処理型同期語検出回路に関するも
のである。
語検出器を複数個用いて並列処理することにより高速に
同期語を検出する並列処理型同期語検出回路に関するも
のである。
「従来の技術」 従来この種の回路として並列処理型ディジタル相関回
路があり、第６図に２並列処理の場合のその構成例を示
す。
路があり、第６図に２並列処理の場合のその構成例を示
す。
１は入力信号端子、２は入力クロック端子、３はリン
グカウンタ、４はシフトレジスタ、5,6はリングカウン
タ３により生成された分周クロック、7,8は単体のディ
ジタル相関器、9,10はディジタル相関器7,8に対応した
相関出力信号、11は正しいクロック位相の相関出力信号
を選択する選択回路、12は並列処理型ディジタル相関回
路出力信号である。
グカウンタ、４はシフトレジスタ、5,6はリングカウン
タ３により生成された分周クロック、7,8は単体のディ
ジタル相関器、9,10はディジタル相関器7,8に対応した
相関出力信号、11は正しいクロック位相の相関出力信号
を選択する選択回路、12は並列処理型ディジタル相関回
路出力信号である。
第７図は、第６図の動作を説明するタイムチャートで
あり、A,Bは２つのクロック位相に対応した入力信号
列、Ｃはリングカウンタ３の入力波形、D,Eは出力波形
を示している。
あり、A,Bは２つのクロック位相に対応した入力信号
列、Ｃはリングカウンタ３の入力波形、D,Eは出力波形
を示している。
第８図は、第６図中の単体のディジタル相関器７の詳
細図（レジスタ長８ビットの場合）である。13,14は既
知信号パターンr1〜r8と入力信号s1〜s8との一致／不一
致を判定する回路であり、15は一致ビット数の和を算出
する和回路である。
細図（レジスタ長８ビットの場合）である。13,14は既
知信号パターンr1〜r8と入力信号s1〜s8との一致／不一
致を判定する回路であり、15は一致ビット数の和を算出
する和回路である。
この従来用いられている並列処理型ディジタル相関回
路の動作概略は、以下の通りである。
路の動作概略は、以下の通りである。
入力信号端子１からの入力信号は、入力クロック端子
２からのクロックに基づきシフトレジスタ４に読み込ま
れる。リングカウンタ３では、入力クロック端子２のク
ロック（第６図Ｃ）を分周し、第７図D,Eに示す分周出
力クロック5,6（第７図D,E）が得られる。単体のディジ
タル相関器7,8には、各々シフトレジスタ４の値が並列
信号として入力され、既知信号パターンr1〜r8と比較さ
れる。この比較結果をもとに一致ビット数が出力され
る。この時クロック位相と入力信号位相との関係が第７
図Ａに示すｊ＝０の場合であればディジタル相関器７の
出力信号が正しく、以下同様に第７図Ｂに示すｊ＝１の
場合にはディジタル相関器８の出力信号が正しい出力と
なる。選択回路11では、クロック位相と入力信号位相と
の関係を何らかの適当な方法により調整し、正しい相関
器出力を選択して順次出力信号9,10を切り換えることに
より出力信号12を得る。
２からのクロックに基づきシフトレジスタ４に読み込ま
れる。リングカウンタ３では、入力クロック端子２のク
ロック（第６図Ｃ）を分周し、第７図D,Eに示す分周出
力クロック5,6（第７図D,E）が得られる。単体のディジ
タル相関器7,8には、各々シフトレジスタ４の値が並列
信号として入力され、既知信号パターンr1〜r8と比較さ
れる。この比較結果をもとに一致ビット数が出力され
る。この時クロック位相と入力信号位相との関係が第７
図Ａに示すｊ＝０の場合であればディジタル相関器７の
出力信号が正しく、以下同様に第７図Ｂに示すｊ＝１の
場合にはディジタル相関器８の出力信号が正しい出力と
なる。選択回路11では、クロック位相と入力信号位相と
の関係を何らかの適当な方法により調整し、正しい相関
器出力を選択して順次出力信号9,10を切り換えることに
より出力信号12を得る。
このように直並列変換部とディジタル相関器7,8とが
分離されず一体となった構成であるため、つまりシフト
レジスタ４の信号をディジタル相関器7,8へ読み込むに
は、シフトレジスタ４の内容が変化しないうちに行う必
要があり、そのためディジタル相関器7,8の動作速度を
シフトレジスタ４のそれと等しくする必要があり、以下
の欠点を有する。まず第６図に示す入力信号端子１の入
力信号はシフトレジスタ４を経てディジタル相関器7,8
内のシフトレジスタに入力されるため、シフトレジスタ
４での伝搬遅延tpdと低速部であるディジタル相関器7,8
内のシフトレジスタのセットアップタイムtsuとにより
上限動作周波数fupは（３）式で制限される。
分離されず一体となった構成であるため、つまりシフト
レジスタ４の信号をディジタル相関器7,8へ読み込むに
は、シフトレジスタ４の内容が変化しないうちに行う必
要があり、そのためディジタル相関器7,8の動作速度を
シフトレジスタ４のそれと等しくする必要があり、以下
の欠点を有する。まず第６図に示す入力信号端子１の入
力信号はシフトレジスタ４を経てディジタル相関器7,8
内のシフトレジスタに入力されるため、シフトレジスタ
４での伝搬遅延tpdと低速部であるディジタル相関器7,8
内のシフトレジスタのセットアップタイムtsuとにより
上限動作周波数fupは（３）式で制限される。
すなわち、シフトレジスタ４としていくら高速シフト
レジスタを使用してtpdを小さくし、かつ低速部の並列
数を増加させても低速部のtsuで支配される上限動作周
波数fup以上の高速入力信号を扱えないという欠点があ
った。
レジスタを使用してtpdを小さくし、かつ低速部の並列
数を増加させても低速部のtsuで支配される上限動作周
波数fup以上の高速入力信号を扱えないという欠点があ
った。
また、この従来の回路は自動的にクロック位相の不確
定性を除去する機能を有しないという欠点があった。
定性を除去する機能を有しないという欠点があった。
「問題点を解決するための手段」 この発明によれば入力ディジタル信号列は直並列変換
回路により２列のディジタル信号に変換され、その２列
のディジタル信号1，2は２個の再配置回路により、
次の２種の配置変換が行われる。
回路により２列のディジタル信号に変換され、その２列
のディジタル信号1，2は２個の再配置回路により、
次の２種の配置変換が行われる。
はPi信号（ｉ＝1,2）を１ビット遅延させることを
示す。この再配置回路の出力信号P1，P2は２個のディジ
タル相関器により２種の同期語検出が行われ、これらデ
ィジタル相関器の出力の２種の低速同期語検出パルスを
もとに正しいクロック位相の高速同期語検出パルスが同
期語検出パルス選択回路で生成される。
示す。この再配置回路の出力信号P1，P2は２個のディジ
タル相関器により２種の同期語検出が行われ、これらデ
ィジタル相関器の出力の２種の低速同期語検出パルスを
もとに正しいクロック位相の高速同期語検出パルスが同
期語検出パルス選択回路で生成される。
この同期語検出パルス選択回路では、周波数f0Hzの高
速クロックが２分周されて、クロック幅1/f0秒、周期2/
f0秒の２種のクロック位相のクロックが発生され、その
出力クロックDP1，DP2と、これらクロック位相に対応し
た２種の同期語検出パルスUWh1，UWh2とが入力され、 UWh＝UWh1・DP2＋UWh2・DP1 なる演算により正しい同期語検出パルスが得られる。
速クロックが２分周されて、クロック幅1/f0秒、周期2/
f0秒の２種のクロック位相のクロックが発生され、その
出力クロックDP1，DP2と、これらクロック位相に対応し
た２種の同期語検出パルスUWh1，UWh2とが入力され、 UWh＝UWh1・DP2＋UWh2・DP1 なる演算により正しい同期語検出パルスが得られる。
このようにこの発明では直並列変換部とディジタル相
関器とを完全に分離したため、並列処理数に応じてディ
ジタル相関器の動作周波数を低下することができ、逆に
云えば並列処理数に比例して動作周波数を増加させるこ
とが可能となり、かつクロック位相の不確定性を除去し
た正しい高速同期語検出パルスを得ることができる。
関器とを完全に分離したため、並列処理数に応じてディ
ジタル相関器の動作周波数を低下することができ、逆に
云えば並列処理数に比例して動作周波数を増加させるこ
とが可能となり、かつクロック位相の不確定性を除去し
た正しい高速同期語検出パルスを得ることができる。
「実施例」 第１図はこの発明の実施例を示す。
16は直列信号入力端子、17は直並列変換回路、18はク
ロック入力端子、19はカウンタ、20は分周クロック、2
1,22は単体のディジタル相関器、23はデコーダ、24はセ
レクタ、25は同期語検出パルス出力端子である。
ロック入力端子、19はカウンタ、20は分周クロック、2
1,22は単体のディジタル相関器、23はデコーダ、24はセ
レクタ、25は同期語検出パルス出力端子である。
第２図は第１図の直並列変換回路の動作を説明するタ
イムチャートであり、Ａは入力クロック、Ｂは入力直列
信号、Ｃはカウンタ19の分周クロック、D,Eは直並列変
換回路17の出力の並列信号である。
イムチャートであり、Ａは入力クロック、Ｂは入力直列
信号、Ｃはカウンタ19の分周クロック、D,Eは直並列変
換回路17の出力の並列信号である。
第３図はデコーダ23の動作を説明するタイムチャート
であり、Ａは入力クロック、F,Gはデコーダ23の出力パ
ルス信号である。
であり、Ａは入力クロック、F,Gはデコーダ23の出力パ
ルス信号である。
第１図に示す並列処理型同期語検出器を動作するに
は、入力端子16から高速の直列信号Ｂを入力とし、直並
列変換回路17とカウンタ19とにより1/2の動作周波数を
有する低速並列信号D,Eに変換する。
は、入力端子16から高速の直列信号Ｂを入力とし、直並
列変換回路17とカウンタ19とにより1/2の動作周波数を
有する低速並列信号D,Eに変換する。
この時の入出力信号のタイムチャートは第２図に示す
通りである。入力信号を直並列変換する場合、入力クロ
ックと分周クロックの位相関係には本例では２つの場合
が存在し、各場合に対応して直並列変換された信号の出
力パターンは異なる。この２つの信号パターンに対応し
て低速同期語検出器、つまりディジタル相関器21,22を
設けることにより、２つのうち１個の検出器から同期語
検出パルスが得られる。ディジタル相関器21,22のうち
どの相関器から検出パルスが得られるかにより、クロッ
クの不確定性を除去し再び高速の同期語検出パルスを得
ることができる。すなわちデコーダ23により第３図に示
すような２通りのパルス列（DP1，DP2）を生成する。セ
レクタ24においてディジタル相関器21,22の出力信号（U
Wh1，UWh2）を制御入力として２通りのパルス列のうち
１つを選択することにより、正しい高速同期語検出パル
スUWhを得ることが可能となる。この時の関係は、UWh＝
UWh1・DP2＋UWh2・DP1で得られる。
通りである。入力信号を直並列変換する場合、入力クロ
ックと分周クロックの位相関係には本例では２つの場合
が存在し、各場合に対応して直並列変換された信号の出
力パターンは異なる。この２つの信号パターンに対応し
て低速同期語検出器、つまりディジタル相関器21,22を
設けることにより、２つのうち１個の検出器から同期語
検出パルスが得られる。ディジタル相関器21,22のうち
どの相関器から検出パルスが得られるかにより、クロッ
クの不確定性を除去し再び高速の同期語検出パルスを得
ることができる。すなわちデコーダ23により第３図に示
すような２通りのパルス列（DP1，DP2）を生成する。セ
レクタ24においてディジタル相関器21,22の出力信号（U
Wh1，UWh2）を制御入力として２通りのパルス列のうち
１つを選択することにより、正しい高速同期語検出パル
スUWhを得ることが可能となる。この時の関係は、UWh＝
UWh1・DP2＋UWh2・DP1で得られる。
但し｛・｝は論理積、｛＋｝は論理和を示す。
第４図は第１図のディジタル相関器21,22単体の構成
を詳細に説明するための図である。26,27は直並列変換
回路17の出力信号P1,P2を入力するための入力信号端
子、28は再配置回路、29はカウンタ19の分周クロック入
力端子、30,31は再配置回路28の出力信号、32はディジ
タル相関検出部、33はアダー、34はコンパレータ、35は
しきい値入力端子、36は相関検出パルス出力端子であ
る。
を詳細に説明するための図である。26,27は直並列変換
回路17の出力信号P1,P2を入力するための入力信号端
子、28は再配置回路、29はカウンタ19の分周クロック入
力端子、30,31は再配置回路28の出力信号、32はディジ
タル相関検出部、33はアダー、34はコンパレータ、35は
しきい値入力端子、36は相関検出パルス出力端子であ
る。
第５図は第４図中の再配置回路28の詳細図であり、デ
ィジタル相関器21,22に対応して、それぞれA,Bの再配置
回路構成を有し、Ａは前記（１）式の動作を行い、Ｂは
前記（２）式の動作を行うものである。
ィジタル相関器21,22に対応して、それぞれA,Bの再配置
回路構成を有し、Ａは前記（１）式の動作を行い、Ｂは
前記（２）式の動作を行うものである。
この回路を動作させるには、あらかじめディジタル相
関検出部32のレジスタに基準パタンを設定しておき、端
子26,27より並列信号を再配置回路28を経由してディジ
タル相関検出部32に入力する。ディジタル相関検出部32
では基準パターンと入力パターンとの一致ビット数を算
出し、アダー33にてディジタル相関検出部全体の一致ビ
ット数を算出する。アダー33の出力信号はコンパレータ
34に入力され、あらかじめしきい値入力端子35より入力
されていたしきい値と比較され、しきい値以上であれば
同期語検出パルスを出力端子36より出力する。
関検出部32のレジスタに基準パタンを設定しておき、端
子26,27より並列信号を再配置回路28を経由してディジ
タル相関検出部32に入力する。ディジタル相関検出部32
では基準パターンと入力パターンとの一致ビット数を算
出し、アダー33にてディジタル相関検出部全体の一致ビ
ット数を算出する。アダー33の出力信号はコンパレータ
34に入力され、あらかじめしきい値入力端子35より入力
されていたしきい値と比較され、しきい値以上であれば
同期語検出パルスを出力端子36より出力する。
第１図に示したように高速動作が要求される直並列変
換回路17と低速動作可能な同期語検出器、つまりディジ
タル相関器21,22とが完全に分離されている構成となっ
ていることから本質的に並列処理数を増加させれば従来
のような動作速度の上限は存在しなくなる。
換回路17と低速動作可能な同期語検出器、つまりディジ
タル相関器21,22とが完全に分離されている構成となっ
ていることから本質的に並列処理数を増加させれば従来
のような動作速度の上限は存在しなくなる。
「発明の効果」 以上説明したように、この発明の同期語検出回路では
直並列変換回路17の高速処理回路とディジタル相関器2
1,22の低速処理回路とを完全に分離することにより、デ
ィジタル相関器21,22の動作速度を遅くすることがで
き、並列処理数を増加させれば低速処理回路の動作周波
数に依存せず高速信号の同期語検出が可能となる利点が
ある。
直並列変換回路17の高速処理回路とディジタル相関器2
1,22の低速処理回路とを完全に分離することにより、デ
ィジタル相関器21,22の動作速度を遅くすることがで
き、並列処理数を増加させれば低速処理回路の動作周波
数に依存せず高速信号の同期語検出が可能となる利点が
ある。
またこの発明の同期語検出回路では２相PSK変復調方
式のような入力信号として１系統からなる場合に対して
述べたが、４相PSKというような多相位相変調方式を用
いた場合の複数系列を入力信号とする場合にも応用可能
である。
式のような入力信号として１系統からなる場合に対して
述べたが、４相PSKというような多相位相変調方式を用
いた場合の複数系列を入力信号とする場合にも応用可能
である。
第１図はこの発明の実施例を示すブロック図、第２図は
第１図中の直並列変換回路17の動作を説明するタイムチ
ャート、第３図は第１図中のデコーダ23の動作を説明す
るタイムチャート、第４図は、第１図中のディジタル相
関器21単体の詳細構成例を示すブロック図、第５図は第
４図中の再配置回路28の詳細図、第６図は従来の並列処
理型ディジタル相関回路の構成を示すブロック図、第７
図は第６図の動作を説明するタイムチャート、第８図は
第６図中の単体のディジタル相関器７の詳細を示すブロ
ック図である。
第１図中の直並列変換回路17の動作を説明するタイムチ
ャート、第３図は第１図中のデコーダ23の動作を説明す
るタイムチャート、第４図は、第１図中のディジタル相
関器21単体の詳細構成例を示すブロック図、第５図は第
４図中の再配置回路28の詳細図、第６図は従来の並列処
理型ディジタル相関回路の構成を示すブロック図、第７
図は第６図の動作を説明するタイムチャート、第８図は
第６図中の単体のディジタル相関器７の詳細を示すブロ
ック図である。
Claims (2)
- 【請求項１】入力ディジタル信号列を２列のディジタル
信号列に変換する直並列変換回路と、 その直並列変換回路の出力信号1，2を入力として
（１）式および（２）式に示す２種の配置変換を行う２
個の再配置回路と、 但し、iはPi信号（ｉ＝1,2）を１ビット遅延させるこ
とを示す。 これら再配置回路の出力信号P1，P2を並列入力信号とし
て２種の同期語検出を行う２個のディジタル相関器と、 これらディジタル相関器出力の２種の低速同期語検出パ
ルスをもとに正しいクロック位相の高速同期語検出パル
スを生成する同期語検出パルス選択回路とを有する並列
処理型同期語検出器。 - 【請求項２】前記同期語検出パルス選択回路は周波数f0
Hzの高速クロックを２分周し、クロック幅1/f0sec、周
期2/f0secを有する２種のクロック位相を発生する回路
をそなえ、その回路出力信号DP1，DP2とそのクロック位
相に対応した２種の同期語検出パルスUWh1，UWh2を入力
とし、（３）式に示す演算により正しい同期語検出パル
スを得ることを特徴とする特許請求の範囲第１項記載の
並列処理型同期語検出器。 UWh＝UWh1・DP2＋UWh2・DP1 （３） 但し、｛・｝は論理積、｛＋｝は論理和を示す。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62181842A JPH088560B2 (ja) | 1987-07-20 | 1987-07-20 | 並列処理型同期語検出器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62181842A JPH088560B2 (ja) | 1987-07-20 | 1987-07-20 | 並列処理型同期語検出器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6424535A JPS6424535A (en) | 1989-01-26 |
| JPH088560B2 true JPH088560B2 (ja) | 1996-01-29 |
Family
ID=16107767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62181842A Expired - Fee Related JPH088560B2 (ja) | 1987-07-20 | 1987-07-20 | 並列処理型同期語検出器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088560B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210068A (ja) * | 1988-06-28 | 1990-01-12 | Osaka Gas Co Ltd | 吸収式ヒートポンプ用吸収剤 |
| JP2664249B2 (ja) * | 1989-03-13 | 1997-10-15 | 株式会社日立製作所 | タイミング抽出回路，それを利用した通信システム及びタイミング抽出方法並びに通信装置 |
| WO1993026106A1 (en) * | 1992-06-18 | 1993-12-23 | Oki Electric Industry Co., Ltd. | Maximum likelihood sequence estimating device and method therefor |
-
1987
- 1987-07-20 JP JP62181842A patent/JPH088560B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6424535A (en) | 1989-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |