JP2950351B2 - パルス信号発生回路 - Google Patents
パルス信号発生回路Info
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- JP2950351B2 JP2950351B2 JP5169952A JP16995293A JP2950351B2 JP 2950351 B2 JP2950351 B2 JP 2950351B2 JP 5169952 A JP5169952 A JP 5169952A JP 16995293 A JP16995293 A JP 16995293A JP 2950351 B2 JP2950351 B2 JP 2950351B2
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- Japan
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- signal
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Description
【０００１】
【産業上の利用分野】本発明は、デジタルクロックパル
ス生成用のアナログ入力クロック信号に生じる位相ずれ
を検出補償してデジタルクロックパルス信号を発生する
パルス信号発生回路に関する。
ス生成用のアナログ入力クロック信号に生じる位相ずれ
を検出補償してデジタルクロックパルス信号を発生する
パルス信号発生回路に関する。
【０００２】
【従来の技術】一般に、基幹伝送のネットワーク構成に
おけるクロック供給装置は、局内の各種装置に安定な基
準クロック信号を送出している。クロック供給装置と各
種装置との間は、基準クロック信号を送出するためのイ
ンタフェースのみが介在されるので、送信側における送
出クロックに関する情報や、クロック供給側で故障等の
情報はクロックの受信側では分からないのが現状であ
る。
おけるクロック供給装置は、局内の各種装置に安定な基
準クロック信号を送出している。クロック供給装置と各
種装置との間は、基準クロック信号を送出するためのイ
ンタフェースのみが介在されるので、送信側における送
出クロックに関する情報や、クロック供給側で故障等の
情報はクロックの受信側では分からないのが現状であ
る。
【０００３】送信側の情報を受信側に送る手段として
は、先ず問題とする情報を送るための専用の別線を設け
ることが考慮されるが、クロック供給装置と被クロック
供給装置と間の全てに新たな信号用の送受信回路を付設
し、それらを結ぶ専用のケーブルを設けると、物理的に
多大なスペースが必要となる上、費用も膨大になる。従
って、既に各装置に個々に伝送されているクロック信号
の同期化を確立して情報を乗せる方法が望ましい。
は、先ず問題とする情報を送るための専用の別線を設け
ることが考慮されるが、クロック供給装置と被クロック
供給装置と間の全てに新たな信号用の送受信回路を付設
し、それらを結ぶ専用のケーブルを設けると、物理的に
多大なスペースが必要となる上、費用も膨大になる。従
って、既に各装置に個々に伝送されているクロック信号
の同期化を確立して情報を乗せる方法が望ましい。
【０００４】そこで、こうした場合に受信側でデジタル
クロックパルス生成用のアナログ入力クロック信号を受
けてこれをＡ／Ｄ変換してデジタルクロックパルス波形
として扱う際、図３に示すようなパルス信号発生回路が
用いられている。
クロックパルス生成用のアナログ入力クロック信号を受
けてこれをＡ／Ｄ変換してデジタルクロックパルス波形
として扱う際、図３に示すようなパルス信号発生回路が
用いられている。
【０００５】このパルス信号発生回路では、入力端子１
より入力されたアナログ入力クロック信号Ａの電圧レベ
ルを電圧比較・パルス発生回路５によって基準電源部６
からの基準電圧レベルとの間で比較し、更に電圧比較・
パルス発生回路５によって両信号における電圧レベル差
の絶対値に応じて異なる２つの論理レベルを発生すると
共に、これらの各論理レベルに従ってアナログ入力クロ
ック信号をＡ／Ｄ変換して発生出力した所定周期のデジ
タルクロックパルス信号Ｄを出力端子２へ出力するよう
になっている。ここで、２つの論理レベルは通常２値化
された０，１であり、これらの２値である０，１はデジ
タルクロックパルス信号Ｄの発生時に矩形波に関する立
ち上がり（又は立ち下がり）のタイミングを指示するた
めに用いられる。
より入力されたアナログ入力クロック信号Ａの電圧レベ
ルを電圧比較・パルス発生回路５によって基準電源部６
からの基準電圧レベルとの間で比較し、更に電圧比較・
パルス発生回路５によって両信号における電圧レベル差
の絶対値に応じて異なる２つの論理レベルを発生すると
共に、これらの各論理レベルに従ってアナログ入力クロ
ック信号をＡ／Ｄ変換して発生出力した所定周期のデジ
タルクロックパルス信号Ｄを出力端子２へ出力するよう
になっている。ここで、２つの論理レベルは通常２値化
された０，１であり、これらの２値である０，１はデジ
タルクロックパルス信号Ｄの発生時に矩形波に関する立
ち上がり（又は立ち下がり）のタイミングを指示するた
めに用いられる。
【０００６】
【発明が解決しようとする課題】上述したパルス信号発
生回路の場合、出力端子から出力されるデジタルクロッ
クパルス信号Ｄは、図３のパルス信号発生回路における
入出力波形例を示した図４を参照すれば、アナログ入力
クロック信号Ａが正弦波であるとき、しばしばアナログ
入力クロック信号Ａに位相ずれが生じていると、同期化
されるべき基準クロック信号として生成されるデジタル
クロックパルス信号Ｄの周期Ｔに対してｔ１，ｔ２，ｔ
３，…，ｔｎ（ｔ１＜ｔ２＜ｔ３…，＜ｔｎ）といった
位相ずれ（ジッタ）が増加して含まれ、デジタルクロッ
クパルス信号Ｄの周期Ｔが可変されてしまう。
生回路の場合、出力端子から出力されるデジタルクロッ
クパルス信号Ｄは、図３のパルス信号発生回路における
入出力波形例を示した図４を参照すれば、アナログ入力
クロック信号Ａが正弦波であるとき、しばしばアナログ
入力クロック信号Ａに位相ずれが生じていると、同期化
されるべき基準クロック信号として生成されるデジタル
クロックパルス信号Ｄの周期Ｔに対してｔ１，ｔ２，ｔ
３，…，ｔｎ（ｔ１＜ｔ２＜ｔ３…，＜ｔｎ）といった
位相ずれ（ジッタ）が増加して含まれ、デジタルクロッ
クパルス信号Ｄの周期Ｔが可変されてしまう。
【０００７】従来のパルス信号発生回路では、このよう
な不要な位相ずれを除去するためには位相同期発振器等
が必要になる。
な不要な位相ずれを除去するためには位相同期発振器等
が必要になる。
【０００８】ところで、こうした受信信号中のジッタを
抑制除去するための位相同期発振器に関連する技術は、
例えば特開昭６２−２０４４２号公報，特開昭６２−１
４９２３２号公報，及び特開平３−１１９８８２号公報
等に開示されているが、位相同期発振器を備えるとパル
ス信号発生回路自体が高価になってしまう上、回路全体
の規模も大きくなってしまい、現状ではその使用が望ま
れていない。
抑制除去するための位相同期発振器に関連する技術は、
例えば特開昭６２−２０４４２号公報，特開昭６２−１
４９２３２号公報，及び特開平３−１１９８８２号公報
等に開示されているが、位相同期発振器を備えるとパル
ス信号発生回路自体が高価になってしまう上、回路全体
の規模も大きくなってしまい、現状ではその使用が望ま
れていない。
【０００９】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、位相同期発振器を
使用すること無く、簡素な構成でアナログ入力クロック
信号に位相ずれを生じていても位相ずれを十分に除去し
てデジタルクロックパルス信号を生成出力できるパルス
信号発生回路を提供することにある。
なされたもので、その技術的課題は、位相同期発振器を
使用すること無く、簡素な構成でアナログ入力クロック
信号に位相ずれを生じていても位相ずれを十分に除去し
てデジタルクロックパルス信号を生成出力できるパルス
信号発生回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明によれば、デジタ
ルクロックパルス生成用のアナログ入力クロック信号か
ら位相ずれを検出して得られる該位相ずれ量に対応して
所定の勾配の電圧レベルに基づく比較信号を生成する位
相ずれ検出・比較信号生成回路と、位相ずれの検出及び
比較信号の生成の処理に要する時間に等しい時間分，ア
ナログ入力クロック信号を遅延させてアナログ遅延クロ
ック信号を生成する遅延回路と、比較信号及びアナログ
遅延クロック信号の電圧レベルを比較して得られる電圧
レベル差に応じて該アナログ遅延クロック信号をＡ／Ｄ
変換して所定周期のデジタルクロックパルス信号を発生
出力する電圧比較・パルス発生回路とを備えたパルス信
号発生回路において、電圧比較・パルス発生回路は、電
圧レベル差をアナログ遅延クロック信号の電圧レベルか
ら比較信号の電圧レベルを差し引いた絶対値で得ると共
に、該電圧レベル差に応じて発生した異なる２つの論理
レベルに従ってデジタルクロックパルス信号の発生時に
矩形波のタイミングを補償制御するパルス信号発生回路
が得られる。
ルクロックパルス生成用のアナログ入力クロック信号か
ら位相ずれを検出して得られる該位相ずれ量に対応して
所定の勾配の電圧レベルに基づく比較信号を生成する位
相ずれ検出・比較信号生成回路と、位相ずれの検出及び
比較信号の生成の処理に要する時間に等しい時間分，ア
ナログ入力クロック信号を遅延させてアナログ遅延クロ
ック信号を生成する遅延回路と、比較信号及びアナログ
遅延クロック信号の電圧レベルを比較して得られる電圧
レベル差に応じて該アナログ遅延クロック信号をＡ／Ｄ
変換して所定周期のデジタルクロックパルス信号を発生
出力する電圧比較・パルス発生回路とを備えたパルス信
号発生回路において、電圧比較・パルス発生回路は、電
圧レベル差をアナログ遅延クロック信号の電圧レベルか
ら比較信号の電圧レベルを差し引いた絶対値で得ると共
に、該電圧レベル差に応じて発生した異なる２つの論理
レベルに従ってデジタルクロックパルス信号の発生時に
矩形波のタイミングを補償制御するパルス信号発生回路
が得られる。
【００１１】
【実施例】以下に実施例を挙げ、本発明のパルス信号発
生回路について、図面を参照して詳細に説明する。図１
は、本発明の一実施例に係るパルス信号発生回路の構成
を示したものである。
生回路について、図面を参照して詳細に説明する。図１
は、本発明の一実施例に係るパルス信号発生回路の構成
を示したものである。
【００１２】このパルス信号発生回路は、入力端子１に
接続されると共に、デジタルクロックパルス生成用のア
ナログ入力クロック信号Ａから位相ずれを検出して得ら
れる位相ずれ量に対応して所定の勾配の電圧レベルに基
づく比較信号Ｂを生成する位相ずれ検出・比較信号生成
回路３と、入力端子１に接続されると共に、位相ずれの
検出及び比較信号の生成の処理に要する時間に等しい時
間分，アナログ入力クロック信号Ａを遅延させてアナロ
グ遅延クロック信号Ａ´を生成する遅延回路４と、出力
端子２に接続されると共に、比較信号Ｂ及びアナログ遅
延クロック信号Ａ´の電圧レベルを比較して得られる電
圧レベル差に応じてアナログ遅延クロック信号Ａ´をＡ
／Ｄ変換して所定周期のデジタルクロックパルス信号Ｃ
を発生出力する電圧比較・パルス発生回路５とを備えて
いる。
接続されると共に、デジタルクロックパルス生成用のア
ナログ入力クロック信号Ａから位相ずれを検出して得ら
れる位相ずれ量に対応して所定の勾配の電圧レベルに基
づく比較信号Ｂを生成する位相ずれ検出・比較信号生成
回路３と、入力端子１に接続されると共に、位相ずれの
検出及び比較信号の生成の処理に要する時間に等しい時
間分，アナログ入力クロック信号Ａを遅延させてアナロ
グ遅延クロック信号Ａ´を生成する遅延回路４と、出力
端子２に接続されると共に、比較信号Ｂ及びアナログ遅
延クロック信号Ａ´の電圧レベルを比較して得られる電
圧レベル差に応じてアナログ遅延クロック信号Ａ´をＡ
／Ｄ変換して所定周期のデジタルクロックパルス信号Ｃ
を発生出力する電圧比較・パルス発生回路５とを備えて
いる。
【００１３】ここで、電圧比較・パルス発生回路５は、
電圧レベル差をアナログ遅延クロック信号Ａ´の電圧レ
ベルから比較信号Ｂの電圧レベルを差し引いた絶対値で
得ると共に、その電圧レベル差に応じて発生した異なる
２つの論理レベルに従ってデジタルクロックパルス信号
Ｃの発生時に矩形波に関する立ち上がり（又は立ち下が
り）のタイミングを補償制御する。
電圧レベル差をアナログ遅延クロック信号Ａ´の電圧レ
ベルから比較信号Ｂの電圧レベルを差し引いた絶対値で
得ると共に、その電圧レベル差に応じて発生した異なる
２つの論理レベルに従ってデジタルクロックパルス信号
Ｃの発生時に矩形波に関する立ち上がり（又は立ち下が
り）のタイミングを補償制御する。
【００１４】そこで、以下はこのパルス信号発生回路の
動作を説明する。但し、ここでは初期的に周波数ｆ1 の
アナログ入力クロック信号Ａがその周波数ｆ1 に対して
非常に小さい周波数ｆ2 の位相ずれの成分を含んでいる
とする。
動作を説明する。但し、ここでは初期的に周波数ｆ1 の
アナログ入力クロック信号Ａがその周波数ｆ1 に対して
非常に小さい周波数ｆ2 の位相ずれの成分を含んでいる
とする。
【００１５】先ず入力端子１から入力されたアナログ入
力クロック信号Ａは、位相ずれ検出・比較信号生成回路
３に入力され、この位相ずれ検出・比較信号生成回路３
で位相ずれ量が検出される。この位相ずれ検出・比較信
号生成回路３としては、復調器のように主信号の位相ず
れ量を取り出せる機能を持つものを用いれば良い。位相
ずれ検出・比較信号生成回路３で位相ずれ量に応じて所
定の勾配の電圧レベルで取り出された比較信号Ｂは、電
圧比較・パルス発生回路５に入力される。
力クロック信号Ａは、位相ずれ検出・比較信号生成回路
３に入力され、この位相ずれ検出・比較信号生成回路３
で位相ずれ量が検出される。この位相ずれ検出・比較信
号生成回路３としては、復調器のように主信号の位相ず
れ量を取り出せる機能を持つものを用いれば良い。位相
ずれ検出・比較信号生成回路３で位相ずれ量に応じて所
定の勾配の電圧レベルで取り出された比較信号Ｂは、電
圧比較・パルス発生回路５に入力される。
【００１６】一方、アナログ入力クロック信号Ａは遅延
回路４にも入力され、遅延回路４では位相ずれ検出・比
較信号生成回路３による位相ずれの検出及び比較信号の
生成の処理に要する時間に等しい時間だけアナログ入力
クロック信号Ａを遅延させることにより、アナログ遅延
クロック信号Ａ´を出力する。このアナログ遅延クロッ
ク信号Ａ´は電圧比較・パルス発生回路５に入力され
る。
回路４にも入力され、遅延回路４では位相ずれ検出・比
較信号生成回路３による位相ずれの検出及び比較信号の
生成の処理に要する時間に等しい時間だけアナログ入力
クロック信号Ａを遅延させることにより、アナログ遅延
クロック信号Ａ´を出力する。このアナログ遅延クロッ
ク信号Ａ´は電圧比較・パルス発生回路５に入力され
る。
【００１７】電圧比較・パルス発生回路５では、比較信
号Ｂとアナログ遅延クロック信号Ａ´との電圧レベル差
を、アナログ遅延クロック信号Ａ´の電圧レベルから比
較信号Ｂの電圧レベルを差し引いた絶対値で得た後、そ
の電圧レベル差に応じて異なる２つの論理レベル（図４
で説明したように２値化された０，１）を発生すると共
に、これらの２つの論理レベルに従ってデジタルクロッ
クパルス信号Ｃの発生時に矩形波に関する立ち上がり
（立ち下がりでも可）のタイミングを補償制御する。
号Ｂとアナログ遅延クロック信号Ａ´との電圧レベル差
を、アナログ遅延クロック信号Ａ´の電圧レベルから比
較信号Ｂの電圧レベルを差し引いた絶対値で得た後、そ
の電圧レベル差に応じて異なる２つの論理レベル（図４
で説明したように２値化された０，１）を発生すると共
に、これらの２つの論理レベルに従ってデジタルクロッ
クパルス信号Ｃの発生時に矩形波に関する立ち上がり
（立ち下がりでも可）のタイミングを補償制御する。
【００１８】ここで、アナログ入力クロック信号Ａの位
相ずれが大きくなる過程において、デジタルクロックパ
ルス信号Ｄの矩形波に関する立ち上がりに着目すると、
位相ずれの変化は比較信号Ｂの電圧レベルの変化に対応
するので、図１のパルス信号発生回路における入出力波
形例を示す図２を参照すれば、電圧比較・パルス発生回
路５によりアナログ遅延クロック信号Ａ´の電圧レベル
から比較信号Ｂの電圧レベルを差し引いた電圧レベル差
に基づいて発生したデジタルクロックパルス信号Ｃは、
アナログ遅延クロック信号Ａ´（アナログ入力クロック
信号Ａの場合も同様）の立ち上がり相当分に対して位相
ずれが補償されたものとなる。
相ずれが大きくなる過程において、デジタルクロックパ
ルス信号Ｄの矩形波に関する立ち上がりに着目すると、
位相ずれの変化は比較信号Ｂの電圧レベルの変化に対応
するので、図１のパルス信号発生回路における入出力波
形例を示す図２を参照すれば、電圧比較・パルス発生回
路５によりアナログ遅延クロック信号Ａ´の電圧レベル
から比較信号Ｂの電圧レベルを差し引いた電圧レベル差
に基づいて発生したデジタルクロックパルス信号Ｃは、
アナログ遅延クロック信号Ａ´（アナログ入力クロック
信号Ａの場合も同様）の立ち上がり相当分に対して位相
ずれが補償されたものとなる。
【００１９】即ち、ここでの電圧比較・パルス発生回路
５ではデジタルクロックパルス信号Ｃの生成に要するア
ナログ遅延クロック信号Ａ´の立ち上がり相当分が検出
されてから一定時間，正パルスを生成することで位相の
揃ったＤＵＴＹ比５０％の矩形波としてデジタルクロッ
クパルス信号Ｃを得ることができる。
５ではデジタルクロックパルス信号Ｃの生成に要するア
ナログ遅延クロック信号Ａ´の立ち上がり相当分が検出
されてから一定時間，正パルスを生成することで位相の
揃ったＤＵＴＹ比５０％の矩形波としてデジタルクロッ
クパルス信号Ｃを得ることができる。
【００２０】
【発明の効果】以上に説明したように、本発明のパルス
信号発生回路によれば、アナログ入力クロック信号中に
生じ得る位相ずれを検出すると共に、この位相ずれ量に
対応した比較信号を生成出力する位相ずれ検出・比較信
号生成回路を設け、遅延回路でその位相ずれの検出や比
較信号の生成に要する処理時間に等しい時間分，アナロ
グ入力クロック信号を遅延させてアナログ遅延クロック
信号を得ておき、更に電圧比較・パルス発生回路でこれ
らの両回路からの各信号の電圧レベル差に応じて２つの
異なる論理レベルを発生すると共に、これらの２つの異
なる論理レベルに従って位相ずれを補償除去したデジタ
ルクロックパルス信号を発生出力するようにしているの
で、従来のように正弦波のアナログ入力クロック信号に
低周波等の位相ずれが生じてもその位相ずれの影響を被
ること無く一定周期のデジタルクロックパルス信号を生
成出力できるようになる。この結果、このようなパルス
信号発生回路を備えた送信装置及び受信装置を含む通信
網における基準クロック信号の同期化の確立に関する精
度及び信頼性が向上されるようになる。
信号発生回路によれば、アナログ入力クロック信号中に
生じ得る位相ずれを検出すると共に、この位相ずれ量に
対応した比較信号を生成出力する位相ずれ検出・比較信
号生成回路を設け、遅延回路でその位相ずれの検出や比
較信号の生成に要する処理時間に等しい時間分，アナロ
グ入力クロック信号を遅延させてアナログ遅延クロック
信号を得ておき、更に電圧比較・パルス発生回路でこれ
らの両回路からの各信号の電圧レベル差に応じて２つの
異なる論理レベルを発生すると共に、これらの２つの異
なる論理レベルに従って位相ずれを補償除去したデジタ
ルクロックパルス信号を発生出力するようにしているの
で、従来のように正弦波のアナログ入力クロック信号に
低周波等の位相ずれが生じてもその位相ずれの影響を被
ること無く一定周期のデジタルクロックパルス信号を生
成出力できるようになる。この結果、このようなパルス
信号発生回路を備えた送信装置及び受信装置を含む通信
網における基準クロック信号の同期化の確立に関する精
度及び信頼性が向上されるようになる。
【図１】本発明の一実施例に係るパルス信号発生回路の
構成を示したものである。
構成を示したものである。
【図２】図１に示すパルス信号発生回路における入出力
波形例を示したものである。
波形例を示したものである。
【図３】従来のパルス信号発生回路の構成を示したもの
である。
である。
【図４】図３に示すパルス信号発生回路における入出力
波形例を示したものである。
波形例を示したものである。
１ 入力端子 ２ 出力端子 ３ 位相ずれ検出・比較信号生成回路 ４ 遅延回路 ５ 電圧比較・パルス発生回路 ６ 基準電源部 Ａ アナログ入力クロック信号 Ａ´ アナログ遅延クロック信号 Ｂ 比較信号 Ｃ，Ｄ デジタルクロックパルス信号
Claims (1)
- 【請求項１】 デジタルクロックパルス生成用のアナロ
グ入力クロック信号から位相ずれを検出して得られる該
位相ずれ量に対応して所定の勾配の電圧レベルに基づく
比較信号を生成する位相ずれ検出・比較信号生成回路
と、前記位相ずれの検出及び前記比較信号の生成の処理
に要する時間に等しい時間分，前記アナログ入力クロッ
ク信号を遅延させてアナログ遅延クロック信号を生成す
る遅延回路と、前記比較信号及び前記アナログ遅延クロ
ック信号の電圧レベルを比較して得られる電圧レベル差
に応じて該アナログ遅延クロック信号をＡ／Ｄ変換して
所定周期のデジタルクロックパルス信号を発生出力する
電圧比較・パルス発生回路とを備えたパルス信号発生回
路において、前記電圧比較・パルス発生回路は、前記電
圧レベル差を前記アナログ遅延クロック信号の電圧レベ
ルから前記比較信号の電圧レベルを差し引いた絶対値で
得ると共に、該電圧レベル差に応じて発生した異なる２
つの論理レベルに従って前記デジタルクロックパルス信
号の発生時に矩形波のタイミングを補償制御することを
特徴とするパルス信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5169952A JP2950351B2 (ja) | 1993-07-09 | 1993-07-09 | パルス信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5169952A JP2950351B2 (ja) | 1993-07-09 | 1993-07-09 | パルス信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730383A JPH0730383A (ja) | 1995-01-31 |
| JP2950351B2 true JP2950351B2 (ja) | 1999-09-20 |
Family
ID=15895907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5169952A Expired - Lifetime JP2950351B2 (ja) | 1993-07-09 | 1993-07-09 | パルス信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2950351B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879638B1 (en) | 1999-12-28 | 2005-04-12 | International Business Machines Corporation | Method and apparatus for providing communication between electronic devices |
| CN112994507B (zh) * | 2021-02-02 | 2021-12-10 | 南京君海数能科技有限公司 | Pwm脉冲产生方法及pwm脉冲产生装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292840A (ja) * | 1987-05-26 | 1988-11-30 | Nippon Telegr & Teleph Corp <Ntt> | クロック信号再生回路 |
-
1993
- 1993-07-09 JP JP5169952A patent/JP2950351B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0730383A (ja) | 1995-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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