JP3039425B2 - 容量素子及びその製造方法 - Google Patents
容量素子及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、微細化に適した強
誘電体或いは高誘電体等の誘電体を用いる容量素子の構
造、及びその製造方法に関する。
誘電体或いは高誘電体等の誘電体を用いる容量素子の構
造、及びその製造方法に関する。
【０００２】
【従来の技術】近年、強誘電体を記憶容量用絶縁膜とし
た不揮発性メモリやＤＲＡＭの微細化に伴う記憶容量の
絶対値低減を補うために高誘電率膜を容量用絶縁膜とし
たメモリの開発がさかんである。これらの場合、強誘電
体や高誘電体をシリコンのＬＳＩプロセスに適用する事
が大きな課題である。強誘電体を用いた不揮発性メモリ
と高誘電体を用いたＤＲＡＭはその基本的構造は似通っ
ているため、以下では前者について、その従来技術を紹
介する。
た不揮発性メモリやＤＲＡＭの微細化に伴う記憶容量の
絶対値低減を補うために高誘電率膜を容量用絶縁膜とし
たメモリの開発がさかんである。これらの場合、強誘電
体や高誘電体をシリコンのＬＳＩプロセスに適用する事
が大きな課題である。強誘電体を用いた不揮発性メモリ
と高誘電体を用いたＤＲＡＭはその基本的構造は似通っ
ているため、以下では前者について、その従来技術を紹
介する。
【０００３】半導体と強誘電体、例えば、チタン酸ジル
コン鉛（Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 、以下、ＰＺＴと
略称）を用いた容量を組み合わせたいわゆる強誘電体メ
モリは強誘電体の残留分極を利用して“１”、“０”を
記憶する。この情報が電源を切断しても保持されるため
に、不揮発性メモリとして動作する事が知られている。
この基本的な構成として図５にその単位セルの回路図を
示す。この場合は、単位セルは一つのセルトランジスタ
（通常ｎチャネルのＭＯＳＦＥＴ）Ｔｒと強誘電体容量
Ｃｆを組み合わせた構成となっている。ビット線（ＢＬ
と略）、ワード線（ＷＬと略）、プレート線（ＰＬと
略）に印加する電圧を制御する事によってＴｒのオンオ
フ、及びＣｆに印可する電圧の極性を変化させる事によ
りＣｆの残留分極の正負を決める。
コン鉛（Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 、以下、ＰＺＴと
略称）を用いた容量を組み合わせたいわゆる強誘電体メ
モリは強誘電体の残留分極を利用して“１”、“０”を
記憶する。この情報が電源を切断しても保持されるため
に、不揮発性メモリとして動作する事が知られている。
この基本的な構成として図５にその単位セルの回路図を
示す。この場合は、単位セルは一つのセルトランジスタ
（通常ｎチャネルのＭＯＳＦＥＴ）Ｔｒと強誘電体容量
Ｃｆを組み合わせた構成となっている。ビット線（ＢＬ
と略）、ワード線（ＷＬと略）、プレート線（ＰＬと
略）に印加する電圧を制御する事によってＴｒのオンオ
フ、及びＣｆに印可する電圧の極性を変化させる事によ
りＣｆの残留分極の正負を決める。
【０００４】この様に強誘電体メモリの単位セルはセル
トランジスタＴｒと強誘電体容量Ｃｆからなっており、
特にその強誘電体容量Ｃｆの構造はその集積度を決める
大きな要因となっている。その例としては例えば、１９
９４インターナショナルエレクトロンデバイスミーティ
ング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）におけるテクニカル
ダイジェスト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）８
４３頁に紹介されている。この場合の容量の構造断面図
を図６に示す。図において、１はシリコンｐ型層、２は
同ｎ+ 層、３は下地層間絶縁膜（ＳｉＯ2 ）、４はポリ
シリコンプラグ、５はバリア層ａ（ＴｉＮ）、６はバリ
ア層ｂ（Ｔｉ）、７は強誘電体下部電極（Ｐｔ）、８は
強誘電体（ＰＺＴ）、９は強誘電体上部電極、１０は容
量上層間絶縁膜（ＳｉＯ2 ）である。この例において
は、ポリシリコンプラグ４上に下部電極、強誘電体、上
部電極から構成される強誘電体容量が形成され、下地の
シリコン基板に形成されたセルトランジスタのソース・
ドレインとなるｎ+ 層２と強誘電体容量の下部電極７が
ポリシリコンプラグ４で電気的に接続される。この構造
ではセルトランジスタと強誘電体容量が積層して形成さ
れるため、メモリの集積化には非常に有利である。この
構造は高誘電体を用いたＤＲＡＭについても同様であ
り、この場合には上記強誘電体（ＰＺＴ）の代わりに、
高誘電体として例えば、ＳｒＴｉＯ3 、（Ｂａ1-x Ｓｒ
x ）ＴｉＯ3 が用いられ、他の構成要素は全く同様であ
る。
トランジスタＴｒと強誘電体容量Ｃｆからなっており、
特にその強誘電体容量Ｃｆの構造はその集積度を決める
大きな要因となっている。その例としては例えば、１９
９４インターナショナルエレクトロンデバイスミーティ
ング（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）におけるテクニカル
ダイジェスト（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）８
４３頁に紹介されている。この場合の容量の構造断面図
を図６に示す。図において、１はシリコンｐ型層、２は
同ｎ+ 層、３は下地層間絶縁膜（ＳｉＯ2 ）、４はポリ
シリコンプラグ、５はバリア層ａ（ＴｉＮ）、６はバリ
ア層ｂ（Ｔｉ）、７は強誘電体下部電極（Ｐｔ）、８は
強誘電体（ＰＺＴ）、９は強誘電体上部電極、１０は容
量上層間絶縁膜（ＳｉＯ2 ）である。この例において
は、ポリシリコンプラグ４上に下部電極、強誘電体、上
部電極から構成される強誘電体容量が形成され、下地の
シリコン基板に形成されたセルトランジスタのソース・
ドレインとなるｎ+ 層２と強誘電体容量の下部電極７が
ポリシリコンプラグ４で電気的に接続される。この構造
ではセルトランジスタと強誘電体容量が積層して形成さ
れるため、メモリの集積化には非常に有利である。この
構造は高誘電体を用いたＤＲＡＭについても同様であ
り、この場合には上記強誘電体（ＰＺＴ）の代わりに、
高誘電体として例えば、ＳｒＴｉＯ3 、（Ｂａ1-x Ｓｒ
x ）ＴｉＯ3 が用いられ、他の構成要素は全く同様であ
る。
【０００５】
【発明が解決しようとする課題】図６に示す容量の構造
の問題点を以下に述べる。
の問題点を以下に述べる。
【０００６】この構造を製造する場合、まずポリシリコ
ンプラグ４上にバリア層ｂ（Ｔｉ）６、バリア層ａ（Ｔ
ｉＮ）５、下部電極７を成膜した後にＰＺＴ８を成膜す
る。ＰＺＴは一般に６００℃程度の温度の酸素雰囲気中
で成膜する。上記バリア層ａ、ｂの役割はこの際に酸素
が下部電極（Ｐｔ）中を拡散してその下のポリシリコン
プラグ４を酸化する事を防止する事である。すなわち、
ポリシリコンプラグが酸化した場合には、シリコンの酸
化物は絶縁物であるため下部電極とポリシリコンプラグ
との導通がとれない。そのため、バリア層ａ、ｂを介在
させてこれを防いでいるわけである。バリア層ａ（Ｔｉ
Ｎ）／ｂ（Ｔｉ）の積層構造は６００℃以下の温度では
ポリシリコンプラグへの酸素の拡散を防止するのに有効
であると共に、この積層構造自身も酸化される事はな
い。従って、ＴｉＮ／Ｔｉ積層構造は６００℃以下で強
誘電体膜や高誘電体膜をポリシリコン上に成膜するなら
ばそのバリア膜として有効であり、下部電極７とｎ+ 層
２との導通がとれる。
ンプラグ４上にバリア層ｂ（Ｔｉ）６、バリア層ａ（Ｔ
ｉＮ）５、下部電極７を成膜した後にＰＺＴ８を成膜す
る。ＰＺＴは一般に６００℃程度の温度の酸素雰囲気中
で成膜する。上記バリア層ａ、ｂの役割はこの際に酸素
が下部電極（Ｐｔ）中を拡散してその下のポリシリコン
プラグ４を酸化する事を防止する事である。すなわち、
ポリシリコンプラグが酸化した場合には、シリコンの酸
化物は絶縁物であるため下部電極とポリシリコンプラグ
との導通がとれない。そのため、バリア層ａ、ｂを介在
させてこれを防いでいるわけである。バリア層ａ（Ｔｉ
Ｎ）／ｂ（Ｔｉ）の積層構造は６００℃以下の温度では
ポリシリコンプラグへの酸素の拡散を防止するのに有効
であると共に、この積層構造自身も酸化される事はな
い。従って、ＴｉＮ／Ｔｉ積層構造は６００℃以下で強
誘電体膜や高誘電体膜をポリシリコン上に成膜するなら
ばそのバリア膜として有効であり、下部電極７とｎ+ 層
２との導通がとれる。
【０００７】ＰＺＴの場合には６００℃以下での成膜が
可能であるが、ＰＺＴ以外の強誘電体、例えばＳｒＢｉ
2 Ｔａ2 Ｏ9 を用いた場合、その成膜は８００℃の酸素
雰囲気中で行うのが通常である。この場合、バリア層ａ
（ＴｉＮ）５、バリア層ｂ（Ｔｉ）６は完全に酸化さ
れ、これらの酸化物は絶縁物であると同時に、ポリシリ
コンプラグまで酸化は進行し、下部電極とｎ+ 層の導通
は全く得る事ができない。
可能であるが、ＰＺＴ以外の強誘電体、例えばＳｒＢｉ
2 Ｔａ2 Ｏ9 を用いた場合、その成膜は８００℃の酸素
雰囲気中で行うのが通常である。この場合、バリア層ａ
（ＴｉＮ）５、バリア層ｂ（Ｔｉ）６は完全に酸化さ
れ、これらの酸化物は絶縁物であると同時に、ポリシリ
コンプラグまで酸化は進行し、下部電極とｎ+ 層の導通
は全く得る事ができない。
【０００８】また、一般に成膜温度が低いＰＺＴの様に
６００℃以下で成膜した場合でも、ＴｉＮ層の酸化は少
ないながらも生じる。例えば容量サイズが２μm 程度に
微細になり、集積規模が増大した場合、特にこうした酸
化はウェハ面内で一様に生じるわけではなく部分的に生
じる場合が多く、このためのコンタクト不良はビット歩
留まり不良として生じてくる。従って、バリア層、ポリ
シリコンプラグの酸化は強誘電体、高誘電体を用いたＬ
ＳＩ、特に半導体メモリの製造プロセスでは深刻な問題
となる。
６００℃以下で成膜した場合でも、ＴｉＮ層の酸化は少
ないながらも生じる。例えば容量サイズが２μm 程度に
微細になり、集積規模が増大した場合、特にこうした酸
化はウェハ面内で一様に生じるわけではなく部分的に生
じる場合が多く、このためのコンタクト不良はビット歩
留まり不良として生じてくる。従って、バリア層、ポリ
シリコンプラグの酸化は強誘電体、高誘電体を用いたＬ
ＳＩ、特に半導体メモリの製造プロセスでは深刻な問題
となる。
【０００９】これを解決するにはここで用いたバリア層
をより耐熱性の高い他の材料に変える事が必要となる
が、少なくとも６００℃よりも高い温度でも酸化され
ず、酸素を透過させない材料は現在までに見つかってい
ないのが現状である。
をより耐熱性の高い他の材料に変える事が必要となる
が、少なくとも６００℃よりも高い温度でも酸化され
ず、酸素を透過させない材料は現在までに見つかってい
ないのが現状である。
【００１０】本発明の目的は、ポリシリコンプラグ等か
らなるコンタクトプラグ上に強誘電体或いは高誘電体等
からなる容量を、コンタクトプラグとの導通不良を生ず
ることなしに形成できる構造と、その製造方法を提供す
る事にある。
らなるコンタクトプラグ上に強誘電体或いは高誘電体等
からなる容量を、コンタクトプラグとの導通不良を生ず
ることなしに形成できる構造と、その製造方法を提供す
る事にある。
【００１１】
【課題を解決するための手段】その問題を解決するた
め、本発明の容量素子においては、コンタクトプラグ上
に容量下層間膜を介して上部電極、誘電体層、下部電極
からなる容量を有し、かつ前記コンタクトプラグと一電
極とが電気的に接続されている容量素子において、前記
容量下層間膜が絶縁性材料よりなることを特徴とする。
具体的には、下部電極の側面の少なくとも一部において
前記コンタクトプラグと電気的に接続することにより従
来下部電極下に設けられたバリア層が不要となる。ここ
で、コンタクト部は半導体下地基板からのポリシリコン
プラグを介して行っても良いし、プラグの上にコンタク
トパッドを更に介して行っても良い。従って、ポリシリ
コンプラグ上の酸素拡散防止のためのバリア膜は必要な
く、ｎ+ 層と下部電極のコンタクトがとれる。ここで、
下部電極等の側面とコンタクトを取る場合にはコンタク
トプラグもしくはコンタクトパッドが、少なくとも長さ
もしくは幅のいずれかにおいて下部電極より大きくする
ことにより接続を容易にすることができる。これらの構
造において用いられる誘電体層としては、Ｐｂ（Ｚｒ
1-x Ｔｉx ）Ｏ3 、ＳｒＢｉ2 Ｔａ2 Ｏ9 、ＳｒＴｉＯ
3 、（Ｂａ1-x Ｓｒx ）ＴｉＯ3 等の従来より用いられ
る強誘電体材料があげられる。
め、本発明の容量素子においては、コンタクトプラグ上
に容量下層間膜を介して上部電極、誘電体層、下部電極
からなる容量を有し、かつ前記コンタクトプラグと一電
極とが電気的に接続されている容量素子において、前記
容量下層間膜が絶縁性材料よりなることを特徴とする。
具体的には、下部電極の側面の少なくとも一部において
前記コンタクトプラグと電気的に接続することにより従
来下部電極下に設けられたバリア層が不要となる。ここ
で、コンタクト部は半導体下地基板からのポリシリコン
プラグを介して行っても良いし、プラグの上にコンタク
トパッドを更に介して行っても良い。従って、ポリシリ
コンプラグ上の酸素拡散防止のためのバリア膜は必要な
く、ｎ+ 層と下部電極のコンタクトがとれる。ここで、
下部電極等の側面とコンタクトを取る場合にはコンタク
トプラグもしくはコンタクトパッドが、少なくとも長さ
もしくは幅のいずれかにおいて下部電極より大きくする
ことにより接続を容易にすることができる。これらの構
造において用いられる誘電体層としては、Ｐｂ（Ｚｒ
1-x Ｔｉx ）Ｏ3 、ＳｒＢｉ2 Ｔａ2 Ｏ9 、ＳｒＴｉＯ
3 、（Ｂａ1-x Ｓｒx ）ＴｉＯ3 等の従来より用いられ
る強誘電体材料があげられる。
【００１２】またこれらの製造方法としては、コンタク
トプラグもしくはコンタクトパッド中に形成されたコン
タクト部上に、容量下層間膜、下部電極および誘電体層
を積層した後所望の形状に加工して前記コンタクト部を
部分的に露出させる第一の工程と、第一の工程の後に金
属材料を全面に形成し、前記金属材料を異方性エッチン
グすることにより少なくとも前記下部電極の側壁部に金
属材料を残存させる第二の工程よりなる。特に前記金属
材料を有機Ａｌ材料を用いたＣＶＤで形成することが側
壁部への金属部の形成及び強誘電体の特性に悪影響を与
えない低温成膜が可能であることから好ましい方法であ
るといえる。具体的には、半導体下地基板上に容量下層
間膜を形成する。次に下部電極、強誘電体を成膜した後
に、強誘電体、下部電極、容量下層間膜を一括して加工
し、半導体下地基板中のコンタクト部が露出した状態に
する。この後に金属配線をＭＯＣＶＤにより成膜した後
にこれを異方性エッチングにより全面エッチバックす
る。この時、加工された強誘電体、下部電極、容量下層
間膜の側壁部の少なくとも一部に金属配線が残り、下部
電極とコンタクト部との間の導通をとることが可能とな
る。
トプラグもしくはコンタクトパッド中に形成されたコン
タクト部上に、容量下層間膜、下部電極および誘電体層
を積層した後所望の形状に加工して前記コンタクト部を
部分的に露出させる第一の工程と、第一の工程の後に金
属材料を全面に形成し、前記金属材料を異方性エッチン
グすることにより少なくとも前記下部電極の側壁部に金
属材料を残存させる第二の工程よりなる。特に前記金属
材料を有機Ａｌ材料を用いたＣＶＤで形成することが側
壁部への金属部の形成及び強誘電体の特性に悪影響を与
えない低温成膜が可能であることから好ましい方法であ
るといえる。具体的には、半導体下地基板上に容量下層
間膜を形成する。次に下部電極、強誘電体を成膜した後
に、強誘電体、下部電極、容量下層間膜を一括して加工
し、半導体下地基板中のコンタクト部が露出した状態に
する。この後に金属配線をＭＯＣＶＤにより成膜した後
にこれを異方性エッチングにより全面エッチバックす
る。この時、加工された強誘電体、下部電極、容量下層
間膜の側壁部の少なくとも一部に金属配線が残り、下部
電極とコンタクト部との間の導通をとることが可能とな
る。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１４】本発明の強誘電体容量の構造断面図を図１
に示す。図において、１はシリコンｐ型層、２は同ｎ+
層、３は下地層間絶縁膜、４はポリシリコンプラグ、８
は強誘電体、９は強誘電体上部電極、１０は容量上層間
絶縁膜、１１はコンタクトパッド、１２は容量下層間絶
縁膜、１３は金属配線、１４は強誘電体下部電極ａ、１
５は下部電極ｂである。
に示す。図において、１はシリコンｐ型層、２は同ｎ+
層、３は下地層間絶縁膜、４はポリシリコンプラグ、８
は強誘電体、９は強誘電体上部電極、１０は容量上層間
絶縁膜、１１はコンタクトパッド、１２は容量下層間絶
縁膜、１３は金属配線、１４は強誘電体下部電極ａ、１
５は下部電極ｂである。
【００１５】また、本発明の強誘電体容量の製造方法の
工程断面図を図２（ａ）〜（ｆ）に示す。ｎ+ 層２上に
ポリシリコンプラグ４、コンタクトパッド１１を形成し
た構造上に容量下層間絶縁膜１２、下部電極ｂ１５、下
部電極ａ１４、強誘電体８を順次成膜する（図２
（ａ））。次に、強誘電体８、下部電極ａ１４、下部電
極ｂ１５、容量下層間膜１２を一括して加工し、コンタ
クトパッド１１が露出した状態にする（図２（ｂ））。
全面に金属配線（Ａｌ等）を成膜した（図２（ｃ））
後、反応性イオンエッチング等の方法で金属配線を全面
エッチバックし、図の様に容量の側壁部にのみ金属配線
が残った状態にする（図２（ｄ））。次に、上部電極９
を形成し（図２（ｅ））、さらにこの上に容量上層間膜
１０を成膜する（図２（ｆ））。
工程断面図を図２（ａ）〜（ｆ）に示す。ｎ+ 層２上に
ポリシリコンプラグ４、コンタクトパッド１１を形成し
た構造上に容量下層間絶縁膜１２、下部電極ｂ１５、下
部電極ａ１４、強誘電体８を順次成膜する（図２
（ａ））。次に、強誘電体８、下部電極ａ１４、下部電
極ｂ１５、容量下層間膜１２を一括して加工し、コンタ
クトパッド１１が露出した状態にする（図２（ｂ））。
全面に金属配線（Ａｌ等）を成膜した（図２（ｃ））
後、反応性イオンエッチング等の方法で金属配線を全面
エッチバックし、図の様に容量の側壁部にのみ金属配線
が残った状態にする（図２（ｄ））。次に、上部電極９
を形成し（図２（ｅ））、さらにこの上に容量上層間膜
１０を成膜する（図２（ｆ））。
【００１６】
【実施例】次に、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００１７】（実施例１）図１において、１はシリコン
ｐ型層、２は同ｎ+ 層、３は下地層間絶縁膜（Ｓｉ
Ｏ2 ）、４はポリシリコンプラグ、８は強誘電体（ＰＺ
Ｔ）、９は強誘電体上部電極、１０は容量上層間絶縁膜
（ＳｉＯ2 ）、１１はコンタクトパッド（ＷＳｉ2 ）、
１２は容量下層間絶縁膜（ＳｉＯ2 ）、１３は金属配線
（Ａｌ）、１４は強誘電体下部電極ａ（Ｐｔ）、１５は
下部電極ｂ（Ｔｉ）であるが、ｎ+ 層２と下部電極１
４、１５との電気的接続は容量側壁の金属配線（Ａｌ）
１３とコンタクトパッド（ＷＳｉ2 ）１１、ポリシリコ
ンプラグ４を介してなされている。これらの配線は後で
その製造方法について述べるが、製造工程においての酸
化等の問題が無いため、コンタクト不良を生ずる事が少
ない。また、セルトランジスタ上にポリシリコンプラグ
を介して強誘電体容量を形成しているため、強誘電体容
量を用いた半導体メモリの高集積化にも有利である。
ｐ型層、２は同ｎ+ 層、３は下地層間絶縁膜（Ｓｉ
Ｏ2 ）、４はポリシリコンプラグ、８は強誘電体（ＰＺ
Ｔ）、９は強誘電体上部電極、１０は容量上層間絶縁膜
（ＳｉＯ2 ）、１１はコンタクトパッド（ＷＳｉ2 ）、
１２は容量下層間絶縁膜（ＳｉＯ2 ）、１３は金属配線
（Ａｌ）、１４は強誘電体下部電極ａ（Ｐｔ）、１５は
下部電極ｂ（Ｔｉ）であるが、ｎ+ 層２と下部電極１
４、１５との電気的接続は容量側壁の金属配線（Ａｌ）
１３とコンタクトパッド（ＷＳｉ2 ）１１、ポリシリコ
ンプラグ４を介してなされている。これらの配線は後で
その製造方法について述べるが、製造工程においての酸
化等の問題が無いため、コンタクト不良を生ずる事が少
ない。また、セルトランジスタ上にポリシリコンプラグ
を介して強誘電体容量を形成しているため、強誘電体容
量を用いた半導体メモリの高集積化にも有利である。
【００１８】次に、本発明の強誘電体容量の製造方法に
ついて述べる。図２（ａ）〜（ｆ）は本発明の強誘電体
容量の一実施例の製造工程断面図である。ｎ+ 層２上に
ポリシリコンプラグ４、コンタクトパッド１１を形成し
た構造上に容量下層間絶縁膜１２、下部電極１５、１
４、強誘電体８を順次成膜する（図２（ａ））。この
際、下部電極１５を成膜する前の容量下層間膜（ＳｉＯ
2 ）１２は化学的機械研磨等の方法で平坦化され、コン
タクトパッドは２００nm、コンタクトパッド上の容量下
層間膜１２の厚さは５００nm程度となっている。下部電
極ａ１４はＰｔ（２００nm）であり、下部電極ｂ１５は
Ｔｉ（５０nm）、ＰＺＴの膜厚は２００nmである。Ｐｔ
の下にＴｉを入れるのは、Ｐｔと容量下層間膜との密着
性を良くするためである。また、平坦化するのは、強誘
電体８の膜質が凹凸のある基板上では悪くなるからであ
る。
ついて述べる。図２（ａ）〜（ｆ）は本発明の強誘電体
容量の一実施例の製造工程断面図である。ｎ+ 層２上に
ポリシリコンプラグ４、コンタクトパッド１１を形成し
た構造上に容量下層間絶縁膜１２、下部電極１５、１
４、強誘電体８を順次成膜する（図２（ａ））。この
際、下部電極１５を成膜する前の容量下層間膜（ＳｉＯ
2 ）１２は化学的機械研磨等の方法で平坦化され、コン
タクトパッドは２００nm、コンタクトパッド上の容量下
層間膜１２の厚さは５００nm程度となっている。下部電
極ａ１４はＰｔ（２００nm）であり、下部電極ｂ１５は
Ｔｉ（５０nm）、ＰＺＴの膜厚は２００nmである。Ｐｔ
の下にＴｉを入れるのは、Ｐｔと容量下層間膜との密着
性を良くするためである。また、平坦化するのは、強誘
電体８の膜質が凹凸のある基板上では悪くなるからであ
る。
【００１９】次に、強誘電体８、下部電極１４、１５、
容量下層間膜１２を一括して加工し、コンタクトパッド
１１が露出した状態にする（図２（ｂ））。これは、フ
ォトレジストをマスクとしてＣＦ4 等のガスを用いた反
応性イオンエッチング、或いはＡｒを用いたイオンミリ
ング等の方法により可能である。また、特に反応性イオ
ンエッチングの場合にはコンタクトパッド（ＷＳｉ2 ）
１２が露出した際の発光分析によりエッチングの終点検
出が容易である。
容量下層間膜１２を一括して加工し、コンタクトパッド
１１が露出した状態にする（図２（ｂ））。これは、フ
ォトレジストをマスクとしてＣＦ4 等のガスを用いた反
応性イオンエッチング、或いはＡｒを用いたイオンミリ
ング等の方法により可能である。また、特に反応性イオ
ンエッチングの場合にはコンタクトパッド（ＷＳｉ2 ）
１２が露出した際の発光分析によりエッチングの終点検
出が容易である。
【００２０】次に、全面に金属配線（Ａｌ）を成膜する
（図２（ｃ））。この際のＡｌは、例えばジメチルアル
ミニウムハイドライド（ＤＭＡＨ）を用いたＭＯＣＶＤ
で２００℃程度の温度で成膜される。ＭＯＣＶＤ等の気
相化学反応を用いた成膜方法では良好な段差被覆性を有
するため、容量段差の側壁部にも充分にＡｌが成膜され
る。
（図２（ｃ））。この際のＡｌは、例えばジメチルアル
ミニウムハイドライド（ＤＭＡＨ）を用いたＭＯＣＶＤ
で２００℃程度の温度で成膜される。ＭＯＣＶＤ等の気
相化学反応を用いた成膜方法では良好な段差被覆性を有
するため、容量段差の側壁部にも充分にＡｌが成膜され
る。
【００２１】次にＣｌ2 を用いた反応性イオンエッチン
グ等の方法で金属配線（Ａｌ）を全面エッチバックする
（図２（ｄ））。この時、反応性イオンエッチングは異
方性エッチングであるため図の様に容量の側壁部にのみ
Ａｌが残った状態にする事が可能である。この側壁部の
金属配線により下部電極１４、１５とコンタクトパッド
１１が電気的に接続される。
グ等の方法で金属配線（Ａｌ）を全面エッチバックする
（図２（ｄ））。この時、反応性イオンエッチングは異
方性エッチングであるため図の様に容量の側壁部にのみ
Ａｌが残った状態にする事が可能である。この側壁部の
金属配線により下部電極１４、１５とコンタクトパッド
１１が電気的に接続される。
【００２２】次に、上部電極（Ｐｔ：２００nm程度）９
を形成する（図２（ｅ））。これは、Ｐｔを全面に成膜
した後に、フォトレジストをマスクとしたイオンミリン
グにより成される（図は省略）。先に金属配線（Ａｌ）
を全面に成膜した際にＰＺＴとＡｌが反応してＰＺＴの
強誘電体特性に悪影響を与える事もあるが、この際のイ
オンミリングによりこの反応層も大部分は除去される。
を形成する（図２（ｅ））。これは、Ｐｔを全面に成膜
した後に、フォトレジストをマスクとしたイオンミリン
グにより成される（図は省略）。先に金属配線（Ａｌ）
を全面に成膜した際にＰＺＴとＡｌが反応してＰＺＴの
強誘電体特性に悪影響を与える事もあるが、この際のイ
オンミリングによりこの反応層も大部分は除去される。
【００２３】最後にさらにこの上に容量上層間膜（Ｓｉ
Ｏ2 ）１０を成膜する（図２（ｆ））。これには例え
ば、強誘電体特性に悪影響を与えない、例えばＯ3 （オ
ゾン）とＴＥＯＳ（テトラエトキシシラン）を用いたＣ
ＶＤによるＳｉＯ2 が用いられる。
Ｏ2 ）１０を成膜する（図２（ｆ））。これには例え
ば、強誘電体特性に悪影響を与えない、例えばＯ3 （オ
ゾン）とＴＥＯＳ（テトラエトキシシラン）を用いたＣ
ＶＤによるＳｉＯ2 が用いられる。
【００２４】以上の製造方法によれば本発明の構造の強
誘電体容量が製造できるが、強誘電体容量を成膜する際
にはまだ下部電極とｎ+ 層（或いはポリシリコンプラ
グ）との電気的接続はできておらず、強誘電体容量を加
工した後に側壁の金属配線で接続をとるため、従来の様
に、電極材料の酸化によるコンタクト不良は生じない。
誘電体容量が製造できるが、強誘電体容量を成膜する際
にはまだ下部電極とｎ+ 層（或いはポリシリコンプラ
グ）との電気的接続はできておらず、強誘電体容量を加
工した後に側壁の金属配線で接続をとるため、従来の様
に、電極材料の酸化によるコンタクト不良は生じない。
【００２５】例えば、この構造においても容量下部電極
ｂのＴｉ層はＰＺＴ成膜時に酸化される事は従来例と全
く同様であるが、ポリシリコンプラグ４との電気的接続
は側壁のＡｌによるため、これが問題になる事は全く無
い。金属材料の側壁配線が形成された後には強誘電体容
量上部電極の形成と容量上層間膜の形成があるが、これ
らはいずれも４００℃以下の温度で行われるため、これ
によるコンタクトへの悪影響は生じない。
ｂのＴｉ層はＰＺＴ成膜時に酸化される事は従来例と全
く同様であるが、ポリシリコンプラグ４との電気的接続
は側壁のＡｌによるため、これが問題になる事は全く無
い。金属材料の側壁配線が形成された後には強誘電体容
量上部電極の形成と容量上層間膜の形成があるが、これ
らはいずれも４００℃以下の温度で行われるため、これ
によるコンタクトへの悪影響は生じない。
【００２６】この例では金属配線にＡｌを用いたが、他
の材料、例えばＷ、Ｃｕ、ポリシリコン等で、強誘電体
特性を劣化させる事のない成膜方法があればこれも用い
る事ができるのは勿論である。また、ポリシリコンプラ
グを用いているが、これも他の材料、例えばＷ等が同様
に使用可能である。下地シリコン層に形成されたＬＳＩ
回路の配線が少ないために強誘電体容量と下地シリコン
層との距離を小さくできる場合には、特にこのプラグ或
いはコンタクトパッドは必要無く、基板と直接Ａｌ配線
でコンタクトを得る事も可能である。
の材料、例えばＷ、Ｃｕ、ポリシリコン等で、強誘電体
特性を劣化させる事のない成膜方法があればこれも用い
る事ができるのは勿論である。また、ポリシリコンプラ
グを用いているが、これも他の材料、例えばＷ等が同様
に使用可能である。下地シリコン層に形成されたＬＳＩ
回路の配線が少ないために強誘電体容量と下地シリコン
層との距離を小さくできる場合には、特にこのプラグ或
いはコンタクトパッドは必要無く、基板と直接Ａｌ配線
でコンタクトを得る事も可能である。
【００２７】また、本実施例では強誘電体の下部電極と
コンタクトパッドとの間に容量下酸化膜が介してある
が、下部電極下が平坦化されてさえいれば、この間の酸
化膜は特に必要無い。
コンタクトパッドとの間に容量下酸化膜が介してある
が、下部電極下が平坦化されてさえいれば、この間の酸
化膜は特に必要無い。
【００２８】また、側壁の配線は必ずしも容量の全周に
わたっている必要は無く、一部が残り導通していれば良
い事はいうまでもない。
わたっている必要は無く、一部が残り導通していれば良
い事はいうまでもない。
【００２９】（実施例２）図３は本発明の他の実施例の
構造断面図であるが、この場合には容量部を左側のみテ
ーパー角を大きくしてあり、そのために金属配線のエッ
チバック工程で右側のみで金属配線が残り易くなる。従
って、図中右側のみに金属配線が形成された構造とな
る。この構造によれば部分的に金属配線を側壁の一部分
にのみ残る様な形状であるので、上部電極と金属配線の
ショートが起こりにくく、歩留まりが向上する。
構造断面図であるが、この場合には容量部を左側のみテ
ーパー角を大きくしてあり、そのために金属配線のエッ
チバック工程で右側のみで金属配線が残り易くなる。従
って、図中右側のみに金属配線が形成された構造とな
る。この構造によれば部分的に金属配線を側壁の一部分
にのみ残る様な形状であるので、上部電極と金属配線の
ショートが起こりにくく、歩留まりが向上する。
【００３０】（実施例３）図４は他の実施例の構造断面
図である。この場合には強誘電体８、下部電極ａ１４、
下部電極ｂ１５が左側に伸び、上部電極９よりも大きく
なっており、上部電極から離れたところで金属配線１３
が残った構造になっている。この構造によれば部分的に
金属配線を側壁の一部分にのみ残る様な形状であるの
で、上部電極と金属配線のショートが起こりにくく、歩
留まりが向上する。
図である。この場合には強誘電体８、下部電極ａ１４、
下部電極ｂ１５が左側に伸び、上部電極９よりも大きく
なっており、上部電極から離れたところで金属配線１３
が残った構造になっている。この構造によれば部分的に
金属配線を側壁の一部分にのみ残る様な形状であるの
で、上部電極と金属配線のショートが起こりにくく、歩
留まりが向上する。
【００３１】
【発明の効果】以上の実施例で述べた様に、本発明の容
量及びその製造方法によれば、高集積化に適した強誘電
体及び高誘電体容量を、その誘電体膜を６００℃以上の
高温で成膜しても、コンタクト不良を生ずる事無しに得
る事ができる。
量及びその製造方法によれば、高集積化に適した強誘電
体及び高誘電体容量を、その誘電体膜を６００℃以上の
高温で成膜しても、コンタクト不良を生ずる事無しに得
る事ができる。
【図１】本発明の容量の構造の一実施例の断面図であ
る。
る。
【図２】半発明の容量の製造方法の一実施例の工程断面
図（ａ〜ｆ）である。
図（ａ〜ｆ）である。
【図３】本発明の容量の構造の他の一実施例の断面図で
ある。
ある。
【図４】本発明の容量の構造の他の一実施例の断面図で
ある。
ある。
【図５】強誘電体を用いた半導体メモリの単位セルの一
例の回路図である。
例の回路図である。
【図６】従来の強誘電体容量の構造の一例の断面図であ
る。
る。
１ シリコンｐ型層 ２ シリコンｎ+ 層 ３ 下地層間絶縁膜（ＳｉＯ2 ） ４ ポリシリコンプラグ ５ バリア層ａ（ＴｉＮ） ６ バリア層ｂ（Ｔｉ） ７ 強誘電体下部電極（Ｐｔ） ８ 強誘電体（Ｐｂ（Ｚｒ0.53Ｔｉ0.47）Ｏ3 ） ９ 強誘電体上部電極（Ｐｔ） １０ 容量上層間絶縁膜（ＳｉＯ2 ） １１ コンタクトパッド（ＷＳｉ2 ） １２ 容量下層間絶縁膜（ＳｉＯ2 ） １３ 金属配線（Ａｌ） １４ 強誘電体下部電極ａ（Ｐｔ） １５ 強誘電体下部電極ｂ（Ｔｉ）
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/10 ６５１ 27/108
Claims (7)
- 【請求項１】コンタクトプラグ上に容量下層間膜を介し
て上部電極、誘電体層、下部電極からなる容量を有し、
かつ前記コンタクトプラグと一電極とが電気的に接続さ
れている容量素子において、前記容量下層間膜が絶縁性
材料よりなり、前記コンタクトプラグが、少なくとも長
さもしくは幅のいずれかにおいて下部電極より大きいこ
とを特徴とする容量素子。 - 【請求項２】コンタクトプラグ上にコンタクトパッドお
よび容量下層間膜を介して上部電極、誘電体層、下部電
極からなる容量を有し、かつ前記コンタクトパッドと一
電極とが電気的に接続されている容量素子において、前
記容量下層間膜が絶縁性材料よりなり、前記コンタクト
パッドが、少なくとも長さもしくは幅のいずれかにおい
て下部電極より大きいことを特徴とする容量素子。 - 【請求項３】前記下部電極の側面が少なくとも一部にお
いて前記コンタクトプラグもしくは前記コンタクトパッ
ドと電気的に接続されていることを特徴とする請求項１
または請求項２に記載の容量素子。 - 【請求項４】前記誘電体層がＰｂ（Ｚｒ1-x Ｔｉx ）Ｏ
3 、ＳｒＢｉ2 Ｔａ2Ｏ9 、ＳｒＴｉＯ3 、（Ｂａ1-x
Ｓｒx ）ＴｉＯ3 より選ばれたいずれかの材料よりなる
ことを特徴とする請求項１ないし３記載の容量。 - 【請求項５】前記コンタクトプラグによって導通がとら
れている下地半導体基板には集積回路が形成されている
事を特徴とする請求項１ないし４記載の容量素子。 - 【請求項６】コンタクトプラグもしくはコンタクトパッ
ド中に形成されたコンタクト部上に、容量下層間膜、下
部電極および誘電体層を積層した後所望の形状に加工し
て前記コンタクト部を部分的に露出させる第一の工程
と、第一の工程の後に金属材料を全面に形成し、前記金
属材料を異方性エッチングすることにより少なくとも前
記下部電極の側壁部に金属材料を残存させる第二の工程
を含むことを特徴とする容量素子の製造方法。 - 【請求項７】前記金属材料を有機Ａｌ材料を用いたＣＶ
Ｄで形成することを特徴とする請求項６記載の容量の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9047872A JP3039425B2 (ja) | 1997-03-03 | 1997-03-03 | 容量素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9047872A JP3039425B2 (ja) | 1997-03-03 | 1997-03-03 | 容量素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242407A JPH10242407A (ja) | 1998-09-11 |
| JP3039425B2 true JP3039425B2 (ja) | 2000-05-08 |
Family
ID=12787480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9047872A Expired - Fee Related JP3039425B2 (ja) | 1997-03-03 | 1997-03-03 | 容量素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039425B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7375919B2 (en) | 2003-01-06 | 2008-05-20 | Sony Corporation | Recording and reproducing apparatus |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19911150C1 (de) * | 1999-03-12 | 2000-04-20 | Siemens Ag | Verfahren zur Herstellung einer mikroelektronischen Struktur |
| JP2002324852A (ja) * | 2001-04-26 | 2002-11-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1997
- 1997-03-03 JP JP9047872A patent/JP3039425B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7375919B2 (en) | 2003-01-06 | 2008-05-20 | Sony Corporation | Recording and reproducing apparatus |
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| Publication number | Publication date |
|---|---|
| JPH10242407A (ja) | 1998-09-11 |
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