KR20020064636A - 복수의 반도체 소자를 구비한 반도체 장치, 비휘발성반도체 기억 장치 및 그들의 제조 방법 - Google Patents

복수의 반도체 소자를 구비한 반도체 장치, 비휘발성반도체 기억 장치 및 그들의 제조 방법 Download PDF

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Abstract

본 발명은, 제조 공정을 간략화하여 제조 비용을 줄일 수 있음과 동시에, 고전압의 전류를 제어할 수 있는 반도체 소자를 갖는 반도체 장치를 제공한다. 제 1 및 제 2 반도체 소자를 구비하는 반도체 장치로서, 제 1 반도체 소자는, 기판(1)상에 형성된 하층 전극(13ba, 13bb, 13bc, 13bd, 13ab, 13cb)과, 하층 전극상에 형성된 중간 절연막(15)과, 절연막(15)상에 형성된 상부 전극(16a∼16d)을 포함한다. 제 2 반도체 소자(26, 27)는, 기판(1)상에 형성되고, 중간 절연막(15)과 동일한 층으로 이루어지는 게이트 절연막(15)과, 게이트 절연막(15)상에 형성된 게이트 전극(16e, 16f)을 포함한다.

Description

복수의 반도체 소자를 구비한 반도체 장치, 비휘발성 반도체 기억 장치 및 그들의 제조 방법{SEMICONDUCTOR DEVICE AND NONVOLATILE SEMICONDUCTOR MEMORY DEVICE COMPRISING A PLURALITY OF SEMICONDUCTOR ELEMENTS AS WELL AS PROCESS FOR THE SAME}
본 발명은 반도체 장치, 비휘발성 반도체 기억 장치 및 그들의 제조 방법에관한 것으로, 보다 구체적으로는, 제조 공정을 간략화할 수 있는 반도체 장치, 비휘발성 반도체 기억 장치 및 그들의 제조 방법에 관한 것이다.
종래, 반도체 장치의 하나로서 비휘발성 반도체 기억 장치가 알려져 있다. 도 15는 종래의 비휘발성 반도체 기억 장치를 도시하는 단면 모식도이다. 도 15를 참조하여, 종래의 비휘발성 반도체 기억 장치를 설명한다.
도 15를 참조하면, 비휘발성 반도체 기억 장치는 메모리 셀 영역과 주변 회로 영역을 구비한다. 도 15에 도시한 메모리 셀 영역에 있어서는, 복수의 메모리 셀이 형성된 영역을 도시하는 단면도 A와, 단면도 A에 있어서의 선분 B-B에 따른 단면도 B가 도시되어 있다. 단면도 A는, 메모리 셀 영역에 있어서의 비트선 방향(배선(125a∼125c)이 연장되는 방향과 거의 평행한 방향)에 있어서의 단면도이다. 단면도 B는, 메모리 셀 영역에 있어서의 워드선 방향(제어 게이트 전극으로서의 인 도프된 폴리실리콘막(phosphorous doped polysilicon film)(116a∼116d)이 연장하는 방향에 대하여 거의 수직인 방향)에 있어서의 단면도이다.
메모리 셀 영역에 있어서는, 반도체 기판(101)의 주표면으로부터 소정 깊이의 영역에 n 웰(105)이 형성되어 있다. 반도체 기판(101)에 있어서 n 웰(105)상에 위치하는 영역에는 p 웰(111a)이 형성되어 있다. 반도체 기판(101)의 주표면에는 소자 분리 절연막(102a, 102b)이 형성되어 있다. 단면도 A 및 B로부터 알 수 있듯이, 반도체 기판(101)의 주표면에서는, 단면도 A에 있어서 지면에 수직인 방향으로 소정의 간격을 두고 n형 확산 영역(120a∼120c)이 형성되어 있다. 반도체 기판(101)의 주표면상에는 실리콘 산화막(112)이 형성되어 있다. 실리콘산화막(112)상에는 플로팅 게이트 전극으로 되는 폴리실리콘막(113ab, 113bb, 113cb)이 형성되어 있다. 이 플로팅 게이트 전극으로서의 폴리실리콘막(113ab, 113bb, 113cb)은 단면도 A에 있어서 지면에 수직인 방향으로 간격을 두고 복수개 배치되어 있다. 즉, 단면도 B에 도시하는 바와 같이, n형 확산 영역(120a∼120c)이 형성된 영역을 거쳐서, 간격을 두고 폴리실리콘막(113ba, 113bb, 113bc, 113bd)이 배치되어 있다. 플로팅 게이트 전극으로서의 폴리실리콘막(113ab, 113bb, 113cb, 113ba, 113bc, 113bd)상에는 중간 절연막으로서의 3층 절연막(115a∼115d)이 형성되어 있다. 이 3층 절연막(115a∼115d)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막의 3층 구조로 이루어진다. 이 3층 절연막(115a∼115d)상에 제어 게이트 전극으로서의 인 도프된 폴리실리콘막(116a∼116d)이 형성되어 있다. 인 도프된 폴리실리콘막(116a∼116d)상에는 텅스텐 실리사이드(WSi)막(117a∼117d)이 형성되어 있다. 텅스텐 실리사이드막(117a∼117d)상에는 실리콘 산화막(118a∼118d)이 형성되어 있다. 실리콘 산화막(118a∼118d)상에는 붕소 인 유리(boron phosphorous glass)(123)가 형성되어 있다. n형 확산 영역(120a∼120c) 위에 위치하는 영역에 있어서, 붕소 인 유리(123) 및 실리콘 산화막(112)의 일부를 부분적으로 제거함으로써, 콘택트 홀(124a∼124c)이 형성되어 있다. 이 콘택트 홀(124a∼124c)의 바닥부에 있어서는, n형 확산 영역(120a∼120c)의 표면이 노출되어 있다. 콘택트 홀(124a∼124c)의 내부로부터 붕소 인 유리(123)의 상부 표면 위에까지 연장되도록, 도전체로 이루어지는 배선(125a∼125c)이 형성되어 있다. 이 배선(125a∼125c)의 재료로서는 알루미늄-실리콘-구리(Al-Si-Cu) 합금막을 이용할 수 있다.
메모리 셀 영역의 단면도 B에 있어서, n형 확산 영역(120a)과, 이 n형 확산 영역(120a)의 좌측에 위치하는 n형 확산 영역(도시하지 않음)이 하나의 플래쉬 메모리 셀의 소스 영역 및 드레인 영역으로서 작용한다. 이들 n형 확산 영역과, 터널 절연막으로서 작용하는 실리콘 산화막(112)과, 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(113ba)과, 3층 절연막(115a)과, 제어 게이트 전극으로서의 인 도프된 폴리실리콘막(116a)으로 하나의 플래쉬 메모리 셀이 구성된다. 또한, 소스 및 드레인 영역으로서의 n형 확산 영역(120a, 120b)과, 터널 절연막으로서 작용하는 실리콘 산화막(112)과, 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(113bb)과, 3층 절연막(115b)과, 제어 게이트 전극으로서의 인 도프된 폴리실리콘막(116b)으로 다른 플래쉬 메모리 셀이 구성된다. 또한, 소스 및 드레인 영역으로서의 n형 확산 영역(120b, 120c)과, 터널 절연막으로서 작용하는 실리콘 산화막(112)과, 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(113bc)과, 3층 절연막(115c)과, 제어 게이트 전극으로서의 인 도프된 폴리실리콘막(116c)으로 또다른 플래쉬 메모리 셀이 구성된다. 또한, 소스 및 드레인 영역으로서의 n형 확산 영역(120c) 및 n형 확산 영역(120c)의 우측에 간격을 두고 배치되는 n형 확산 영역(도시하지 않음)과, 터널 절연막으로서 작용하는 실리콘 산화막(112)과, 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(113bd)과, 3층 절연막(115d)과, 제어 게이트 전극으로서의 인 도프된 폴리실리콘막(116d)으로 또 하나의 플래쉬 메모리 셀이 구성된다. 플래쉬 메모리 셀은 메모리 셀 영역에서 매트릭스 형상으로배치되어 있다.
도 15에 도시한 비휘발성 반도체 기억 장치의 주변 회로 영역에 있어서는, n형 전계 효과 트랜지스터(FET : Field Effect Transistor)(126)와 p형 FET(127)이 형성되어 있다. 주변 회로 영역에 있어서는, 반도체 기판(101)의 주표면에 소자 분리 절연막(102c)이 형성되어 있다. 이 소자 분리 절연막(102c)에 의해 분리된 소자 형성 영역에 있어서는, n형 FET(126)가 형성되는 영역에서 반도체 기판(101)의 주표면에 p 웰(111b)이 형성되어 있다. 이 p 웰(111b)에 있어서의 반도체 기판(101)의 주표면에는 n형 FET(126)의 소스 및 드레인 영역으로 되는 n형 확산 영역(121a, 121b)이 채널 영역을 사이에 두고 형성되어 있다. 반도체 기판(101)의 주표면상에는 게이트 절연막으로서의 실리콘 산화막(129)이 형성되어 있다. 실리콘 산화막(129) 위로서, 소스 및 드레인 영역으로 되는 n형 확산 영역(121a, 121b)의 사이에 위치하는 채널 영역상의 영역에서는, 게이트 전극으로서의 인 도프된 폴리실리콘막(116e)이 형성되어 있다. 인 도프된 폴리실리콘막(116e)상에는 텅스텐 실리사이드막(117e)이 형성되어 있다. 텅스텐 실리사이드막(117e)상에는 실리콘 산화막(118e)이 형성되어 있다.
주변 회로 영역에 있어서의 p형 FET(127)가 형성되는 영역에 있어서는, 반도체 기판(101)에 n 웰(108)이 형성되어 있다. n 웰(108)에 있어서의 반도체 기판(101)의 주표면에 있어서는, 소스 및 드레인 영역으로 되는 p형 확산 영역(122a, 122b)이 채널 영역을 거쳐서 대향하도록 형성되어 있다. 반도체 기판(101)의 주표면상에는 게이트 절연막으로 되는 실리콘 산화막(129)이 형성되어있다. 채널 영역 위로서, 실리콘 산화막(129)상에 위치하는 영역에는, 게이트 전극으로서의 인 도프된 폴리실리콘막(116f)이 형성되어 있다. 인 도프된 폴리실리콘막(116f)상에는 텅스텐 실리사이드막(117f)이 형성되어 있다. 텅스텐 실리사이드막(117f)상에는 실리콘 산화막(118f)이 형성되어 있다.
실리콘 산화막(118e, 118f)상에는 붕소 인 유리(123)가 형성되어 있다. n형 확산 영역(121a, 121b) 및 p형 확산 영역(122a, 122b)상에 위치하는 영역에 있어서는, 붕소 인 유리(123) 및 실리콘 산화막(129)을 부분적으로 제거함으로써, 콘택트 홀(124d∼124g)이 형성되어 있다. 콘택트 홀(124d∼124g)의 바닥부에 있어서는, 각각 n형 확산 영역(121a, 121b) 및 p형 확산 영역(122a, 122b)의 표면이 노출되어 있다. 콘택트 홀(124d∼124g)의 내부로부터 붕소 인 유리(123)의 상부 표면 위에까지 연장되도록, 도전체막으로 이루어지는 배선(125d∼125g)이 형성되어 있다. 배선(125d∼125g)의 재료로서는 알루미늄-실리콘-구리(A1-Si-Cu) 합금막을 이용할 수 있다.
도 16∼27은 도 15에 도시한 종래의 비휘발성 반도체 기억 장치의 제조 공정을 설명하기 위한 단면 모식도이다. 도 16∼27을 참조하여, 도 15에 도시한 종래의 비휘발성 반도체 기억 장치의 제조 공정을 설명한다.
또한, 도 16∼27에서는, 기본적으로 도 1과 마찬가지의 단면을 도시하고 있다. 즉, 도 2∼8 및 도 10∼14에 있어서의 좌측에 위치하는 단면도는, 메모리 셀의 비트선 방향에 있어서의 단면을 도시하고, 중앙에 위치하는 단면도는 메모리 셀의 워드선 방향의 단면도를 도시하고 있다.
우선, 도 16에 도시하는 바와 같이, p형으로서 성장 방위가 <100>의 실리콘 기판인 반도체 기판(101)의 주표면에 있어서, 메모리 셀 영역으로 되는 영역 및 주변 회로 영역으로 되는 영역에 소자 분리 절연막(102a∼102c)을 형성한다.
다음에, 반도체 기판(101)의 주표면상에 레지스트(도시하지 않음)를 도포한다. 포토리소그래피법에 의해 메모리 셀 영역상에 존재하는 레지스트를 제거한다. 그 결과, 주변 회로 영역에 있어서는 레지스트막이 존재하고, 한편, 메모리 셀 영역에 있어서는 반도체 기판(101)의 주표면이 노출된 상태로 된다. 그리고, 이 레지스트막을 마스크로 하여, 메모리 셀 영역에 있어서 반도체 기판(101) 내에 인을 주입한다. 이러한 인의 주입에 의해 하부 웰(bottom well)로서의 n 웰(105)(도 17 참조)을 형성한다. 이 때의 인의 주입 조건으로서, 주입 에너지를 3MeV, 인의 주입 밀도를 1.0×1013/㎠로 하는 조건을 이용할 수 있다. 그 후, 레지스트막을 제거한다.
다음에, 반도체 기판(101)의 주표면상에 레지스트를 도포한다. 그리고, 포토리소그래피법에 의해 메모리 셀 영역 위와, 주변 회로 영역에 있어서 n형 FET(126)(도 15 참조)가 형성되는 영역 위에 레지스트막을 형성한다. 이 때, 주변 회로 영역인 p형 FET(127)(도 15 참조)가 형성되는 영역에 있어서는, 반도체 기판(101)의 주표면이 노출된 상태로 되어 있다. 그리고, 이 레지스트막을 마스크로 하여, 반도체 기판(101)에 인을 주입한다. 이 인의 주입에 의해, 도 17에 도시하는 바와 같이 n 웰(108)을 형성한다. 이 인의 주입 조건으로서, 예를 들면 주입에너지를 1.2MeV, 인의 주입 밀도를 1.0×1013/㎠로 하는 조건을 이용할 수 있다. 또한, 이 인의 주입에 이어서, 채널 컷트(channel cut)를 위하여 반도체 기판(101)에 인을 주입한다. 이 채널 컷트를 위한 인의 주입 조건으로서, 예를 들면 주입 에너지를 700keV, 주입 밀도를 3.0×1012/cm2로 하는 조건을 이용할 수 있다. 또한, 카운터 도핑(counter doping)을 위한 붕소를 반도체 기판(101)에 주입하여도 무방하다. 이 카운터 도펀트(counter dopant)로서의 붕소의 주입 조건으로서, 예를 들면 주입 에너지를 20keV, 주입 밀도를 1.5×1012/㎠로 하는 조건을 이용할 수 있다. 그 후, 레지스트막을 제거한다.
다음에, 반도체 기판(101)의 주표면상에 레지스트를 도포한 후, 포토리소그래피법을 이용하여, 도 17에 도시하는 바와 같이 주변 회로 영역의 p형 FET(127)가 형성되는 영역상에 레지스트막(109)을 형성한다. 이 때, 메모리 셀 영역 및 주변 회로 영역에 있어서 n형 FET(126)가 형성되는 영역에 있어서는 반도체 기판(101)의 주표면이 노출된 상태로 되어 있다. 그리고, 레지스트막(109)을 마스크로 하여 붕소(110)를 반도체 기판(101)에 주입함으로써, p 웰(111a, 111b)(도 18 참조)을 형성한다. 붕소의 주입 조건으로서, 예컨대 주입 에너지를 700keV, 주입 밀도를 1.0×1013/㎠로 하는 조건을 이용할 수 있다. 또한, 계속해서 p 채널 컷트를 위한 붕소를 반도체 기판(101)에 주입해도 무방하다. 이러한 p 채널 컷트를 위한 붕소의 주입 조건으로서는, 예를 들면 주입 에너지를 270keV, 주입 밀도를 3.5×1012/㎠로하는 조건을 이용할 수 있다. 또한, 채널 도핑을 위한 붕소를 반도체 기판(101)에 더 주입해도 무방하다. 이 채널 도핑을 위한 붕소의 주입 조건으로서는, 예를 들면 주입 에너지를 50keV, 주입 밀도를 1.2×1012/㎠로 하는 조건을 이용할 수 있다. 그 후, 레지스트막(9)을 제거한다.
다음에, 도 18에 도시하는 바와 같이, 반도체 기판(101)의 주표면상에 열산화법을 이용하여 실리콘 산화막(112)을 형성한다. 이 실리콘 산화막(12)의 막 두께는 10㎚로 한다. 이 실리콘 산화막(112)은, 메모리 셀 영역에 있어서 형성되는 플래쉬 메모리 셀의 터널 산화막으로서 작용한다.
그리고, 이 실리콘 산화막(112)상에 인 도프된 폴리실리콘막을 형성한다. 인 도프된 폴리실리콘막은, 감압 CVD법(Chemical Vapor Deposition)을 이용하여 형성할 수 있다. 또한, 인 도프된 폴리실리콘막의 막 두께는 100㎚로 한다. 인 도프된 폴리실리콘막상에 레지스트를 도포한다. 그리고, 포토리소그래피법에 의해 메모리 셀 영역 및 주변 회로 영역에 있어서 인 도프된 폴리실리콘막상에 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여 에칭에 의해 인 도프된 폴리실리콘막을 부분적으로 제거함으로써, 도 18에 도시하는 바와 같이 소정의 패턴을 갖는 인 도프된 폴리실리콘막(113a∼113c, 113)을 형성한다. 이러한 에칭에 있어서, 주변 회로 영역에 있어서는 레지스트막이 형성되어 있기 때문에, 주변 회로 영역의 인 도프된 폴리실리콘막(113)은 에칭되지 않아 그대로 잔존하고 있다. 그 후, 레지스트막을 제거한다. 이와 같이 하여, 도 18에 도시한 바와 같은 구조를 얻는다.
다음에, 메모리 셀 영역의 인 도프된 폴리실리콘막(113a∼113c)과, 주변 회로 영역의 인 도프된 폴리실리콘막(113)의 위에 열산화법을 이용하여 실리콘 산화막을 형성한다. 이 실리콘 산화막의 막 두께는, 예를 들면 5㎚로 한다. 다음에, 이 실리콘 산화막상에 감압 CVD법을 이용하여 실리콘 질화막을 형성한다. 실리콘 질화막의 막 두께는, 예를 들면 10㎚ 정도로 할 수 있다. 그리고, 이 실리콘 질화막 위에 감압 VCD법을 이용하여 실리콘 산화막을 형성한다. 이 실리콘 산화막의 막 두께는, 예를 들면 5㎚ 정도로 할 수 있다. 이렇게 해서, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막으로 이루어지는 3층 절연막(115)을 형성한다. 그 결과, 도 19에 도시한 바와 같은 구조를 얻는다.
다음에, 3층 절연막(115)상에 레지스트를 도포한다. 그리고, 포토리소그래피법에 의해 메모리 셀 영역에 있어서 3층 절연막(115)상에 레지스트막(128)을 형성한다. 이 때, 주변 회로 영역으로부터 레지스트는 제거되어 있기 때문에, 주변 회로 영역에서는 3층 절연막(115)이 노출되어 있다. 이렇게 해서, 도 20에 도시한 바와 같은 구조를 얻는다.
다음에, 레지스트막(128)을 마스크로 해서 주변 회로 영역의 3층 절연막(115), 인 도프된 폴리실리콘막(113) 및 실리콘 산화막(112)을 에칭에 의해 제거한다. 그 후, 레지스트막(128)을 제거한다. 이렇게 해서, 도 21에 도시한 바와 같은 구조를 얻는다.
다음에, 도 22에 도시하는 바와 같이, 열산화법을 이용하여, 주변 회로 영역에 있어서의 반도체 기판(101)의 주표면상에 실리콘 산화막(129)을 형성한다. 이실리콘 산화막(129)의 막 두께는 15㎚로 한다. 또한, 이 열산화법에 있어서, 메모리 셀 영역에서는 3층 절연막(115)을 구성하는 실리콘 질화막이 존재하기 때문에, 이 3층 절연막(115) 밑에 위치하는 인 도프된 폴리실리콘막(113a∼113c)은 산화되지 않는다.
다음에, 도 23에 도시하는 바와 같이, 3층 절연막(115)과 실리콘 산화막(129)의 위에, 메모리 셀 영역 및 주변 회로 영역의 양쪽에 있어서 인 도프된 폴리실리콘막(116)을 형성한다. 이 인 도프된 폴리실리콘막(116)은 감압 CVD법을 이용하여 형성된다. 또한, 이 인 도프된 폴리실리콘막(116)의 막 두께는 200㎚로 한다. 이 인 도프된 폴리실리콘막(116)상에 텅스텐 실리사이드막(117)을 형성한다. 이 텅스텐 실리사이드막(117)의 막 두께는 200㎚로 한다. 그리고, 텅스텐 실리사이드막(117)상에 실리콘 산화막(118)을 더 형성한다.
다음에, 실리콘 산화막(118)상에 포토리소그래피법을 이용하여 소정의 패턴을 갖는 레지스트막(도시하지 않음)을 형성한다. 레지스트막을 마스크로서 이용하여, 실리콘 산화막(118)을 부분적으로 제거함으로써, 실리콘 산화막(118a∼118f)(도 24 참조)을 형성한다. 그 후, 레지스트막을 제거한다. 그리고, 실리콘 산화막(118a∼118f)을 마스크로서 이용하여, 텅스텐 실리사이드(WSi)막(117)을 부분적으로 에칭을 이용하여 제거함으로써, 텅스텐 실리사이드막(117a∼117f)(도 24 참조)을 형성한다.
그리고, 실리콘 산화막(118a∼118f)을 마스크로 하여, 인 도프된 폴리실리콘막(116)을 부분적으로 제거함으로써, 도 24에 도시하는 바와 같이, 인 도프된 폴리실리콘막(116a∼116f)을 형성한다. 메모리 셀 영역에 있어서의 인 도프된 폴리실리콘막(116a∼116d)은, 플래쉬 메모리 셀의 제어 게이트 전극으로서 작용한다. 그리고, 주변 회로 영역에 형성된 인 도프된 폴리실리콘막(116e, 116f)은 각각 n형 FET(126) 및 p형 FET(127)의 게이트 전극으로 된다.
다음에, 포토리소그래피법을 이용하여, 주변 회로 영역의 n형 FET(126) 및 p형 FET(127)이 형성될 영역을 덮도록 레지스트막(119)을 형성한다. 이 상태에서, 메모리 셀 영역에 있어서, 실리콘 산화막(118a∼118d)을 마스크로 하여 3층 절연막(115) 및 인 도프된 폴리실리콘막(113a∼113c)을 부분적으로 제거한다. 이렇게 해서, 도 25에 도시한 바와 같은 구조를 얻는다. 이 에칭에 의해, 도 25에 도시하는 바와 같이 플래쉬 메모리 셀의 워드선이 연장되는 방향(제어 게이트 전극으로서의 인 도프된 폴리실리콘막(116a∼116d)이 연장되는 방향)에 수직인 방향에 있어서, 간격을 두고 배치된 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(113ba, 113bb, 113bc, 113bd)이 형성된다. 또한, 도 24에 도시한 다른 인 도프된 폴리실리콘막(113a, 113c)도, 마찬가지로 워드선이 연장되는 방향과 거의 수직인 방향에서 분할됨으로써, 도 25에 도시하는 바와 같이 인 도프된 폴리실리콘막(113ab, 113cb)으로 된다. 즉, 반도체 기판(101) 위에 있어서, 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(113ab, 113cb, 113ba, 113bb, 113bc, 113bd)은 매트릭스 형상으로 배치된 상태로 된다.
그리고, 메모리 셀 영역에 있어서, 실리콘 산화막(112)의 상부 표면이 노출되어 있는 영역 밑에 위치하는 반도체 기판(101)에 비소(arsenic) 이온을 주입한다. 이 비소 이온의 주입 조건으로서, 예를 들면 주입 에너지를 40keV, 주입 밀도를 2.0×1015/㎠로 하는 조건을 이용할 수 있다. 그 후, 반도체 기판(101)을 소정 온도의 질소 분위기 내에 유지함으로써 열처리를 실행한다. 열처리 조건으로서는, 분위기 온도를 850℃, 가열 시간을 30분으로 하는 조건을 이용할 수 있다. 이러한 열처리에 의해 비소 이온을 활성화한다. 그 결과, 도 26에 도시하는 바와 같이 반도체 기판(101)의 주표면에 있어서 n형 확산 영역(120a∼120c)이 형성된다. 이렇게 해서, 도 26에 도시한 바와 같은 구조를 얻는다. 그 후, 레지스트막(119)을 제거한다.
다음에, n형 FET(126)가 형성될 영역 이외의 영역에 포토리소그래피법을 이용하여 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막이 존재하는 상태에서, 주변 회로 영역에 있어서의 반도체 기판(101)의 주표면에 비소 이온을 주입한다. 주입 조건으로서는, 주입 에너지를 50keV, 주입 밀도를 3.0×1015/㎠로 하는 조건을 이용할 수 있다. 그 후, 레지스트막을 제거한다. 또한, p형 FET(127)가 형성될 영역 이외의 영역상에 레지스트막을 형성한다. 그리고, 이 레지스트막을 마스크로 하여, p형 FET(127)가 형성될 영역에 있어서의 반도체 기판(101)의 주표면에 BF2이온을 주입한다. 주입 조건으로서는, 주입 에너지를 30keV, 주입 밀도를 3.0×1015/㎠로 한다.
그 후, 반도체 기판(101)을 열처리한다. 열처리 조건으로서는, 분위기 온도를 800℃, 기판의 유지 온도를 30분으로 한다. 이러한 열처리에 의해, 주변 회로 영역에 있어서의 반도체 기판(101)에 주입된 비소 이온 등의 도전성 불순물을 활성화시킨다. 그 결과, n형 확산 영역(121a, 121b) 및 p형 확산 영역(122a, 122b)이 형성된다. 이렇게 해서, 도 27에 도시한 바와 같은 구조를 얻는다.
다음에, 실리콘 산화막(118a∼118f)상에 CVD법을 이용하여 붕소 인 유리(123)(도 15 참조)를 형성한다. 붕소 인 유리(123)의 막 두께는 1000㎚로 한다. 그리고, 반도체 기판(101)을 열처리함으로써, 붕소 인 유리(123)를 경화시킨다. 열처리의 조건으로서는, 분위기로서는 질소 분위기를 이용하고, 가열 온도를 850℃, 가열 시간을 30분으로 하였다. 붕소 인 유리(123)상에 포토리소그래피법을 이용하여 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로 해서 붕소 인 유리(123) 및 실리콘 산화막(112, 129)을 에칭에 의해 부분적으로 제거한다. 이렇게 해서, 콘택트 홀(124a∼124g)(도 15 참조)을 형성한다. 그 후, 레지스트막을 제거한다. 그리고, 스퍼터링법을 이용하여, 콘택트 홀(124a∼124g)의 내부로부터 붕소 인 유리(123)의 상부 표면 위에까지 연장되도록 도전체막으로서의 알루미늄-실리콘-구리(Al-Si-Cu) 합금막을 형성한다. 이 합금막상에 포토리소그래피법을 이용하여 배선 패턴을 갖는 레지스트막을 형성한다. 이 레지스트막을 마스크로 해서 합금막을 부분적으로 에칭에 의해 제거한다. 그 후, 레지스트막을 제거한다. 이렇게 해서, 도 15에 도시하는 바와 같이 배선(125a∼125g)을 형성한다.
이렇게 해서, 종래의 비휘발성 반도체 기억 장치는 제조되고 있었다.
그러나, 전술한 종래의 비휘발성 반도체 기억 장치에 있어서는, 다음과 같은 문제가 있었다. 즉, 메모리 셀 영역에 형성되는 플래쉬 메모리 셀은 플로팅 게이트 전극과 제어 전극이 적층된, 소위 스택드·게이트 구조(stacked gate structure)이다. 한편, 주변 회로 영역의 n형 FET(126), p형 FET(127)는 통상의 전계 효과 트랜지스터로서, 그 게이트 전극은 스택드·게이트 구조가 아니다. 이 때문에, 메모리 셀 영역에 있어서의 터널 절연막으로서의 실리콘 산화막(112), 인 도프된 폴리실리콘막(113ab, 113bb, 113cb, 113ba, 113bc, 113bd)상에 위치하는 3층 절연막(115) 및 주변 회로 영역에 형성된 게이트 절연막으로서의 실리콘 산화막(129)은, 각각 다른 공정에 의해 형성되고 있다. 그 결과, 비휘발성 반도체 기억 장치의 제조 공정의 공정수가 증가하기 때문에, 비휘발성 반도체 기억 장치의 제조 비용이 증가하게 된다. 따라서, 제조 비용이 상대적으로 높은 비휘발성 반도체 기억 장치와 같은 반도체 장치에 있어서는, 제조 비용의 삭감이 특히 중요한 과제로 되고 있다.
또한, 메모리 셀 영역에 형성되는 플래쉬 메모리 셀에 대하여, 기입 동작, 소거 동작 등을 실행하기 위해서는, 비교적 고전압의 전류가 필요하다. 그 때문에, 주변 회로 영역에 형성되는 n형 FET(126) 및 p형 FET(127)는, 이러한 고전압의 전류를 제어할 필요가 있다. 따라서, 주변 회로 영역의 반도체 소자로서의 n형 FET(126) 및 p형 FET(127)의 게이트 절연막으로서 작용하는 실리콘 산화막(129)에는, 이러한 고전압의 전류를 제어하기 위해서 높은 절연 내력(耐力)이 요구된다.
본 발명의 목적은, 제조 공정을 간략화하여 제조 비용을 저감할 수 있음과 동시에, 고전압을 제어할 수 있는 반도체 소자를 갖는 반도체 장치, 비휘발성 반도체 기억 장치 및 그들의 제조 방법을 제공하는 것이다.
도 1은 본 발명에 따른 반도체 장치로서의 비휘발성 반도체 기억 장치를 도시하는 단면 모식도,
도 2 내지 도 8은 각각 도 1에 도시한 비휘발성 반도체 기억 장치의 제조 공정의 제 1 공정 내지 제 7 공정을 설명하기 위한 단면 모식도,
도 9는 도 8에 도시한 비휘발성 반도체 기억 장치의 부분 확대 단면 모식도,
도 10 내지 도 14는 각각 도 1에 도시한 비휘발성 반도체 기억 장치의 제조 공정의 제 8 공정 내지 제 12 공정을 설명하기 위한 단면 모식도,
도 15는 종래의 비휘발성 반도체 기억 장치를 도시하는 단면 모식도,
도 16 내지 도 27은 각각 도 15에 도시한 종래의 비휘발성 반도체 기억 장치의 제조 공정의 제 1 공정 내지 제 12 공정을 설명하기 위한 단면 모식도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판2a∼2c : 소자 분리 절연막
3, 6, 9, 14, 19 : 레지스트막
4, 7 : 인5, 8 : n 웰
10 : 붕소11 : p 웰
17, 17a∼17f : 텅스텐 실리사이드막
12, 18, 18a∼18f, 30, 32 : 실리콘 산화막
13a∼13c, 13ab, 13bb, 13cb, 13ba, 13bc, 13bd, 16, 16a∼16f : 인 도프된 폴리실리콘막
15 : 3층 절연막
20a∼20c, 21a, 21b : n형 확산 영역
22a, 22b : p형 확산 영역23 : 붕소 인 유리
24a∼24g : 콘택트 홀25a∼25g : 배선
26 : n형 FET27 : p형 FET
31 : 실리콘 질화막
본 발명의 제 1 국면에 따른 반도체 장치는, 제 1 및 제 2 반도체 소자를 구비하는 반도체 장치로서, 제 1 반도체 소자는, 기판상에 형성된 하층 전극과, 하층 전극상에 형성된 중간 절연막과, 절연막상에 형성된 상부 전극을 포함한다. 제 2 반도체 소자는, 기판상에 형성되고, 중간 절연막과 동일한 층으로 이루어지는 게이트 절연막과, 게이트 절연막상에 형성된 게이트 전극을 포함한다.
이와 같이 하면, 후술하는 제조 방법에 있어서도 자명한 바와 같이, 제 1 반도체 소자의 중간 절연막과, 제 2 반도체 소자의 게이트 절연막을 동일 공정에서 형성할 수 있다. 따라서, 제 1 반도체 소자에 있어서의 중간 절연막과 제 2 반도체 소자에서의 게이트 절연막을 각각의 공정에서 형성하는 경우보다, 반도체 장치의 제조 공정을 간략화할 수 있다. 그 결과, 반도체 장치의 제조 비용을 저감할 수 있다.
또한, 게이트 절연막을 구성하는 절연막의 두께를 충분한 크기로 함으로써, 게이트 절연막의 절연 내력을 용이하게 크게 할 수 있다. 그 결과, 제 2 반도체 소자에 있어서 비교적 고전압을 제어하는 것이 가능해진다.
상기 제 1 국면에 있어서의 반도체 장치에서는, 제 1 반도체 소자가, 하층전극 밑에 형성된 하부 절연막을 더 포함하고 있더라도 무방하다. 중간 절연막 및 게이트 절연막은 하부 절연막보다 두꺼운 막 두께를 갖고 있더라도 무방하다.
이 경우, 하부 절연막으로서 비교적 얇은 막 두께의 절연막을 배치할 필요가 있는 플래쉬 메모리 등의 비휘발성 반도체 기억 장치에, 본 발명을 용이하게 적용할 수 있다. 그리고, 이러한 비휘발성 반도체 기억 장치에 있어서는, 메모리 셀의 기입·소거 등의 동작을 실행하기 위해서 고전압을 제어할 필요가 있다. 따라서, 게이트 절연막의 막 두께를 충분히 두껍게 함으로써, 이러한 고전압을 제어하기 위한 반도체 소자로서, 제 2 반도체 소자를 유효하게 이용할 수 있다.
상기 제 1 국면에 있어서의 반도체 장치에서는, 중간 절연막과 게이트 절연막은 복수의 절연막 부분으로 이루어져 있더라도 무방하다.
이 경우, 중간 절연막과 게이트 절연막을, 예를 들면 다른 재질로 이루어지는 절연막 부분이 적층된 형태의 다층 구조로 할 수 있다. 따라서, 이 절연막 부분의 재질이나 두께를 변경함으로써, 제 1 및 제 2 반도체 소자의 전기적 특성을 임의로 변경하는 것이 가능해진다. 즉, 제 1 및 제 2 반도체 소자에 있어서 실현 가능한 전기적 특성의 범위를 넓히는 것이 가능해진다.
상기 제 1 국면에 있어서의 반도체 장치에서는, 복수의 절연막 부분이, 산화막과, 이 산화막상에 배치된 질화막과, 질화막상에 배치된 상층 산화막을 포함하고 있어도 무방하다.
이 경우, 중간 절연막과 게이트 절연막이 산화막, 질화막 및 상층 산화막으로 이루어지는 3층 구조로 된다. 그 결과, 게이트 절연막의 절연 내력을 보다 확실하게 향상시킬 수 있다.
본 발명의 다른 국면에 있어서의 비휘발성 반도체 기억 장치는, 메모리 소자와 주변 회로 소자를 구비하는 비휘발성 반도체 기억 장치로서, 메모리 소자는, 기판상에 형성된 플로팅 게이트 전극과, 플로팅 게이트 전극상에 형성된 중간 절연막과, 중간 절연막상에 형성된 제어 게이트 전극을 포함한다. 주변 회로 소자는, 기판상에 형성되고, 중간 절연막과 동일한 층으로 이루어지는 게이트 절연막과, 게이트 절연막상에 형성된 게이트 전극을 포함한다.
이와 같이 하면, 비휘발성 반도체 기억 장치의 제조 공정에 있어서, 메모리 소자의 중간 절연막과, 주변 회로 소자의 게이트 절연막을 동일 공정에서 형성할 수 있다. 따라서, 메모리 소자의 중간 절연막과 주변 회로 소자의 게이트 절연막을 각각의 공정에서 형성하는 경우보다, 비휘발성 반도체 기억 장치의 제조 공정을 간략화할 수 있다. 그 결과, 비휘발성 반도체 기억 장치의 제조 비용을 저감할 수 있다.
또한, 게이트 절연막의 두께를 충분한 크기로 함으로써, 게이트 절연막의 절연 내력을 용이하게 크게 할 수 있다. 그 결과, 주변 회로 소자에 있어서 비교적 고전압을 제어하는 것이 가능해진다.
상기 다른 국면에 있어서의 비휘발성 반도체 기억 장치에서는, 메모리 소자가 플로팅 게이트 전극 밑에 형성된 터널 절연막을 더 포함하고 있어도 무방하다. 중간 절연막 및 게이트 절연막은 터널 절연막보다 두꺼운 막 두께를 갖고 있더라도 무방하다.
이 경우, 터널 절연막으로서 비교적 얇은 막 두께의 절연막을 배치할 필요가 있는 플래쉬 메모리 등에, 본 발명을 용이하게 적용할 수 있다. 그리고, 이 플래쉬 메모리 등의 비휘발성 반도체 기억 장치에 있어서는, 메모리 셀의 기입·소거 등의 동작을 실행하기 위해서 고전압의 전류를 제어할 필요가 있다. 따라서, 게이트 절연막의 막 두께를 충분히 두껍게 함으로써, 이러한 고전압을 제어하는 주변 회로 소자를 용이하게 실현할 수 있다.
상기 다른 국면에 있어서의 비휘발성 반도체 기억 장치에서는, 중간 절연막과 게이트 절연막은 복수의 절연막 부분으로 이루어져 있어도 무방하다.
이 경우, 중간 절연막과 게이트 절연막을, 예를 들면 다른 재질로 이루어지는 절연막 부분이 적층된 형태의 다층 구조로 할 수 있다. 따라서, 이 절연막 부분의 재질이나 두께를 변경함으로써, 메모리 소자 및 주변 회로 소자의 전기적 특성을 임의로 변경하는 것이 가능해진다. 즉, 비휘발성 반도체 기억 장치의 메모리 소자와 주변 회로 소자에 있어서 실현 가능한 전기적 특성의 범위를 넓히는 것이 가능해진다.
상기 다른 국면에 있어서의 비휘발성 반도체 기억 장치에서는, 복수의 절연막 부분이, 산화막과, 산화막상에 배치된 질화막과, 질화막상에 배치된 상층 산화막을 포함하고 있어도 무방하다.
이 경우, 중간 절연막과 게이트 절연막이 산화막, 질화막 및 상층 산화막으로 이루어지는 3층 구조로 된다. 그 결과, 게이트 절연막의 절연 내력을 보다 확실하게 향상시킬 수 있다. 따라서, 고전압의 전류를 제어할 수 있는 주변 회로 소자를 용이하게 형성할 수 있다.
본 발명의 다른 국면에 있어서의 반도체 장치의 제조 방법은, 제 1 및 제 2 반도체 소자를 구비하는 반도체 장치의 제조 방법으로서, 기판 위에 있어서, 제 1 및 제 2 반도체 소자를 형성하는 영역중에서 제 1 반도체 소자를 형성하는 영역에, 하층 전극을 형성하는 공정과, 제 1 반도체 소자를 형성하는 영역의 하층 전극 위로부터 제 2 반도체 소자를 형성하는 영역의 기판 위에까지 연장되는 절연막을 형성하는 공정과, 절연막상에 도전체막을 형성하는 공정과, 도전체막상에 레지스트막을 형성하는 공정과, 레지스트막을 마스크로 하여, 에칭을 이용해서 도전체막을 부분적으로 제거하는 것에 의해, 제 1 반도체 소자를 형성하는 영역에 있어서 절연막상에 위치하는 상층 전극과, 제 2 반도체 소자를 형성하는 영역에 있어서 절연막상에 위치하는 게이트 전극을 형성하는 공정을 구비한다.
이와 같이 하면, 제 1 반도체 소자의 하층 전극과 상층 전극 사이에 위치하는 중간 절연막과, 제 2 반도체 소자의 게이트 전극 밑에 위치하는 게이트 절연막을 상기 절연막에 의해 형성할 수 있다. 즉, 중간 절연막과 게이트 절연막을 한번에 형성할 수 있다. 따라서, 종래와 같이 중간 절연막과 게이트 절연막을 각각의 공정에서 형성하였던 경우보다, 공정의 간략화를 도모할 수 있다.
상기 다른 국면에 있어서의 반도체 장치의 제조 방법은, 제 1 반도체 소자를 형성하는 영역에 있어서, 하층 전극 밑에 위치하고 절연막보다 얇은 막 두께를 갖는 하부 절연막을 형성하는 공정을 구비하고 있어도 무방하다.
이 경우, 하부 절연막으로서 비교적 얇은 막 두께의 절연막을 배치할 필요가있는 플래쉬 메모리 등의 비휘발성 반도체 기억 장치의 제조 방법에, 본 발명을 용이하게 적용할 수 있다.
상기 다른 국면에 있어서의 반도체 장치의 제조 방법에서는, 절연막을 형성하는 공정이, 제 1 소자를 형성하는 영역의 하층 전극 위로부터 제 2 반도체 소자를 형성하는 영역의 기판 위에까지 연장되는 제 1 절연막을 형성하는 공정과, 제 1 절연막상에 제 2 절연막을 형성하는 공정을 포함하고 있어도 무방하다.
이 경우, 제 1 반도체 소자의 중간 절연막 및 제 2 반도체 소자의 게이트 절연막으로 되는 절연막을, 예를 들면 다른 재질로 이루어지는 제 1 및 제 2 절연막이 적층된 형태의 다층 구조로 할 수 있게 된다. 따라서, 이들 제 1 및 제 2 절연막의 재질이나 두께를 변경함으로써, 제 1 및 제 2 반도체 소자의 전기적 특성을 임의로 변경하는 것이 가능해진다.
상기 다른 국면에 있어서의 반도체 장치의 제조 방법에서는, 제 1 절연막은 산화막이어도 무방하고, 제 2 절연막은 질화막이어도 무방하다. 또한, 절연막을 형성하는 공정은 질화막상에 상층 산화막을 형성하는 공정을 더 포함하고 있어도 무방하다.
이 경우, 중간 절연막과 게이트 절연막이 산화막, 질화막 및 상층 산화막으로 이루어지는 3층 구조로 된다. 그 결과, 게이트 절연막의 절연 내력을 보다 확실하게 향상시킬 수 있다.
본 발명의 또다른 국면에 있어서의 비휘발성 반도체 기억 장치의 제조 방법은, 상기 다른 국면에 있어서의 반도체 장치의 제조 방법을 이용한다.
여기서, 플래쉬 메모리 등의 비휘발성 반도체 기억 장치에서는, 메모리 소자와, 이 메모리 소자를 제어하기 위한 주변 회로 소자를 형성할 필요가 있다. 그리고, 종래의 이러한 비휘발성 반도체 기억 장치의 제조 공정에서는, 주변 회로 소자의 게이트 절연막과 메모리 소자의 절연막을 다른 공정에서 형성하고 있었다. 그러나, 본 발명에 따른 반도체 장치의 제조 방법을 적용하면, 제 1 반도체 소자를 메모리 소자로 하고, 제 2 반도체 소자를 주변 회로 소자로 하여, 메모리 소자의 하층 전극상에 위치하는 절연막과, 주변 회로 소자의 게이트 절연막을 동일한 층으로 동시에 형성함으로써, 제조 공정을 간략화할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 도면에 근거하여 본 발명의 실시예를 설명한다. 또한, 이하의 도면에 있어서 동일 또는 그에 상당하는 부분에는 동일한 참조 부호를 부여하고, 그 설명은 반복하지 않는다.
도 1을 참조하여, 본 발명에 따른 비휘발성 반도체 기억 장치를 설명한다.
도 1을 참조하여, 비휘발성 반도체 기억 장치는 플래쉬 메모리로서, 메모리 셀 영역과 주변 회로 영역을 구비한다. 도 1에 도시한 메모리 셀 영역에 있어서는, 복수의 메모리 셀이 형성된 영역을 도시하는 단면도 A와, 이 단면도 A에 있어서의 선분 B-B에 따른 단면도 B가 도시되어 있다. 단면도 A는 메모리 셀 영역에 있어서의 비트선 방향(배선(25a∼25c)이 연장되는 방향과 거의 평행한 방향)에 있어서의 단면도이다. 단면도 B는 메모리 셀 영역에 있어서의 워드선 방향(제어 게이트 전극으로서의 인 도프된 폴리실리콘막(16a∼16d)이 연장되는 방향에 대하여 거의 수직인 방향)에 있어서의 단면도이다.
메모리 셀 영역에 있어서는, 반도체 기판(1)의 주표면으로부터 소정 깊이의 영역에 n 웰(5)이 형성되어 있다. n 웰(5)상에 위치하는 영역에는 p 웰(11a)이 형성되어 있다. 반도체 기판(1)의 주표면에는 소자 분리 절연막(2a, 2b)이 형성되어 있다. 단면도 A 및 B로부터 알 수 있듯이, 반도체 기판(1)의 주표면에 있어서, 단면도 A의 지면에 수직인 방향으로 소정의 간격을 두고 n형 확산 영역(20a∼20c)이 형성되어 있다. 반도체 기판(1)의 주표면상에는 실리콘 산화막(12)이 형성되어 있다. 실리콘 산화막상에는 플로팅 게이트 전극으로 되는 인 도프된 폴리실리콘막(13ab, 13bb, 13cb)이 형성되어 있다. 이 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(13ab, 13bb, 13cb)은, 단면도 A에 있어서 지면에 수직인 방향으로 간격을 두고 복수개 배치되어 있다. 즉, 단면도 B에 도시하는 바와 같이, n형 확산 영역(20a∼20c)이 형성된 영역을 거쳐서, 간격을 두고 인 도프된 폴리실리콘막(13ba, 13bb, 13bc, 13bd)이 배치되어 있다. 또한, 인 도프된 폴리실리콘막(13ab, 13cb)에 대해서도, 마찬가지로 단면도 A의 지면에 수직인 방향에 인접하도록, 복수의 인 도프된 폴리실리콘막이 배치되어 있다.
이 인 도프된 폴리실리콘막(13ab, 13bb, 13cb, 13ba, 13bc, 13bd)상에는 중간 절연막으로서의 3층 절연막(15a∼15d)이 형성되어 있다. 이 3층 절연막(15a∼15d)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화막의 3층 구조로이루어진다. 이 3층 절연막(15a∼15d)상에 제어 게이트 전극으로서의 인 도프된 폴리실리콘막(16a∼16d)이 형성되어 있다. 인 도프된 폴리실리콘막(16a∼16d)상에는 텅스텐 실리사이드막(17a∼17d)이 형성되어 있다.
텅스텐 실리사이드막(17a∼17d)상에는 실리콘 산화막(18a∼18d)이 형성되어 있다. 실리콘 산화막(18a∼18d)상에는 붕소 인 유리(23)가 형성되어 있다. 붕소 인 유리(23) 및 실리콘 산화막(12)의 일부를 부분적으로 제거함으로써, 콘택트 홀(24a∼24c)이 형성되어 있다. 이 콘택트 홀(24a∼24c)의 바닥부에 있어서는, n형 확산 영역(20a∼20c)의 표면 일부가 노출되어 있다. 이 콘택트 홀(24a∼24c)의 내부로부터 붕소 인 유리(23)의 상부 표면 위에까지 연장되도록, 도전체로 이루어지는 배선(25a∼25c)이 형성되어 있다. 배선(25a∼25c)의 재료로서는 알루미늄-실리콘-구리(Al-Si-Cu) 합금막을 이용할 수 있다.
메모리 셀 영역의 단면도 B에 있어서, n형 확산 영역(20a)과, 이 n형 확산 영역(20a)의 좌측에 위치하는 n형 확산 영역(도시하지 않음)이, 하나의 플래쉬 메모리 셀의 소스 영역 및 드레인 영역으로서 작용한다. 이들 n형 확산 영역과, 터널 절연막으로서 작용하는 실리콘 산화막(12)과, 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(13ba)과, 3층 절연막(15a)과, 제어 게이트 전극으로서의 인 도프된 폴리실리콘막(16a)으로부터 하나의 플래쉬 메모리 셀이 구성된다.
또한, 소스 및 드레인 영역으로서의 n형 확산 영역(20a, 20b)과, 터널 절연막으로서 작용하는 실리콘 산화막(12)과, 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(13bb)과, 3층 절연막(15b)과, 제어 게이트 전극으로서의 인 도프된폴리실리콘막(16b)으로 다른 플래쉬 메모리 셀이 구성된다.
또한, 소스 및 드레인 영역으로서의 n형 확산 영역(20b, 20c)과, 터널 절연막으로서 작용하는 실리콘 산화막(12)과, 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(13bc)과, 3층 절연막(15c)과, 제어 게이트 전극으로서의 인 도프된 폴리실리콘막(16c)으로 별도의 플래쉬 메모리 셀이 구성된다.
또한, 소스 및 드레인 영역으로서의 n형 확산 영역(20c) 및 n형 확산 영역(120c)의 우측에 간격을 두고 배치되는 n형 확산 영역(도시하지 않음)과, 터널 절연막으로서 작용하는 실리콘 산화막(12)과, 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(13bd)과, 3층 절연막(15d)과, 제어 게이트 전극으로서의 인 도프된 폴리실리콘막(16d)으로 또 하나의 플래쉬 메모리 셀이 구성된다. 플래쉬 메모리 셀은, 메모리 셀 영역에 있어서 매트릭스 형상으로 배치되어 있다.
도 1에 도시한 주변 회로 영역에 있어서는, n형 전계 효과 트랜지스터(FET : Field Effect Transistor)(26)와 p형 전계 효과 트랜지스터(FET)(27)가 형성되어 있다. 주변 회로 영역에 있어서는, 반도체 기판(1)의 주표면에 소자 분리 절연막(2c)이 형성되어 있다. 소자 분리 절연막(2c)에 의해 분리된 소자 형성 영역에 있어서, n형 FET(26)가 형성되는 영역에서 반도체 기판(1)의 주표면에는 p 웰(11b)이 형성되어 있다. 이 p 웰(11b)에 있어서의 반도체 기판(1)의 주표면에는 n형 FET의 소스 및 드레인 영역으로 되는 n형 확산 영역(21a, 21b)이 형성되어 있다. 반도체 기판(1)의 주표면상에는 게이트 절연막으로 될 3층 절연막(15)이 형성되어 있다. 3층 절연막(15) 위로써, 소스 및 드레인 영역으로 되는 n형 확산영역(21a, 21b) 사이에 위치하는 채널 영역상의 영역에서는, 게이트 전극으로서의 인 도프된 폴리실리콘막(16e)이 형성되어 있다. 인 도프된 폴리실리콘막(16e)상에는 텅스텐 실리사이드막(17e)이 형성되어 있다. 텅스텐 실리사이드막(17e)상에는 실리콘 산화막(18e)이 형성되어 있다.
주변 회로 영역의 p형 FET(27)가 형성되는 영역에 있어서는, 반도체 기판(1)에 n 웰(8)이 형성되어 있다. 이 n 웰(8)에 있어서의 반도체 기판(1)의 주표면에 있어서는, 소스 및 드레인 영역으로 되는 p형 확산 영역(22a, 22b)이 채널 영역을 거쳐서 대향하도록 형성되어 있다. 반도체 기판(1)의 주표면상에는 3층 절연막(15)이 형성되어 있다. 채널 영역 위로서 3층 절연막(15)상에 위치하는 영역에는, 게이트 전극으로서의 인 도프된 폴리실리콘막(16f)이 형성되어 있다. 인 도프된 폴리실리콘막(16f)상에는 텅스텐 실리사이드막(17f)이 형성되어 있다. 텅스텐 실리사이드막(17f)상에는 실리콘 산화막(18f)이 형성되어 있다.
실리콘 산화막(18e, 18f)상에는 붕소 인 유리(23)가 형성되어 있다. n형 확산 영역(21a, 21b) 및 p형 확산 영역(22a, 22b)상에 위치하는 영역에 있어서는, 붕소 인 유리(23) 및 3층 절연막(15)을 부분적으로 제거함으로써, 콘택트 홀(24d∼24g)이 형성되어 있다. 콘택트 홀(24d∼24g)의 바닥부에 있어서는, 각각 n형 확산 영역(21a, 21b) 및 p형 확산 영역(22a, 22b)의 표면 일부가 노출되어 있다. 콘택트 홀(24d∼24g)의 내부로부터 붕소 인 유리(23)의 상부 표면 위에까지 연장되도록, 도전체막으로 이루어지는 배선(25d∼25g)이 형성되어 있다. 이 배선(25d∼25g)의 재료로서는 알루미늄-실리콘-구리(Al-Si-Cu) 합금막을 이용할 수있다.
이와 같이 하면, 후술하는 비휘발성 반도체 기억 장치의 제조 공정에 있어서, 메모리 소자로서의 플래쉬 메모리 셀의 중간 절연막으로서의 3층 절연막(15)과, 주변 회로 소자로서의 n형 FET(26) 및 p형 FET(27)의 게이트 절연막으로서의 3층 절연막(15)을 동일 공정에서 형성할 수 있다. 따라서, 플래쉬 메모리 셀의 플로팅 게이트 전극과 제어 게이트 전극 사이에 위치하는 중간 절연막과, n형 FET(26), p형 FET(27)의 게이트 절연막을 각각의 공정에서 형성하는 경우보다, 비휘발성 반도체 기억 장치의 제조 공정을 간략화할 수 있다. 그 결과, 비휘발성 반도체 기억 장치의 제조 비용을 저감할 수 있다.
또한, n형 FET(26) 및 p형 FET(27)의 게이트 절연막으로서의 3층 절연막(15)의 두께를 충분한 두께로 함으로써, 3층 절연막(15)의 절연 내력을 용이하게 크게 할 수 있다. 그 결과, n형 FET(26) 및 p형 FET(27)에 있어서 비교적 고전압의 전류를 제어하는 것이 가능해진다.
또한, 후술하는 바와 같이 터널 절연막으로서의 실리콘 산화막(12)의 두께는 10㎚이고, 3층 절연막(15)의 두께는 20㎚ 정도이다. 즉, 3층 절연막(15)은 실리콘 산화막(12)보다 두껍게 되어 있다. 이와 같이, 플로팅 게이트 전극과 제어 게이트 전극 사이에 위치하고, 비교적 두꺼운 막 두께를 갖는 3층 절연막(15)과 동일한 층으로, 주변 회로 영역에 있어서의 n형 FET(26) 및 p형 FET(27)의 게이트 절연막을 형성함으로써, 고전압의 전류를 제어할 수 있는 주변 회로 소자로서의 n형 FET(26) 및 p형 FET(27)를 용이하게 실현할 수 있다.
또한, 3층 절연막(15)은, 절연막 부분으로서의 실리콘 산화막(32), 실리콘 질화막(31), 실리콘 산화막(30)(도 9 참조)이 적층된 3층으로 이루어지는 다층 구조로 되어 있다. 따라서, n형 FET(26) 및 p형 FET(27)의 게이트 절연막의 절연 내력을 보다 확실하게 향상시킬 수 있다. 또한, 실리콘 산화막(32) 등의 두께를 변경함으로써, 메모리 소자 및 주변 회로 소자의 전기적 특성을 임의로 변경하는 것이 가능해진다. 즉, 비휘발성 반도체 기억 장치에 있어서 실현 가능한 전기적 특성의 범위를 넓히는 것이 가능해진다. 또한, 3층 절연막(15)은, 2층 또는 4층 이상의 다층막이어도 무방하고, 또한 3층 절연막(15)을 구성하는 재료는 유전체이면 다른 재료를 이용해도 무방하다.
도 2∼14를 참조하여, 도 1에 도시한 본 발명에 따른 비휘발성 반도체 기억 장치의 제조 공정을 설명한다.
또한, 도 2∼14에서는, 기본적으로 도 1과 동일한 단면을 도시하고 있다. 즉, 도 2∼8 및 도 10∼14에 있어서, 좌측에 위치하는 단면도는 메모리 셀의 비트선 방향으로서의 단면을 도시하고, 중앙에 위치하는 단면도는 메모리 셀의 워드선 방향의 단면도를 도시하고 있다.
우선, 도 2에 도시하는 바와 같이, p형이고 성장 방위가 <100>의 실리콘 기판인 반도체 기판(1)의 주표면에 있어서, 메모리 셀 영역으로 되는 영역 및 주변 회로 영역으로 되는 영역에 있어서 소자 분리 절연막(2a∼2c)을 형성한다.
다음에, 반도체 기판(1)의 주표면상에 레지스트(도시하지 않음)를 도포한다. 그리고, 포토리소그래피법에 의해 메모리 셀 영역상에 존재하는 레지스트를 제거한다. 그 결과, 도 3에 도시하는 바와 같이, 주변 회로 영역에 있어서는 레지스트막(3)이 존재하고, 한편, 메모리 셀 영역에 있어서는 반도체 기판(1)의 주표면이 노출된 상태로 된다. 그리고, 레지스트막(3)을 마스크로 하여, 메모리 셀 영역에 있어서 반도체 기판(1)내에 n형의 도전성 불순물로서의 인(4)을 주입한다. 인(4)의 주입에 의해 하부 웰로서의 n 웰(5)(도 4 참조)을 형성한다. 이 때의 인(4)의 주입 조건으로서, 주입 에너지를 3MeV, 주입 밀도를 1.0×1013/㎠로 하는 조건을 이용할 수 있다. 그 후, 레지스트막(3)을 제거한다.
다음에, 반도체 기판(1)의 주표면상에 레지스트를 도포한다. 그리고, 포토리소그래피법에 의해, 도 4에 도시하는 바와 같이 메모리 셀 영역과, 주변 회로 영역에 있어서 n형 FET(26)(도 1 참조)가 형성되는 영역 위에 레지스트막(6)을 형성한다. 이 때, 주변 회로 영역에 있어서 p형 FET(27)(도 1 참조)가 형성되는 영역에서는, 반도체 기판(1)의 주표면이 노출된 상태로 되어 있다. 그리고, 도 4에 도시하는 바와 같이 n 웰(8)(도 5 참조)을 형성하기 위하여, 반도체 기판(1)에 n형의 도전성 불순물로서의 인(7)을 주입한다. 이 인(7)의 주입 조건으로서, 예를 들면 주입 에너지를 1.2MeV, 주입 밀도를 1.0×1013/㎠로 하는 조건을 이용한다. 또한, 이 인(7)의 주입에 후속하여, 채널 컷트를 위하여 인을 주입한다. 이 채널 컷트를 위한 인의 주입 조건으로서, 예를 들면 주입 에너지를 700keV, 주입 밀도를 3.0×1012/㎠로 할 수 있다. 또한, 카운터 도핑을 위하여 붕소를 주입해도 무방하다. 카운터 도펀트로서의 붕소의 주입 조건으로서는, 예를 들면 주입 에너지를20keV, 주입 밀도를 1.5×1012/㎠로 할 수 있다. 그 후, 레지스트막(6)을 제거한다.
다음에, 반도체 기판(1)의 주표면상에 레지스트를 도포한 후, 포토리소그래피법을 이용하여, 도 5에 도시하는 바와 같이 주변 회로 영역의 p형 FET(27)(도 1 참조)가 형성될 영역상에 레지스트막(9)을 형성한다. 이 때, 메모리 셀 영역 및 주변 회로 영역에 있어서 n형 FET(26)가 형성되는 영역에서는 반도체 기판(1)의 주표면이 노출된 상태로 되어 있다. 그리고, 레지스트막(9)을 마스크로서 붕소(10)를 반도체 기판(1)에 주입함으로써, p 웰(11a, 11b)(도 6 참조)을 형성한다. 이 붕소의 주입 조건으로서는, 예를 들면 가속 에너지를 700keV, 주입 밀도를 1.0×1013/㎠로 할 수 있다. 또한, 계속해서 p 채널 컷트를 위한 붕소를 반도체 기판(1)에 주입해도 무방하다. 이 p 채널 컷트를 위한 붕소의 주입 조건으로서는, 예를 들면 주입 에너지를 270keV, 주입 밀도를 3.5×1012/㎠로 할 수 있다. 또한, 채널 도핑을 위한 붕소를 반도체 기판(1)에 더 주입해도 무방하다. 채널 도핑을 위한 붕소의 주입 조건으로서, 예를 들면 주입 에너지를 50keV, 주입 밀도를 1.2×1012/㎠로 할 수 있다. 그 후, 레지스트막(9)을 제거한다.
다음에, 도 6에 도시하는 바와 같이, 반도체 기판(1)의 주표면상에 열산화법을 이용하여 실리콘 산화막(12)을 형성한다. 이 실리콘 산화막(12)의 막 두께는 10㎚로 한다. 메모리 셀 영역의 실리콘 산화막(12)은, 메모리 셀 영역에 있어서 형성되는 플래쉬 메모리 셀의 터널 산화막으로서 작용한다.
그리고, 실리콘 산화막(12)상에 인 도프된 폴리실리콘막(13)을 형성한다. 이 인 도프된 폴리실리콘막(13)은 감압 CVD법(Chemical Vapor Deposition)을 이용하여 형성할 수 있다. 또한, 이 인 도프된 폴리실리콘막(13)의 막 두께는 100㎚로 한다. 인 도프된 폴리실리콘막(13)상에 레지스트막을 도포한다. 그리고, 포토리소그래피법에 의해 메모리 셀 영역에 있어서 인 도프된 폴리실리콘막(13)상에 소정의 패턴을 갖는 레지스트막(14)을 형성함과 동시에, 주변 회로 영역에 있어서는 레지스트를 제거하여 인 도프된 폴리실리콘막(13)의 상부 표면을 노출시킨다. 이 레지스트막(14)은 메모리 셀 영역에서 플로팅 게이트의 패턴을 갖도록 형성되어 있다. 이 레지스트막(14)을 마스크로 하여 인 도프된 폴리실리콘막(13)을 부분적으로 에칭에 의해 제거함으로써, 도 7에 도시하는 바와 같이, 메모리 셀 영역에 있어서 플래쉬 메모리의 플로팅 게이트로 되는 인 도프된 폴리실리콘막(13a∼13c)을 형성한다. 또한, 이 에칭에 의해, 주변 회로 영역에서는 인 도프된 폴리실리콘막(13)(도 6 참조)이 제거되어 있다. 다음에, 습식 에칭을 이용하여 주변 회로 영역으로부터 실리콘 산화막(12)을 제거한다. 그 후, 레지스트막(14)을 제거한다. 이렇게 해서, 도 7에 도시한 바와 같은 구조를 얻는다.
다음에, 도 8 및 9에 도시하는 바와 같이, 인 도프된 폴리실리콘막(13a∼13c)과, 주변 회로 영역에 있어서의 반도체 기판(1)의 주표면상에 열산화법을 이용하여 제 1 절연막으로서의 실리콘 산화막(32)을 형성한다. 이 실리콘 산화막(32)의 막 두께는, 예를 들면 5㎚로 한다. 다음에, 이 실리콘 산화막(32)상에 감압 CVD법을 이용하여 제 2 절연막으로서의 실리콘 질화막(31)을 형성한다. 실리콘 질화막(31)의 막 두께는, 예를 들면 10㎚ 정도로 할 수 있다. 그리고, 이 실리콘 질화막(31)상에 감압 VCD법을 이용하여 상층 산화막으로서의 실리콘 산화막(30)을 형성한다. 이 실리콘 산화막(30)의 막 두께는, 예를 들면 5㎚ 정도로 할 수 있다. 이와 같이, 실리콘 산화막(32), 실리콘 질화막(31), 실리콘 산화막(30)으로 이루어지는 3층 절연막(15)을 인 도프된 폴리실리콘막(13a∼13c) 및 주변 회로 영역에 있어서의 반도체 기판(1)의 주표면상에 형성한다.
이 3층 절연막(15)은, 플래쉬 메모리 셀의 플로팅 게이트 전극과 제어 게이트 전극 사이에 위치하는 중간 절연막으로 된다. 또한, 주변 회로 영역에 형성된 3층 절연막(15)은 n형 FET(26)와 p형 FET(27)의 게이트 절연막으로 된다. 이와 같이, 제 1 반도체 소자로서의 플래쉬 메모리 셀의 하층 전극으로 되는 인 도프된 폴리실리콘막(13a∼13c)상에 위치하는 중간 절연막과, 제 2 반도체 소자로서의 n형 FET(26) 및 p형 FET(27)의 게이트 절연막을, 상기 3층 절연막(15)에 의해 1회의 공정으로 형성할 수 있다. 따라서, 종래와 같이 플래쉬 메모리 셀의 중간 절연막과 주변 회로 영역의 n형 FET(26) 및 p형 FET(27)의 게이트 절연막을 각각의 공정에서 형성하였던 경우보다, 공정의 간략화를 도모할 수 있다.
또한, 실리콘 산화막(32, 30) 및 실리콘 질화막(31)의 막 두께 등을 변경함으로써, 플래쉬 메모리 셀, n형 FET(26) 및 p형 FET(27)의 전기적 특성을 임의로 변경하는 것이 가능해진다.
또한, n형 FET(26) 및 p형 FET(27)의 게이트 절연막으로서 3층 절연막(15)을 이용하고 있기 때문에, 게이트 절연막의 절연 내력을 보다 확실하게 향상시킬 수있다.
다음에, 도 10에 도시하는 바와 같이, 3층 절연막(15)상에, 메모리 셀 영역 및 주변 회로 영역의 양쪽에 있어서 인 도프된 폴리실리콘막(16)을 형성한다. 이 인 도프된 폴리실리콘막(16)은 감압 CVD법을 이용하여 형성한다. 또한, 이 인 도프된 폴리실리콘막(16)의 막 두께는 200㎚로 한다. 인 도프된 폴리실리콘막(16)상에 텅스텐 실리사이드막(17)을 형성한다. 이 텅스텐 실리사이드막(17)의 막 두께는 200㎚로 한다. 그리고, 텅스텐 실리사이드막(17)상에 실리콘 산화막(18)을 더 형성한다.
다음에, 실리콘 산화막(18)상에 포토리소그래피법을 이용하여 소정의 패턴을 갖는 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 이용하여, 실리콘 산화막(18)을 부분적으로 제거하는 것에 의해, 도 11에 도시하는 바와 같이 실리콘 산화막(18a∼18f)을 형성한다. 또한, 에칭에 의해 텅스텐 실리사이드막(17)을 부분적으로 제거함으로써, 도 11에 도시하는 바와 같이 텅스텐 실리사이드막(17a∼17f)을 형성한다.
그 후, 레지스트막을 제거한다. 그리고, 이 실리콘 산화막(18a∼18f)을 마스크로 하여, 인 도프된 폴리실리콘막(16)을 부분적으로 제거함으로써, 도 11에 도시하는 바와 같이, 인 도프된 폴리실리콘막(16a∼16f)을 형성한다. 이렇게 해서, 도 11에 도시한 바와 같은 구조를 얻는다. 이 때, 메모리 셀 영역에 있어서의 인 도프된 폴리실리콘막(16a∼16d)은, 메모리 소자로서의 플래쉬 메모리 셀의 제어 게이트 전극으로서 작용한다. 그리고, 주변 회로 영역에 있어서, 인 도프된 폴리실리콘막(16e, 16f)은, 각각 n형 FET(26) 및 p형 FET(27)의 게이트 전극으로 된다.
다음에, 포토리소그래피법을 이용하여, 주변 회로 영역에 있어서 n형 FET(26) 및 p형 FET(27)가 형성될 영역을 덮도록 레지스트막(19)을 형성한다. 이 상태에서, 메모리 셀 영역에 있어서, 실리콘 산화막(18a∼18d)을 마스크로 하여 3층 절연막(15) 및 인 도프된 폴리실리콘막(13a∼13c)을 부분적으로 제거한다. 이렇게 해서, 도 12에 도시한 바와 같은 구조를 얻는다. 이 공정에 의해, 도 12에 도시하는 바와 같이 플래쉬 메모리 셀의 워드선이 연장되는 방향(제어 게이트 전극으로서의 인 도프된 폴리실리콘막(16a∼16d)이 연장되는 방향)에 수직인 방향에 있어서, 간격을 두고 배치된 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(13ba, 13bb, 13bc, 13bd)이 형성된다. 또한, 도 7에 도시한 다른 인 도프된 폴리실리콘막(13a, 13c)도, 마찬가지로 워드선이 연장되는 방향과 거의 수직인 방향에 있어서 분할됨으로써, 도 12에 도시하는 바와 같이 인 도프된 폴리실리콘막(13ab, 13cb)으로 된다. 즉, 반도체 기판(1) 위에 있어서, 플로팅 게이트 전극으로서의 인 도프된 폴리실리콘막(13ab, 13cb, 13ba, 13bb, 13bc, 13bd)은 매트릭스 형상으로 배치된 상태로 된다.
그리고, 메모리 셀 영역에 있어서, 실리콘 산화막(12)의 상부 표면이 노출되어 있는 영역 밑에 위치하는 반도체 기판(1)에 비소 이온을 주입한다. 이 비소 이온의 주입 조건으로서, 예를 들면 주입 에너지를 40keV, 주입 밀도를 2.0×1015/㎠로 하는 조건을 이용할 수 있다. 그 후, 반도체 기판(1)을 질소 분위기내에 배치하여 열처리를 실행한다. 이 열처리의 조건으로서는, 분위기 온도를 850℃, 가열 시간을 30분으로 하는 조건을 이용한다. 이러한 열처리에 의해 비소 이온을 활성화시킨다. 그 결과, 도 13에 도시하는 바와 같이 반도체 기판(1)의 주표면에 있어서 n형 확산 영역(20a∼20c)을 형성한다. 이렇게 해서, 도 13에 도시한 바와 같은 구조를 얻는다. 그 후, 레지스트막(19)을 제거한다.
다음에, 주변 회로 영역에 있어서의 n형 FET(26)이 형성될 영역 이외의 영역에 포토리소그래피법을 이용하여 레지스트막(도시하지 않음)을 형성한다. 레지스트막이 존재하는 상태에서, 주변 영역의 반도체 기판(1)의 주표면에 비소 이온을 주입한다. 이 주입 조건으로서는, 주입 에너지를 50keV, 주입 밀도를 3.0×1015/㎠로 하는 조건을 이용할 수 있다. 그 후, 레지스트막을 제거한다. 계속해서, 주변 회로 영역에 있어서 p형 FET(27)가 형성될 영역 이외의 영역상에 레지스트막을 형성한다. 그리고, 레지스트막을 마스크로 하여 주변 회로 영역에 있어서 p형 FET(27)가 형성될 영역의 반도체 기판(1)의 주표면에 BF2이온을 주입한다. 이 주입 조건으로서는, 주입 에너지를 30keV로 하고, 주입 밀도를 3.0×1015/㎠로 한다.
그 후, 반도체 기판(1)을 열처리한다. 이 열처리의 조건으로서는, 질소 분위기를 이용하고, 분위기 온도를 800℃, 유지 온도를 30분으로 한다. 이러한 열처리에 의해, 주변 회로 영역에 있어서의 반도체 기판(1)에 주입된 비소 이온 등의 도전성 불순물을 활성화함으로써, n형 확산 영역(21a, 21b) 및 p형 확산 영역(22a, 22b)을 형성한다. 이렇게 해서, 도 14에 도시한 바와 같은 구조를 얻는다.
다음에, 실리콘 산화막(18a∼18f)상에 CVD법을 이용하여 붕소 인 유리(23)를 형성한다. 이 붕소 인 유리(23)의 막 두께는 1000㎚로 한다. 그리고, 열처리에 의해 붕소 인 유리를 경화시킨다. 이 열처리의 조건으로서는, 질소 분위기내에 반도체 기판(1)을 배치하고, 분위기 온도를 850℃, 가열 시간을 30분으로 하는 조건을 이용한다.
이 붕소 인 유리(23)상에 포토리소그래피법을 이용하여 레지스트막(도시하지 않음)을 형성한다. 레지스트막을 마스크로 하여 붕소 인 유리(23) 및 실리콘 산화막(12), 3층 절연막(15)을 부분적으로 제거함으로써, 콘택트 홀(24a∼24g)(도 1참조)을 형성한다. 이 후, 레지스트막을 제거한다. 그리고, 스퍼터링법을 이용하여, 콘택트 홀(24a∼24g)의 내부로부터 붕소 인 유리(23)의 상부 표면 위에까지 연장되도록 도전체막으로서의 알루미늄-실리콘-구리(A1-Si-Cu) 합금막을 형성한다. 이 합금막상에 포토리소그래피법을 이용하여 배선 패턴을 갖는 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여 A1-Si-Cu 합금막을 부분적으로 에칭에 의해 제거한다. 그 후, 레지스트막을 제거한다. 이렇게 해서, 도 1에 도시하는 바와 같이 배선(25a∼25g)을 형성한다. 이렇게 해서, 도 1에 도시한 비휘발성 반도체 기억 장치를 얻을 수 있다.
이와 같이, 본 발명에 의하면, 메모리 소자 등의 제 1 반도체 소자에서의 중간 절연막과, 주변 회로 소자 등의 제 2 반도체 소자에서의 게이트 절연막을 동일한 층으로 구성하기 때문에, 반도체 장치의 제조 공정을 간략화할 수 있다. 또한, 게이트 절연막을 충분한 두께로 함으로써, 제 2 반도체 소자에 있어서 고전압의 전류를 제어할 수 있게 된다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 제 1 및 제 2 반도체 소자를 구비하는 반도체 장치로서,
    상기 제 1 반도체 소자는,
    기판상에 형성된 하층 전극과,
    상기 하층 전극상에 형성된 중간 절연막과,
    상기 절연막상에 형성된 상부 전극을 포함하고,
    상기 제 2 반도체 소자는,
    상기 기판상에 형성되고, 상기 중간 절연막과 동일한 층으로 이루어지는 게이트 절연막과,
    상기 게이트 절연막상에 형성된 게이트 전극을 포함하는
    반도체 장치.
  2. 메모리 소자와 주변 회로 소자를 구비하는 비휘발성 반도체 기억 장치로서,
    상기 메모리 소자는,
    기판상에 형성된 플로팅 게이트 전극과,
    상기 플로팅 게이트 전극상에 형성된 중간 절연막과,
    상기 중간 절연막상에 형성된 제어 게이트 전극을 포함하고,
    상기 주변 회로 소자는,
    상기 기판상에 형성되고, 상기 중간 절연막과 동일한 층으로 이루어지는 게이트 절연막과,
    상기 게이트 절연막상에 형성된 게이트 전극을 포함하는
    비휘발성 반도체 기억 장치.
  3. 제 1 및 제 2 반도체 소자를 구비하는 반도체 장치의 제조 방법으로서,
    기판 위에서, 상기 제 1 및 제 2 반도체 소자를 형성하는 영역중에서 상기 제 1 반도체 소자를 형성하는 영역에 하층 전극을 형성하는 공정과,
    상기 제 1 반도체 소자를 형성하는 영역의 상기 하층 전극 위로부터, 상기 제 2 반도체 소자를 형성하는 영역의 상기 기판 위에까지 연장되는 절연막을 형성하는 공정과,
    상기 절연막상에 도전체막을 형성하는 공정과,
    상기 도전체막상에 레지스트막을 형성하는 공정과,
    상기 레지스트막을 마스크로 해서, 에칭을 이용하여 상기 도전체막을 부분적으로 제거함으로써, 상기 제 1 반도체 소자를 형성하는 영역에서, 상기 절연막상에 위치하는 상층 전극과, 상기 제 2 반도체 소자를 형성하는 영역에서, 상기 절연막상에 위치하는 게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
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