JPH0878473A - 半導体装置 - Google Patents
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- JPH0878473A JPH0878473A JP6212747A JP21274794A JPH0878473A JP H0878473 A JPH0878473 A JP H0878473A JP 6212747 A JP6212747 A JP 6212747A JP 21274794 A JP21274794 A JP 21274794A JP H0878473 A JPH0878473 A JP H0878473A
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】ＴＡＢテープキャリアを使用していながら、Ｌ
ＳＩチップからはみ出してボール端子を形成できるよう
にして、多端子チップの搭載を可能にする。 【構成】ＬＳＩチップ６は周辺部に多数のチップ電極１
３が形成される。チップ６にこれより面積の大きい絶縁
性フィルム１１を貼着する。フィルム１１は、チップ電
極１３を露出させるスリット１８を周辺部に形成して、
スリット１８によりチップ裏面に対応する内側部２１と
チップ６よりはみ出す外側部２２とに区画形成される。
フィルム１１上に形成される配線パターン７は、フィル
ム１１の内側部２１および外側部２２に形成される。そ
の一端はスリット１８上に左右両方向から延びてスリッ
ト１８内でチップ電極１３と接続される。他端に端子形
成用ランド１７が形成され、その上にボール端子５が形
成される。これによりチップ裏面のみならずチップ裏面
の外側にも端子５が形成でき、端子数を増やせる。
ＳＩチップからはみ出してボール端子を形成できるよう
にして、多端子チップの搭載を可能にする。 【構成】ＬＳＩチップ６は周辺部に多数のチップ電極１
３が形成される。チップ６にこれより面積の大きい絶縁
性フィルム１１を貼着する。フィルム１１は、チップ電
極１３を露出させるスリット１８を周辺部に形成して、
スリット１８によりチップ裏面に対応する内側部２１と
チップ６よりはみ出す外側部２２とに区画形成される。
フィルム１１上に形成される配線パターン７は、フィル
ム１１の内側部２１および外側部２２に形成される。そ
の一端はスリット１８上に左右両方向から延びてスリッ
ト１８内でチップ電極１３と接続される。他端に端子形
成用ランド１７が形成され、その上にボール端子５が形
成される。これによりチップ裏面のみならずチップ裏面
の外側にも端子５が形成でき、端子数を増やせる。
Description
【０００１】
【産業上の利用分野】本発明は複数のボール端子または
ピン端子を底面に有した半導体装置に係り、特にボール
端子またはピン端子数を増加して多端子チップを搭載す
ることを可能にしたものに関する。
ピン端子を底面に有した半導体装置に係り、特にボール
端子またはピン端子数を増加して多端子チップを搭載す
ることを可能にしたものに関する。
【０００２】
【従来の技術】図８は従来構造のＢＧＡパッケージ型の
半導体装置である。ＢＧＡパッケージとはＢａｌｌ Ｇ
ｒｉｄ Ａｒｒａｙの意であり、多数のボール端子５が
ＢＧＡパッケージ１の底面に並んだ構造となっている。
すなわちＬＳＩチップ６がボンディングワイヤ３により
多層配線基板４の配線パターン７に接続され、多層配線
パターン８を経て、ボール端子５に至る構造である。ボ
ール端子５はモールド樹脂２による封止の後に、印刷リ
フロー法やボール振込法等により取り付けられている。
ここで、印刷リフロー法とは、はんだペーストを印刷後
リフローしてボールを形成する方法であり、ボール振込
法とは、予め作った球形はんだボールを位置決めしては
んだ付けする方法である。
半導体装置である。ＢＧＡパッケージとはＢａｌｌ Ｇ
ｒｉｄ Ａｒｒａｙの意であり、多数のボール端子５が
ＢＧＡパッケージ１の底面に並んだ構造となっている。
すなわちＬＳＩチップ６がボンディングワイヤ３により
多層配線基板４の配線パターン７に接続され、多層配線
パターン８を経て、ボール端子５に至る構造である。ボ
ール端子５はモールド樹脂２による封止の後に、印刷リ
フロー法やボール振込法等により取り付けられている。
ここで、印刷リフロー法とは、はんだペーストを印刷後
リフローしてボールを形成する方法であり、ボール振込
法とは、予め作った球形はんだボールを位置決めしては
んだ付けする方法である。
【０００３】ＢＧＡパッケージ型半導体装置は基本的に
は多層配線基板（ガラスエポキシ樹脂板）を用いる考え
から出発した。というのは、ワイヤボンディング法のた
め、基板上の配線パッドはＬＳＩチップの周辺にしか設
けられず、このために周辺から中央のボール端子に配線
するために、多層の配線基板が必要となる。配線基板技
術では０．３mmピッチの配線が限界であるため、微細な
配線の引き回しには、必然的に多層としなければならな
いためである。
は多層配線基板（ガラスエポキシ樹脂板）を用いる考え
から出発した。というのは、ワイヤボンディング法のた
め、基板上の配線パッドはＬＳＩチップの周辺にしか設
けられず、このために周辺から中央のボール端子に配線
するために、多層の配線基板が必要となる。配線基板技
術では０．３mmピッチの配線が限界であるため、微細な
配線の引き回しには、必然的に多層としなければならな
いためである。
【０００４】しかし、この装置は、表面に浮いたワイヤ
を保護するために樹脂モールド封止が必要となったり、
多層配線基板を用いたりする必要があるため、次のよう
な多くの欠点があった。
を保護するために樹脂モールド封止が必要となったり、
多層配線基板を用いたりする必要があるため、次のよう
な多くの欠点があった。
【０００５】（１）モールド樹脂、基板を含むために、
パッケージが厚くなってしまう。
パッケージが厚くなってしまう。
【０００６】（２）樹脂モールドのために、放熱性が極
めて悪い。
めて悪い。
【０００７】（３）基板にガラスエポキシ基板を用いる
ために、コストアップとなる。
ために、コストアップとなる。
【０００８】（４）チップとインナリードの接合はワイ
ヤボンディングのために、接合ピッチが広く、小型化の
障害となる。
ヤボンディングのために、接合ピッチが広く、小型化の
障害となる。
【０００９】（５）パッケージが大きいために、ＭＣＭ
（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）への組込が不
可能である。
（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）への組込が不
可能である。
【００１０】そこで、上記のような欠点のないＴＡＢテ
ープキャリアを利用したＢＧＡパッケージが提案され
た。図９にその断面図を、図１０に底面図を示す。ＴＡ
Ｂテープキャリア２０は絶縁性フィルム１１の上に銅箔
からなる配線パターンを形成したものであり、その配線
パターンの一端であるインナリード１４をキャリア２０
の外側に向けて突出させ、絶縁性フィルム１１に貼着し
たＬＳＩチップ６のチップ電極１３と接続させる。配線
パターンの他端にはボール形成用ランド１７を形成し、
そこにプリント基板等との外部接続用のボール端子５を
設けた構造となっている。
ープキャリアを利用したＢＧＡパッケージが提案され
た。図９にその断面図を、図１０に底面図を示す。ＴＡ
Ｂテープキャリア２０は絶縁性フィルム１１の上に銅箔
からなる配線パターンを形成したものであり、その配線
パターンの一端であるインナリード１４をキャリア２０
の外側に向けて突出させ、絶縁性フィルム１１に貼着し
たＬＳＩチップ６のチップ電極１３と接続させる。配線
パターンの他端にはボール形成用ランド１７を形成し、
そこにプリント基板等との外部接続用のボール端子５を
設けた構造となっている。
【００１１】ＬＳＩチップ６に貼着するＴＡＢテープキ
ャリア２０は、インナリードとチップ電極接続の制約の
ため、ＬＳＩチップ６の面積を越えることはなく、した
がってボール端子５はＬＳＩチップ６の裏面にのみ設け
られる格好となる。
ャリア２０は、インナリードとチップ電極接続の制約の
ため、ＬＳＩチップ６の面積を越えることはなく、した
がってボール端子５はＬＳＩチップ６の裏面にのみ設け
られる格好となる。
【００１２】
【発明が解決しようとする課題】上述した従来のＴＡＢ
テープキャリアを利用したＢＧＡパッケージ型半導体装
置には、多層配線基板を用いるものにはない利点がある
ものの、外部接続用のボール端子５がチップ裏面のみに
しか設けられないため、ボール端子数が少なく、多端子
ＬＳＩの搭載が不可能であるという欠点があった。
テープキャリアを利用したＢＧＡパッケージ型半導体装
置には、多層配線基板を用いるものにはない利点がある
ものの、外部接続用のボール端子５がチップ裏面のみに
しか設けられないため、ボール端子数が少なく、多端子
ＬＳＩの搭載が不可能であるという欠点があった。
【００１３】本発明の目的は、ＬＳＩチップをはみ出し
てボール端子またはピン端子の形成ができるようにする
ことによって、上述した従来技術の欠点を解消して、多
端子チップを搭載することが可能な半導体装置を提供す
ることにある。
てボール端子またはピン端子の形成ができるようにする
ことによって、上述した従来技術の欠点を解消して、多
端子チップを搭載することが可能な半導体装置を提供す
ることにある。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
チップの一面の周辺部に沿って多数のチップ電極を形成
したＬＳＩチップと、該ＬＳＩチップより面積が大きく
て、上記チップの一面に貼着され、該一面上の電極を露
出させるスリットを周辺部に形成して、該スリットによ
りチップ裏面に対応する内側部とチップよりはみ出す外
側部とに区画形成された絶縁性フィルムと、上記絶縁性
フィルムの内側部および外側部の表面に形成されて、一
端が上記スリット上に延びてスリット内で上記電極と接
続され、他端に端子形成用ランドを有する配線パターン
と、上記端子形成用ランド上に形成される外部接続用の
ボール端子またはピン端子とを備えたものである。
チップの一面の周辺部に沿って多数のチップ電極を形成
したＬＳＩチップと、該ＬＳＩチップより面積が大きく
て、上記チップの一面に貼着され、該一面上の電極を露
出させるスリットを周辺部に形成して、該スリットによ
りチップ裏面に対応する内側部とチップよりはみ出す外
側部とに区画形成された絶縁性フィルムと、上記絶縁性
フィルムの内側部および外側部の表面に形成されて、一
端が上記スリット上に延びてスリット内で上記電極と接
続され、他端に端子形成用ランドを有する配線パターン
と、上記端子形成用ランド上に形成される外部接続用の
ボール端子またはピン端子とを備えたものである。
【００１５】
【作用】絶縁フィルム上に設けた配線パターンの一端を
絶縁フィルムの外側に一方向からのみ突出させると、配
線パターンの他端に形成されるボール端子またはピン端
子はチップ裏面のみしか設けることができない。しか
し、配線パターンの一端を両方向から互いに向き合うよ
うに突出させると、ボール端子またはピン端子をチップ
裏面のみならず、チップをはみ出して設けることができ
る。
絶縁フィルムの外側に一方向からのみ突出させると、配
線パターンの他端に形成されるボール端子またはピン端
子はチップ裏面のみしか設けることができない。しか
し、配線パターンの一端を両方向から互いに向き合うよ
うに突出させると、ボール端子またはピン端子をチップ
裏面のみならず、チップをはみ出して設けることができ
る。
【００１６】このような知見に基づいてなされたのが本
発明であり、本発明は、チップに貼着する絶縁性フィル
ムにチップ電極を露出させるスリットを設け、スリット
により区画形成される絶縁性フィルムの内側部と外側部
とに配線パターンを設けるようした。このようにする
と、チップ裏面に対応する絶縁性フィルムの内側部のみ
ならず、チップからはみ出す外側部にもボール端子また
はピン端子を設けることができる。したがって配線パタ
ーンの一端を絶縁性フィルムの外側に一方向から突出さ
せる場合よりも、ボール端子またはピン端子数が多くな
り、多端子ＬＳＩの搭載が可能となる。
発明であり、本発明は、チップに貼着する絶縁性フィル
ムにチップ電極を露出させるスリットを設け、スリット
により区画形成される絶縁性フィルムの内側部と外側部
とに配線パターンを設けるようした。このようにする
と、チップ裏面に対応する絶縁性フィルムの内側部のみ
ならず、チップからはみ出す外側部にもボール端子また
はピン端子を設けることができる。したがって配線パタ
ーンの一端を絶縁性フィルムの外側に一方向から突出さ
せる場合よりも、ボール端子またはピン端子数が多くな
り、多端子ＬＳＩの搭載が可能となる。
【００１７】
【実施例】以下、本発明の半導体装置の実施例を図面を
用いて説明する。図１は本実施例のＢＧＡパッケージ型
半導体装置の平面図であり、（ａ）はＬＳＩチップの平
面図、（ｂ）は半導体装置の底面図である。
用いて説明する。図１は本実施例のＢＧＡパッケージ型
半導体装置の平面図であり、（ａ）はＬＳＩチップの平
面図、（ｂ）は半導体装置の底面図である。
【００１８】図１（ａ）に示すように、ＬＳＩチップ６
の一面には、その周辺部に沿って多数のチップ電極１３
が形成される。図１（ｂ）に示すように、このＬＳＩチ
ップ６の一面にＴＡＢテープキャリア２０が貼着され
る。ＴＡＢテープキャリア２０は、ＬＳＩチップ６より
も面積が大きく、貼着したとき周辺部がＬＳＩチップ６
よりもはみ出すようになっている。
の一面には、その周辺部に沿って多数のチップ電極１３
が形成される。図１（ｂ）に示すように、このＬＳＩチ
ップ６の一面にＴＡＢテープキャリア２０が貼着され
る。ＴＡＢテープキャリア２０は、ＬＳＩチップ６より
も面積が大きく、貼着したとき周辺部がＬＳＩチップ６
よりもはみ出すようになっている。
【００１９】このＴＡＢテープキャリア２０のベースと
なる絶縁性フィルム１１には、その周辺部にＬＳＩチッ
プ６の一面上のチップ電極１３を露出させるためのスリ
ット１８が形成される。スリット１８は、図示するよう
にチップ電極１３の配列に合せて矩形状に形成される。
絶縁性フィルム１１は、このスリット１８によりチップ
裏面に対応する内側部２１と、ＬＳＩチップ６よりはみ
出す外側部２２とに区画形成される。
なる絶縁性フィルム１１には、その周辺部にＬＳＩチッ
プ６の一面上のチップ電極１３を露出させるためのスリ
ット１８が形成される。スリット１８は、図示するよう
にチップ電極１３の配列に合せて矩形状に形成される。
絶縁性フィルム１１は、このスリット１８によりチップ
裏面に対応する内側部２１と、ＬＳＩチップ６よりはみ
出す外側部２２とに区画形成される。
【００２０】絶縁性フィルム１１の表面には、多数の配
線パターン７が形成され、その一端であるインナリード
がＬＳＩチップ６のチップ電極１３と接続される。上記
したように絶縁性フィルム１１の周辺部にチップ電極１
３を露出させるスリット１８を形成したので、スリット
１８の左右両方向から配線パターン７のインナリードを
引き回してスリット１８上にもってくることができ、ス
リット１８内でチップ電極１３と接続することができ
る。このため絶縁性フィルム１１の表面に形成される配
線パターン７は、絶縁性フィルム１１の内側部２１のみ
ならず、外側部２２にも形成することができる。各配線
パターン７の他端には、端子形成用ランド１７が形成さ
れ、この上にＰＣＢ等の外部接続用のボール端子５が形
成される。
線パターン７が形成され、その一端であるインナリード
がＬＳＩチップ６のチップ電極１３と接続される。上記
したように絶縁性フィルム１１の周辺部にチップ電極１
３を露出させるスリット１８を形成したので、スリット
１８の左右両方向から配線パターン７のインナリードを
引き回してスリット１８上にもってくることができ、ス
リット１８内でチップ電極１３と接続することができ
る。このため絶縁性フィルム１１の表面に形成される配
線パターン７は、絶縁性フィルム１１の内側部２１のみ
ならず、外側部２２にも形成することができる。各配線
パターン７の他端には、端子形成用ランド１７が形成さ
れ、この上にＰＣＢ等の外部接続用のボール端子５が形
成される。
【００２１】図２は、上記した実施例のＢＧＡパッケー
ジ型半導体装置の側断面図である。配線パターンのイン
ナリード１４はスリット１８の左右両方向からスリット
１８上に延びて、スリット１８内に押し曲げられてチッ
プ電極１３と接続される。
ジ型半導体装置の側断面図である。配線パターンのイン
ナリード１４はスリット１８の左右両方向からスリット
１８上に延びて、スリット１８内に押し曲げられてチッ
プ電極１３と接続される。
【００２２】接続後のスリット１８は、ポッティングレ
ジン１６で封止する。この封止はＴＡＢパッケージの封
止に用いられている通常のポッティング法を適用するこ
とができる。スリット１８を封止すると、スリット１８
の内部、つまり、チップ電極１３とインナリード１４と
の接続部の耐湿性を高め、半導体装置の信頼性を向上さ
せることができる。
ジン１６で封止する。この封止はＴＡＢパッケージの封
止に用いられている通常のポッティング法を適用するこ
とができる。スリット１８を封止すると、スリット１８
の内部、つまり、チップ電極１３とインナリード１４と
の接続部の耐湿性を高め、半導体装置の信頼性を向上さ
せることができる。
【００２３】また同図に示すように、絶縁性フィルム１
１の外側部２２は、内側部２１のようにＬＳＩチップ６
に裏打ちされていないので、強度的に弱い場合がある。
そこで、必要に応じて補強枠１０で補強してやる。補強
枠１０は、ＬＳＩチップ６と同じ側の絶縁性フィルム１
１の外側部２２上に重ねて、接着剤２３で接着する。こ
のとき補強枠１０はＬＳＩチップ６とも接着させるとよ
い。
１の外側部２２は、内側部２１のようにＬＳＩチップ６
に裏打ちされていないので、強度的に弱い場合がある。
そこで、必要に応じて補強枠１０で補強してやる。補強
枠１０は、ＬＳＩチップ６と同じ側の絶縁性フィルム１
１の外側部２２上に重ねて、接着剤２３で接着する。こ
のとき補強枠１０はＬＳＩチップ６とも接着させるとよ
い。
【００２４】上述したように本実施例によれば、インナ
リードをチップ裏面から外側に向けてスリットに突出さ
せるばかりでなく、外側からチップ裏面方向にも突出さ
せたので、ボール端子をＬＳＩチップ裏面直下ばかりで
なく、チップの周辺部にも配置でき、多端子配置が可能
となる。
リードをチップ裏面から外側に向けてスリットに突出さ
せるばかりでなく、外側からチップ裏面方向にも突出さ
せたので、ボール端子をＬＳＩチップ裏面直下ばかりで
なく、チップの周辺部にも配置でき、多端子配置が可能
となる。
【００２５】次に上述した実施例をさらに具体的に説明
する。なお、図面は図１〜図６を参照されたい。
する。なお、図面は図１〜図６を参照されたい。
【００２６】（実施例１）ＬＳＩチップ６は、１３×１
３mm角で０．４mm厚のものを準備した。このＬＳＩチッ
プ６の表面の周辺部には、０．１mmの間隔で０．０８mm
角のアルミニウムチップ電極１３が形成されている。チ
ップ電極１３の数は４００パッドである。このチップ電
極１３の上にニッケル、さらにその上に金めっきを施し
た。
３mm角で０．４mm厚のものを準備した。このＬＳＩチッ
プ６の表面の周辺部には、０．１mmの間隔で０．０８mm
角のアルミニウムチップ電極１３が形成されている。チ
ップ電極１３の数は４００パッドである。このチップ電
極１３の上にニッケル、さらにその上に金めっきを施し
た。
【００２７】一方、ＴＡＢテープキャリアは次のように
製造した。エポキシ系の接着剤９、１５（１０μｍ厚）
付きのポリイミドフィルム１１（７５μｍ厚×３５mm
幅）に、３５μｍ厚の銅箔を貼り合わせた。ついで銅箔
に、ＬＳＩチップ６のチップ電極１３との接合のための
インナリード１４、はんだ端子形成用ランド１７および
内部配線パターン１２からなる配線パターン７をフォト
エッチング法で形成した。
製造した。エポキシ系の接着剤９、１５（１０μｍ厚）
付きのポリイミドフィルム１１（７５μｍ厚×３５mm
幅）に、３５μｍ厚の銅箔を貼り合わせた。ついで銅箔
に、ＬＳＩチップ６のチップ電極１３との接合のための
インナリード１４、はんだ端子形成用ランド１７および
内部配線パターン１２からなる配線パターン７をフォト
エッチング法で形成した。
【００２８】インナリード１４は絶縁性フィルム１１の
スリット１８の左右から突出させた。このＴＡＢテープ
キャリア２０のインナリード１４に錫を約０．５μｍ無
電解めっき法で設けた。その後、錫めっきしたインナリ
ード１４をスリット１８内に押し曲げて、ＬＳＩチップ
６の金メッキしたチップ電極１３と位置合せし、５００
℃×２秒の加熱で金と錫を共晶接合させた。この際、図
５に示すように、インナリード１４はスリット１８の左
右から交互に突出させてチップ電極１３と接続させた。
スリット１８の左右から突出させた。このＴＡＢテープ
キャリア２０のインナリード１４に錫を約０．５μｍ無
電解めっき法で設けた。その後、錫めっきしたインナリ
ード１４をスリット１８内に押し曲げて、ＬＳＩチップ
６の金メッキしたチップ電極１３と位置合せし、５００
℃×２秒の加熱で金と錫を共晶接合させた。この際、図
５に示すように、インナリード１４はスリット１８の左
右から交互に突出させてチップ電極１３と接続させた。
【００２９】次に配線パターン７の他端に形成された端
子形成用ランド１７を残して、配線パターン７を保護す
るために、ポリイミド樹脂２４でパターンを被覆した。
その後、露出させた端子形成用ランド１７に印刷法で共
晶はんだペーストを塗布した。塗布後、リフローさせ、
はんだボール端子５を作った。はんだボール端子の径は
０．３mmφ、高さは０．２５mmである。
子形成用ランド１７を残して、配線パターン７を保護す
るために、ポリイミド樹脂２４でパターンを被覆した。
その後、露出させた端子形成用ランド１７に印刷法で共
晶はんだペーストを塗布した。塗布後、リフローさせ、
はんだボール端子５を作った。はんだボール端子の径は
０．３mmφ、高さは０．２５mmである。
【００３０】このＴＡＢテープキャリアを搭載したＢＧ
Ａパッケージの外周部に、機械強度と平坦性を維持する
ために、金属製の方形状の補強枠１０をポリイミド系接
着剤２３で貼り付けた。ついでインナリード１４のボン
ディング部をエポキシ系のポッティングレジン１６で封
止した。
Ａパッケージの外周部に、機械強度と平坦性を維持する
ために、金属製の方形状の補強枠１０をポリイミド系接
着剤２３で貼り付けた。ついでインナリード１４のボン
ディング部をエポキシ系のポッティングレジン１６で封
止した。
【００３１】なお、図３は、ＬＳＩチップに貼着するＴ
ＡＢテープキャリアが３層の場合の、インナーリードボ
ンディングの接続部断面拡大図を示す。すなわち、両面
にエポキシ系あるいはポリイミド系等の接着剤９、１５
を塗布した絶縁性フィルム１１を用い、その内の一面の
接着剤９を介してＬＳＩチップ６を貼着し、他面の接着
剤１５を介して銅箔を貼着し、その銅箔をパターン形成
して、パターン配線７を形成している。インナリード１
４は、３層構造のＴＡＢテープキャリアに形成したスリ
ット１８内に押し曲げられるため、後述する２層の場合
より押し曲げ角度が若干大きくなっている。
ＡＢテープキャリアが３層の場合の、インナーリードボ
ンディングの接続部断面拡大図を示す。すなわち、両面
にエポキシ系あるいはポリイミド系等の接着剤９、１５
を塗布した絶縁性フィルム１１を用い、その内の一面の
接着剤９を介してＬＳＩチップ６を貼着し、他面の接着
剤１５を介して銅箔を貼着し、その銅箔をパターン形成
して、パターン配線７を形成している。インナリード１
４は、３層構造のＴＡＢテープキャリアに形成したスリ
ット１８内に押し曲げられるため、後述する２層の場合
より押し曲げ角度が若干大きくなっている。
【００３２】図４は、２層ＴＡＢテープキャリアを用い
てインナリードボンディングした場合の接続部断面拡大
図を示す。配線パターン７の形成されるべき絶縁性フィ
ルム１１の片面には、接着剤が形成されていないため、
配線パターン１２は、蒸着、スパッタ、メッキ等で絶縁
性フィルム１１の片面に直接形成された銅箔をパターン
形成して構成される。インナリード１４は、２層構造の
ＴＡＢテープキャリアに形成したスリット１８内に押し
曲げられるため、押し曲げ角度が３層の場合より小さく
なっている。したがって、３層ＴＡＢテープキャリアを
使った場合よりも、インナリード１４のチップ電極１３
への位置合せが容易で、精度を向上させることができ
る。
てインナリードボンディングした場合の接続部断面拡大
図を示す。配線パターン７の形成されるべき絶縁性フィ
ルム１１の片面には、接着剤が形成されていないため、
配線パターン１２は、蒸着、スパッタ、メッキ等で絶縁
性フィルム１１の片面に直接形成された銅箔をパターン
形成して構成される。インナリード１４は、２層構造の
ＴＡＢテープキャリアに形成したスリット１８内に押し
曲げられるため、押し曲げ角度が３層の場合より小さく
なっている。したがって、３層ＴＡＢテープキャリアを
使った場合よりも、インナリード１４のチップ電極１３
への位置合せが容易で、精度を向上させることができ
る。
【００３３】３層、２層のいずれにしても、スリット内
でのチップ電極とインナリードとの接続は確実かつ良好
に行うことができた。
でのチップ電極とインナリードとの接続は確実かつ良好
に行うことができた。
【００３４】（実施例２）実施例１と同様の方法で作製
したＴＡＢテープキャリアのインナリードに、錫めっき
ではなく、ニッケルめっきを２μｍ、さらにその上に金
めっきを１μｍ施した。一方、ＬＳＩチップのチップ電
極１３の表面処理は行わず、アルミニウム電極のままと
した。次にインナリードとチップ電極を一対ずつシング
ルポイントボンダーを用いて、超音波併用熱圧着した。
この際、インナリードはスリットの左右から交互にチッ
プ電極と接続させた。それ以後の、はんだボール作製、
補強枠の取り付け、ポッティングレジンによる封止は、
実施例と同じとした。この実施例２によっても、チップ
電極とインナリードとの接続は実施例１と同様に確実か
つ良好に行うことができた。
したＴＡＢテープキャリアのインナリードに、錫めっき
ではなく、ニッケルめっきを２μｍ、さらにその上に金
めっきを１μｍ施した。一方、ＬＳＩチップのチップ電
極１３の表面処理は行わず、アルミニウム電極のままと
した。次にインナリードとチップ電極を一対ずつシング
ルポイントボンダーを用いて、超音波併用熱圧着した。
この際、インナリードはスリットの左右から交互にチッ
プ電極と接続させた。それ以後の、はんだボール作製、
補強枠の取り付け、ポッティングレジンによる封止は、
実施例と同じとした。この実施例２によっても、チップ
電極とインナリードとの接続は実施例１と同様に確実か
つ良好に行うことができた。
【００３５】（変形例）なお、実施例１および実施例２
ともに、インナリードは左右から交互に接続するように
したが、交互に接続しなくてもよい。図６に示すよう
に、配線引き回しの都合上、複数本のリードを連続して
同方向から接続するようにしてもよい。
ともに、インナリードは左右から交互に接続するように
したが、交互に接続しなくてもよい。図６に示すよう
に、配線引き回しの都合上、複数本のリードを連続して
同方向から接続するようにしてもよい。
【００３６】また、ＰＣＢ等の接続用端子はボール端子
に限定されず、例えば、図７に示すようにピン端子２５
としてもよい。ピン端子２５はその基部に台座２６を有
しており、この台座２６はピン端子２５の片端を丸く押
し潰す、所謂、圧造成形法で作製した。ピン端子２５お
よび台座２６は、コバールより構成され、コバールの表
面には、厚さ１．０μｍの金めっきが施されており、Ｓ
ｎ−１０〜４０ｗｔ％Ａｕの低温共晶温度２１７℃を利
用して端子形成ランド接続が行われている。
に限定されず、例えば、図７に示すようにピン端子２５
としてもよい。ピン端子２５はその基部に台座２６を有
しており、この台座２６はピン端子２５の片端を丸く押
し潰す、所謂、圧造成形法で作製した。ピン端子２５お
よび台座２６は、コバールより構成され、コバールの表
面には、厚さ１．０μｍの金めっきが施されており、Ｓ
ｎ−１０〜４０ｗｔ％Ａｕの低温共晶温度２１７℃を利
用して端子形成ランド接続が行われている。
【００３７】（実施例の効果）以上述べたように本実施
例によれば、ＬＳＩチップの裏面とその外側の双方とに
ボール端子またはピン端子を形成できるため、多端子Ｌ
ＳＩチップの搭載が可能である。また、本発明のＢＧＡ
パッケージ型半導体装置を用いることにより、多端子Ｌ
ＳＩの薄型搭載が可能となり、機器自体の薄型化に貢献
できる。
例によれば、ＬＳＩチップの裏面とその外側の双方とに
ボール端子またはピン端子を形成できるため、多端子Ｌ
ＳＩチップの搭載が可能である。また、本発明のＢＧＡ
パッケージ型半導体装置を用いることにより、多端子Ｌ
ＳＩの薄型搭載が可能となり、機器自体の薄型化に貢献
できる。
【００３８】
【発明の効果】本発明によれば、絶縁性フィルムにチッ
プ電極を露出させるスリットを形成し、そのスリットに
より区画形成される絶縁性フィルムの内側部と外側部と
の双方に配線パターンを設けるようにしたので、チップ
の裏面のみならず、その外側にもボール端子またはピン
端子を形成できるようになり、端子数を増加して多端子
チップを搭載することができる。
プ電極を露出させるスリットを形成し、そのスリットに
より区画形成される絶縁性フィルムの内側部と外側部と
の双方に配線パターンを設けるようにしたので、チップ
の裏面のみならず、その外側にもボール端子またはピン
端子を形成できるようになり、端子数を増加して多端子
チップを搭載することができる。
【図１】本発明の半導体装置の実施例を説明するための
ＬＳＩチップの底面図およびＢＧＡパッケージ型半導体
装置の底面図。
ＬＳＩチップの底面図およびＢＧＡパッケージ型半導体
装置の底面図。
【図２】本実施例のＢＧＡパッケージ型半導体装置の概
略断面図。
略断面図。
【図３】本実施例による３層ＴＡＢテープキャリアを用
いたときの、チップ電極とインナリードとの接続部断面
拡大図。
いたときの、チップ電極とインナリードとの接続部断面
拡大図。
【図４】本実施例による２層ＴＡＢテープキャリアを用
いたときの、チップ電極とインナリードとの接続部断面
拡大図。
いたときの、チップ電極とインナリードとの接続部断面
拡大図。
【図５】本実施例によるチップ電極とインナリードとの
接続例を示す平面図。
接続例を示す平面図。
【図６】本実施例によるチップ電極とインナリードとの
他の接続例を示す平面図。
他の接続例を示す平面図。
【図７】本実施例によるピン端子の場合のチップ電極と
インナリードとの接続部断面拡大図。
インナリードとの接続部断面拡大図。
【図８】従来例のガラスエポキシ基板を使用したＢＧＡ
パッケージ型半導体装置の断面図。
パッケージ型半導体装置の断面図。
【図９】従来例のＴＡＢテープキャリアを使用したＢＧ
Ａパッケージ型半導体装置の断面図。
Ａパッケージ型半導体装置の断面図。
【図１０】図９の半導体装置の底面図。
５ ボール端子 ６ ＬＳＩチップ ７ 配線パターン １１ 絶縁性フィルム １３ チップ電極 １７ 端子形成ランド １８ スリット ２１ 内側部 ２２ 外側部
Claims (9)
- 【請求項１】チップの一面の周辺部に沿って多数のチッ
プ電極を形成したＬＳＩチップと、該ＬＳＩチップより
面積が大きくて、上記チップの一面に貼着され、該一面
上のチップ電極を露出させるスリットを周辺部に形成し
て、該スリットによりチップ裏面に対応する内側部とチ
ップよりはみ出す外側部とに区画形成された絶縁性フィ
ルムと、上記絶縁性フィルムの内側部および外側部の表
面に形成されて、一端が上記スリット上に延びてスリッ
ト内で上記チップ電極と接続され、他端に端子形成用ラ
ンドを有する配線パターンと、上記端子形成用ランド上
に形成された外部接続用のボール端子またはピン端子と
を備えたことを特徴とする半導体装置。 - 【請求項２】上記ＬＳＩチップのチップ電極と接続され
る配線パターンの一端は、スリットの左右両方向からス
リット上に延びて上記チップ電極と接続されることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】上記絶縁性フィルムのチップよりはみ出す
外側部に、これを補強する補強枠を設けたことを特徴と
する請求項１または２に記載の半導体装置。 - 【請求項４】上記絶縁性フィルムは、ポリイミドフィル
ム、ガラスエポキシフィルムであることを特徴とする請
求項１ないし３のいずれかに記載の半導体装置。 - 【請求項５】上記配線パターンは、上記絶縁性フィルム
の表面にエポキシ系あるいはポリイミド系等の接着剤を
介して貼着された銅箔をパターン形成して構成されてい
る請求項１ないし４のいずれかに記載の半導体装置。 - 【請求項６】上記配線パターンは、銅箔上に直接、ポリ
イミドをワニスコートして上記ＬＳＩチップの一面に貼
着し、上記銅箔をパターン形成して構成されている請求
項１ないし４のいずれかに記載の半導体装置。 - 【請求項７】上記配線パターンは、蒸着、スパッタ、メ
ッキ等で上記絶縁性フィルムの表面に直接形成された銅
箔をパターン形成して構成されている請求項１にないし
３のいずれかに記載の半導体装置。 - 【請求項８】上記配線パターンの一端は、超音波接続法
や、熱圧着接続法によって上記チップ電極と接続されて
いる請求項１ないし７のいずれかに記載の半導体装置。 - 【請求項９】上記ボール端子は、はんだペーストを印刷
後リフローしてボールを形成する印刷リフロー法、ある
いは予め作った球形はんだボールを位置決めしてはんだ
付けするボール振込法により設けることを特徴とする請
求項１ないし８のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21274794A JP3230384B2 (ja) | 1994-09-06 | 1994-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21274794A JP3230384B2 (ja) | 1994-09-06 | 1994-09-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878473A true JPH0878473A (ja) | 1996-03-22 |
| JP3230384B2 JP3230384B2 (ja) | 2001-11-19 |
Family
ID=16627759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21274794A Expired - Fee Related JP3230384B2 (ja) | 1994-09-06 | 1994-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3230384B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175151B1 (en) | 1997-01-23 | 2001-01-16 | Seiko Epson Corporation | Film carrier tape, semiconductor assembly, semiconductor device, and method of manufacturing the same, mounted board, and electronic instrument |
| KR20020069128A (ko) * | 2001-02-23 | 2002-08-29 | 가부시끼가이샤 도시바 | 반도체장치와 이에 이용되는 지지기판 |
-
1994
- 1994-09-06 JP JP21274794A patent/JP3230384B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175151B1 (en) | 1997-01-23 | 2001-01-16 | Seiko Epson Corporation | Film carrier tape, semiconductor assembly, semiconductor device, and method of manufacturing the same, mounted board, and electronic instrument |
| US6414382B1 (en) | 1997-01-23 | 2002-07-02 | Seiko Epson Corporation | Film carrier tape, semiconductor assembly, semiconductor device and method of manufacturing the same, mounted board, and electronic instrument |
| US6646338B2 (en) | 1997-01-23 | 2003-11-11 | Seiko Epson Corporation | Film carrier tape, semiconductor assembly, semiconductor device, and method of manufacturing the same, mounted board, and electronic instrument |
| KR20020069128A (ko) * | 2001-02-23 | 2002-08-29 | 가부시끼가이샤 도시바 | 반도체장치와 이에 이용되는 지지기판 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3230384B2 (ja) | 2001-11-19 |
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