JP2000223701A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】
【課題】 トランジスタのリーク電流を抑えることがで
きるように改良された半導体装置を提供することを主要
な目的とする。 【解決手段】 半導体基板１の上に、ゲート電極５が設
けられている。半導体基板１の表面であって、ゲート電
極５の、ゲート長方向Ｙにおける両側に、１対のｐ型の
ソース／ドレイン層９が設けられている。半導体基板１
の表面に、ソース／ドレイン層９を、ゲート電極５の幅
方向Ｘから挟むように、ゲート電極５のゲート幅を決定
するｎ型のゲート幅決定層１５が設けられている。ソー
ス／ドレイン層９とゲート幅決定層１５は、ＰＮ接合に
よって分離されている。
きるように改良された半導体装置を提供することを主要
な目的とする。 【解決手段】 半導体基板１の上に、ゲート電極５が設
けられている。半導体基板１の表面であって、ゲート電
極５の、ゲート長方向Ｙにおける両側に、１対のｐ型の
ソース／ドレイン層９が設けられている。半導体基板１
の表面に、ソース／ドレイン層９を、ゲート電極５の幅
方向Ｘから挟むように、ゲート電極５のゲート幅を決定
するｎ型のゲート幅決定層１５が設けられている。ソー
ス／ドレイン層９とゲート幅決定層１５は、ＰＮ接合に
よって分離されている。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に半導体装
置に関するものであり、より特定的には、トランジスタ
のリーク電流を減少させることができるように改良され
た半導体集積回路に関する。この発明は、また、そのよ
うな半導体装置の製造方法に関する。
置に関するものであり、より特定的には、トランジスタ
のリーク電流を減少させることができるように改良され
た半導体集積回路に関する。この発明は、また、そのよ
うな半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、トランジスタのゲート電極のゲー
ト幅の決定は、ＬＯＣＯＳ酸化膜で行なわれていた。
ト幅の決定は、ＬＯＣＯＳ酸化膜で行なわれていた。
【０００３】図１０は、ＬＯＣＯＳ酸化膜で、ゲート幅
が決められたゲート電極を有するトランジスタの平面図
である。図１１は、図１０におけるＸＩ−ＸＩ線に沿う
断面図である。
が決められたゲート電極を有するトランジスタの平面図
である。図１１は、図１０におけるＸＩ−ＸＩ線に沿う
断面図である。
【０００４】これらの図を参照して、半導体基板１の主
表面中に、ｎウェル２とｐウェル３が設けられている。
ｎウェル２上に、ゲート酸化膜４を介在させて第１のゲ
ート電極５が設けられている。ｐウェル３の上に、ゲー
ト酸化膜６を介在させて第２のゲート電極７が設けられ
ている。第１のゲート電極５のゲート幅Ｗ1 は、ＬＯＣ
ＯＳ酸化膜８によって決定されている。第２のゲート電
極７のゲート幅Ｗ2 も、ＬＯＣＯＳ酸化膜８によって決
定されている。半導体基板１の表面であって、第１ゲー
ト電極５の、ゲート長方向Ｙにおける、両側に、１対の
ｐ型のソース／ドレイン層９が設けられている。また、
ｐウェル３の表面であって、かつ第２ゲート電極７の、
ゲート長方向Ｙにおける、両側に、１対のｎ型のソース
／ドレイン層１０が設けられている。ｎウェル２には、
ボディコンタクト領域１１より、ＶDDの電位が与えられ
ている。ｐウェル３は、ボディコンタクト領域１２を介
して、接地されている。
表面中に、ｎウェル２とｐウェル３が設けられている。
ｎウェル２上に、ゲート酸化膜４を介在させて第１のゲ
ート電極５が設けられている。ｐウェル３の上に、ゲー
ト酸化膜６を介在させて第２のゲート電極７が設けられ
ている。第１のゲート電極５のゲート幅Ｗ1 は、ＬＯＣ
ＯＳ酸化膜８によって決定されている。第２のゲート電
極７のゲート幅Ｗ2 も、ＬＯＣＯＳ酸化膜８によって決
定されている。半導体基板１の表面であって、第１ゲー
ト電極５の、ゲート長方向Ｙにおける、両側に、１対の
ｐ型のソース／ドレイン層９が設けられている。また、
ｐウェル３の表面であって、かつ第２ゲート電極７の、
ゲート長方向Ｙにおける、両側に、１対のｎ型のソース
／ドレイン層１０が設けられている。ｎウェル２には、
ボディコンタクト領域１１より、ＶDDの電位が与えられ
ている。ｐウェル３は、ボディコンタクト領域１２を介
して、接地されている。
【０００５】図１２は、ＳＯＩ（Silicon On Insulato
r）基板を用いて形成されたトランジスタの断面図であ
る。半導体基板として、ＳＯＩ基板を用いる点を除い
て、図１１に示すトランジスタと同じである。したがっ
て、同一または相当する部分には同一の参照番号を付
し、その説明を繰返さない。
r）基板を用いて形成されたトランジスタの断面図であ
る。半導体基板として、ＳＯＩ基板を用いる点を除い
て、図１１に示すトランジスタと同じである。したがっ
て、同一または相当する部分には同一の参照番号を付
し、その説明を繰返さない。
【０００６】ＳＯＩ基板は、半導体基板１中に、シリコ
ン酸化膜１３が埋込まれたものである。
ン酸化膜１３が埋込まれたものである。
【０００７】図１３は、ＬＯＣＯＳ酸化膜の代わりに、
フィールドシールドによってゲート電極のゲート幅が決
定された、半導体装置の断面図である。その他の構造
は、図１１に示す従来例と同様であるので、同一または
相当する部分には同一の参照番号を付し、その説明を繰
返さない。
フィールドシールドによってゲート電極のゲート幅が決
定された、半導体装置の断面図である。その他の構造
は、図１１に示す従来例と同様であるので、同一または
相当する部分には同一の参照番号を付し、その説明を繰
返さない。
【０００８】図１４は、ＳＯＩ基板とフィールドシール
ドとを組合せてなる半導体装置の断面図である。その他
の構成は、図１１に示す従来例と同様であるので、同一
または相当する部分には同一の参照番号を付し、その説
明を繰返さない。
ドとを組合せてなる半導体装置の断面図である。その他
の構成は、図１１に示す従来例と同様であるので、同一
または相当する部分には同一の参照番号を付し、その説
明を繰返さない。
【０００９】次に、図１１に示す従来の半導体装置の製
造方法について説明する。図１０および図１１を参照し
て、写真製版技術およびＬＯＣＯＳ法により、半導体基
板１の表面にＬＯＣＯＳ酸化膜８を形成する。
造方法について説明する。図１０および図１１を参照し
て、写真製版技術およびＬＯＣＯＳ法により、半導体基
板１の表面にＬＯＣＯＳ酸化膜８を形成する。
【００１０】次に、写真製版技術およびイオン注入技術
により、Ｎ- チャネルドープ（Ｐ，Ａｓ等）を行ない、
ｎウェル２を形成する。次に、写真製版技術およびイオ
ン注入技術により、Ｐ- チャネルドープ（Ｂ等）を行な
い、半導体基板１の表面にｐウェル３を形成する。次い
で、ゲート酸化膜およびゲート電極膜を形成し、写真製
版技術およびエッチング技術により、ゲート以外の領域
をエッチング除去し、ゲート酸化膜４，６とゲート電極
５，７を形成する。
により、Ｎ- チャネルドープ（Ｐ，Ａｓ等）を行ない、
ｎウェル２を形成する。次に、写真製版技術およびイオ
ン注入技術により、Ｐ- チャネルドープ（Ｂ等）を行な
い、半導体基板１の表面にｐウェル３を形成する。次い
で、ゲート酸化膜およびゲート電極膜を形成し、写真製
版技術およびエッチング技術により、ゲート以外の領域
をエッチング除去し、ゲート酸化膜４，６とゲート電極
５，７を形成する。
【００１１】写真製版技術およびイオン注入技術によ
り、第１のゲート電極５の、ゲート長方向Ｙにおける両
側に、１対のｐ型のソース／ドレイン層９を形成する。
また、写真製版技術およびイオン注入技術により、第２
ゲート電極７の、ゲート長方向Ｙにおける両側に、１対
のｎ型のソース／ドレイン層１０を形成する。このよう
なプロセスを経ることによって、ＬＯＣＯＳ酸化膜８に
よって、ゲートの幅が決定された、トランジスタが得ら
れる。
り、第１のゲート電極５の、ゲート長方向Ｙにおける両
側に、１対のｐ型のソース／ドレイン層９を形成する。
また、写真製版技術およびイオン注入技術により、第２
ゲート電極７の、ゲート長方向Ｙにおける両側に、１対
のｎ型のソース／ドレイン層１０を形成する。このよう
なプロセスを経ることによって、ＬＯＣＯＳ酸化膜８に
よって、ゲートの幅が決定された、トランジスタが得ら
れる。
【００１２】
【発明が解決しようとする課題】従来の半導体装置およ
びその製造方法は、以上のように構成されていた。した
がって、図１１を参照して、ＬＯＣＯＳ酸化膜８を形成
するときに、その端部にバーズビークと呼ばれるものが
形成される。バーズビークの真下の部分では、Ｎ - ，Ｐ
- のチャネルドープが薄くなる。これを防ぐために、半
導体基板１を斜めにして、チャネルドープするなどし
て、この領域での不純物濃度が薄くならないように工夫
している場合が多い。ところが、以降のプロセスで熱が
加わることにより、これらの不純物は、酸化膜に吸収さ
れ、不純物濃度が薄くなることがある。そうすると、ト
ランジスタのしきい値が下がり、トランジスタのエッジ
でリーク電流が生じるという問題点があった。
びその製造方法は、以上のように構成されていた。した
がって、図１１を参照して、ＬＯＣＯＳ酸化膜８を形成
するときに、その端部にバーズビークと呼ばれるものが
形成される。バーズビークの真下の部分では、Ｎ - ，Ｐ
- のチャネルドープが薄くなる。これを防ぐために、半
導体基板１を斜めにして、チャネルドープするなどし
て、この領域での不純物濃度が薄くならないように工夫
している場合が多い。ところが、以降のプロセスで熱が
加わることにより、これらの不純物は、酸化膜に吸収さ
れ、不純物濃度が薄くなることがある。そうすると、ト
ランジスタのしきい値が下がり、トランジスタのエッジ
でリーク電流が生じるという問題点があった。
【００１３】特に、このようなリーク電流の増加は、図
１２に示す、半導体基板にＳＯＩ基板を用いたＳＯＩデ
バイスにおいて特に顕著であった。すなわち、バーズビ
ーク領域が、ＬＯＣＯＳ酸化膜８と埋込酸化膜１３に挟
まれているため、不純物の酸化膜８，１８への吸収が大
きく、そのため、しきい値の低下が大きくなり、ひいて
は、リーク電流が増加するという問題が深刻となってい
た。
１２に示す、半導体基板にＳＯＩ基板を用いたＳＯＩデ
バイスにおいて特に顕著であった。すなわち、バーズビ
ーク領域が、ＬＯＣＯＳ酸化膜８と埋込酸化膜１３に挟
まれているため、不純物の酸化膜８，１８への吸収が大
きく、そのため、しきい値の低下が大きくなり、ひいて
は、リーク電流が増加するという問題が深刻となってい
た。
【００１４】また、バーズビークのできない、トランジ
スタのゲート幅を決定する方法として、図１３に示すよ
うな、フィールドシールド分離４を用いる方法がある。
しかし、この方法を用いた場合、ゲート電極５，７に段
差ができてしまい、ゲート電極の断線が起こるという問
題点があった。また、この方法では、プロセス工程が増
加するという問題点もあった。
スタのゲート幅を決定する方法として、図１３に示すよ
うな、フィールドシールド分離４を用いる方法がある。
しかし、この方法を用いた場合、ゲート電極５，７に段
差ができてしまい、ゲート電極の断線が起こるという問
題点があった。また、この方法では、プロセス工程が増
加するという問題点もあった。
【００１５】また、同様の問題点は、図１４に示すよう
なＳＯＩ基板とフィールドシールド分離を組合せた構造
においても生じていた。なお、上述した各図において、
同一または相当する部分には同一の参照番号を付し、そ
の説明を繰返さない。
なＳＯＩ基板とフィールドシールド分離を組合せた構造
においても生じていた。なお、上述した各図において、
同一または相当する部分には同一の参照番号を付し、そ
の説明を繰返さない。
【００１６】この発明は、上記のような問題点を解決す
るためになされたもので、トランジスタのリーク電流を
減少させることができるように改良された半導体装置を
提供することを目的とする。
るためになされたもので、トランジスタのリーク電流を
減少させることができるように改良された半導体装置を
提供することを目的とする。
【００１７】この発明は、また、プロセス工程を減らす
ことができるように改良された半導体装置の製造方法を
提供することを目的とする。
ことができるように改良された半導体装置の製造方法を
提供することを目的とする。
【００１８】
【課題を解決するための手段】請求項１に係る半導体装
置は、半導体基板を備える。上記半導体基板の上に、ゲ
ート電極が設けられている。上記半導体基板の表面であ
って、かつ上記ゲート電極の、ゲート長方向における、
両側に、１対の第１導電型のソース／ドレイン層が設け
られている。上記半導体基板の表面に、上記ゲート電極
のゲート幅を決める第２導電型のゲート幅決定層が設け
られている。該ゲート幅決定層は、上記ソース／ドレイ
ン層を、上記ゲート電極の幅方向から、挟むように設け
られている。上記ソース／ドレイン層と上記ゲート幅決
定層はＰＮ接合によって分離されている。
置は、半導体基板を備える。上記半導体基板の上に、ゲ
ート電極が設けられている。上記半導体基板の表面であ
って、かつ上記ゲート電極の、ゲート長方向における、
両側に、１対の第１導電型のソース／ドレイン層が設け
られている。上記半導体基板の表面に、上記ゲート電極
のゲート幅を決める第２導電型のゲート幅決定層が設け
られている。該ゲート幅決定層は、上記ソース／ドレイ
ン層を、上記ゲート電極の幅方向から、挟むように設け
られている。上記ソース／ドレイン層と上記ゲート幅決
定層はＰＮ接合によって分離されている。
【００１９】この発明に係る半導体装置によれば、ＬＯ
ＣＯＳ酸化膜を必要としない構造であるため、不純物の
酸化膜への拡散がないと同時に、バーズビークもないた
め、リーク電流を抑えることができる。
ＣＯＳ酸化膜を必要としない構造であるため、不純物の
酸化膜への拡散がないと同時に、バーズビークもないた
め、リーク電流を抑えることができる。
【００２０】請求項２に係る半導体装置によれば、上記
半導体基板の上であって、かつ上記ＰＮ接合境界の上に
連なって、その下にシリサイドができるのを防止するシ
リサイド防止膜が設けられる。
半導体基板の上であって、かつ上記ＰＮ接合境界の上に
連なって、その下にシリサイドができるのを防止するシ
リサイド防止膜が設けられる。
【００２１】この発明によれば、ＰＮ接合の逆バイアス
部がシリサイド化されないので、シリサイドを通じて、
電源とグラウンドがショートするということはない。
部がシリサイド化されないので、シリサイドを通じて、
電源とグラウンドがショートするということはない。
【００２２】請求項３に係る発明は、第１導電型のソー
ス／ドレイン層と第２導電型のソース／ドレイン層が隣
り合って設けられた半導体装置に係る。当該半導体装置
は半導体基板を備える。上記半導体基板の上に、それら
のゲート幅方向に隣り合って、第１のゲート電極と第２
のゲート電極が設けられている。上記半導体基板の表面
であって、かつ上記第１ゲート電極の、ゲート長方向に
おける両側に、１対の上記第１導電型のソース／ドレイ
ン層が設けられている。上記半導体基板の表面であっ
て、かつ上記第１導電型のソース／ドレイン層を、上記
第１ゲート電極の幅方向から挟むように、上記ゲート電
極のゲート幅を決める第２導電型の第１ゲート幅決定層
が設けられている。上記半導体基板の表面であって、か
つ上記第２ゲート電極の、ゲート長方向における、両側
に、１対の上記第２導電型のソース／ドレイン層が設け
られている。上記半導体基板の表面に、上記第２導電型
のソース／ドレイン層を、上記第２ゲート電極の幅方向
から、挟むように、上記第２ゲート電極のゲート幅を決
める第１導電型の第２ゲート幅決定層が設けられてい
る。上記半導体基板の表面に、上記第１ゲート幅決定層
と上記第２ゲート幅決定層とを分離する酸化膜が設けら
れている。
ス／ドレイン層と第２導電型のソース／ドレイン層が隣
り合って設けられた半導体装置に係る。当該半導体装置
は半導体基板を備える。上記半導体基板の上に、それら
のゲート幅方向に隣り合って、第１のゲート電極と第２
のゲート電極が設けられている。上記半導体基板の表面
であって、かつ上記第１ゲート電極の、ゲート長方向に
おける両側に、１対の上記第１導電型のソース／ドレイ
ン層が設けられている。上記半導体基板の表面であっ
て、かつ上記第１導電型のソース／ドレイン層を、上記
第１ゲート電極の幅方向から挟むように、上記ゲート電
極のゲート幅を決める第２導電型の第１ゲート幅決定層
が設けられている。上記半導体基板の表面であって、か
つ上記第２ゲート電極の、ゲート長方向における、両側
に、１対の上記第２導電型のソース／ドレイン層が設け
られている。上記半導体基板の表面に、上記第２導電型
のソース／ドレイン層を、上記第２ゲート電極の幅方向
から、挟むように、上記第２ゲート電極のゲート幅を決
める第１導電型の第２ゲート幅決定層が設けられてい
る。上記半導体基板の表面に、上記第１ゲート幅決定層
と上記第２ゲート幅決定層とを分離する酸化膜が設けら
れている。
【００２３】この発明によれば、ＮＭＯＳとＰＭＯＳの
分離がＬＯＣＯＳ酸化膜で行なえるので、ＰＮ接合逆バ
イアス電流を防ぐとともに、さらに、ＰＮＰＮというラ
ッチアップ構造になるのを防ぐことができる。
分離がＬＯＣＯＳ酸化膜で行なえるので、ＰＮ接合逆バ
イアス電流を防ぐとともに、さらに、ＰＮＰＮというラ
ッチアップ構造になるのを防ぐことができる。
【００２４】請求項４，５，６に係る半導体装置によれ
ば、上記半導体基板をＳＯＩ基板で構成している。
ば、上記半導体基板をＳＯＩ基板で構成している。
【００２５】これらの発明によれば、ＳＯＩ基板を用い
ても、リーク電流を防止することができる。
ても、リーク電流を防止することができる。
【００２６】請求項７に係る半導体装置の製造方法にお
いては、まず、半導体基板を準備する。上記半導体基板
の表面に水平方向に広がる第１導電型不純物層を形成す
る。上記第１導電型不純物層の上にゲート電極を形成す
る。上記第１導電型不純物層内であって、かつ上記ゲー
ト電極の、ゲート長方向における、両側に、１対の第２
導電型のソース／ドレイン層を形成する。
いては、まず、半導体基板を準備する。上記半導体基板
の表面に水平方向に広がる第１導電型不純物層を形成す
る。上記第１導電型不純物層の上にゲート電極を形成す
る。上記第１導電型不純物層内であって、かつ上記ゲー
ト電極の、ゲート長方向における、両側に、１対の第２
導電型のソース／ドレイン層を形成する。
【００２７】この発明によれば、ゲート電極のゲート幅
を決定する手段としてＬＯＣＯＳ酸化膜を用いないの
で、不純物の酸化膜への拡散がないと同時に、バーズビ
ークもないため、リーク電流を抑えることができる。
を決定する手段としてＬＯＣＯＳ酸化膜を用いないの
で、不純物の酸化膜への拡散がないと同時に、バーズビ
ークもないため、リーク電流を抑えることができる。
【００２８】請求項８に係る半導体装置の製造方法にお
いては、上記半導体基板の上であって、かつ上記第１導
電型不純物層と上記第２導電型のソース／ドレイン層の
境界の上に連なって、その下にシリサイドができるのを
防止するためのシリサイド防止膜を形成する。上記シリ
サイド防止膜をマスクにして、上記半導体基板の表面を
シリサイド化する。
いては、上記半導体基板の上であって、かつ上記第１導
電型不純物層と上記第２導電型のソース／ドレイン層の
境界の上に連なって、その下にシリサイドができるのを
防止するためのシリサイド防止膜を形成する。上記シリ
サイド防止膜をマスクにして、上記半導体基板の表面を
シリサイド化する。
【００２９】この発明によれば、半導体基板の上であっ
て、かつ第１導電型不純物層と上記第２導電型のソース
／ドレイン層の境界の上に連なってシリサイド防止膜を
形成するので、その後、半導体基板の表面をシリサイド
化しても、電源とグラウンドのショートを防ぐことがで
きる。
て、かつ第１導電型不純物層と上記第２導電型のソース
／ドレイン層の境界の上に連なってシリサイド防止膜を
形成するので、その後、半導体基板の表面をシリサイド
化しても、電源とグラウンドのショートを防ぐことがで
きる。
【００３０】請求項９に係る発明は、基板表面に第１導
電型不純物拡散層と第２導電型不純物拡散層が隣り合っ
て形成された半導体装置の製造方法に係る。まず、半導
体基板を準備する。上記半導体基板の表面中に、上記第
１導電型不純物拡散層と上記第２導電型不純物拡散層を
分離する酸化膜を形成する。上記半導体基板の表面に、
それぞれ隣り合って水平方向に広がる上記第１導電型不
純物層と上記第２導電型不純物層を形成する。上記第１
導電型不純物層の上に第１ゲート電極を形成し、上記第
２導電型不純物層の上に第２ゲート電極を形成する。上
記第１導電型不純物層内であって、かつ上記第１ゲート
電極の、ゲート長方向における、両側に、１対の第２導
電型のソース／ドレイン層を形成する。
電型不純物拡散層と第２導電型不純物拡散層が隣り合っ
て形成された半導体装置の製造方法に係る。まず、半導
体基板を準備する。上記半導体基板の表面中に、上記第
１導電型不純物拡散層と上記第２導電型不純物拡散層を
分離する酸化膜を形成する。上記半導体基板の表面に、
それぞれ隣り合って水平方向に広がる上記第１導電型不
純物層と上記第２導電型不純物層を形成する。上記第１
導電型不純物層の上に第１ゲート電極を形成し、上記第
２導電型不純物層の上に第２ゲート電極を形成する。上
記第１導電型不純物層内であって、かつ上記第１ゲート
電極の、ゲート長方向における、両側に、１対の第２導
電型のソース／ドレイン層を形成する。
【００３１】この発明によれば、ＮＭＯＳとＰＭＯＳの
分離を、ＬＯＣＯＳ分離で行なうので、ＰＮ接合逆バイ
アス電流を防ぐとともに、さらに、ＰＮＰＮというラッ
チアップ構造になるのを防ぐことができる。
分離を、ＬＯＣＯＳ分離で行なうので、ＰＮ接合逆バイ
アス電流を防ぐとともに、さらに、ＰＮＰＮというラッ
チアップ構造になるのを防ぐことができる。
【００３２】請求項１０、１１および１２に記載の半導
体装置の製造方法においては、上記半導体基板としてＳ
ＯＩ基板を用いる。
体装置の製造方法においては、上記半導体基板としてＳ
ＯＩ基板を用いる。
【００３３】これらの発明に係る方法によれば、ＳＯＩ
基板を用いても、リーク電流が発生しないトランジスタ
が得られる。
基板を用いても、リーク電流が発生しないトランジスタ
が得られる。
【００３４】
【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。
について説明する。
【００３５】実施の形態１ 図１は、実施の形態１に係るトランジスタの平面図であ
る。図２は、図１におけるＩＩ−ＩＩ線に沿う断面図で
ある。
る。図２は、図１におけるＩＩ−ＩＩ線に沿う断面図で
ある。
【００３６】これらの図を参照して、実施の形態１に係
るトランジスタは、半導体基板１を備える。半導体基板
１の上に、それらのゲート幅方向に隣り合って、第１の
ゲート電極５と第２のゲート電極７が設けられている。
半導体基板１の表面であって、かつ第１ゲート電極５
の、ゲート長方向Ｙにおける両側に、１対のｐ型のソー
ス／ドレイン層９が設けられている。半導体基板１の表
面であって、かつｐ型のソース／ドレイン層９を、第１
のゲート電極５の幅方向Ｘから、挟むように、第１ゲー
ト電極５のゲート幅を決めるｎ型の第１ゲート幅決定層
１５が設けられている。
るトランジスタは、半導体基板１を備える。半導体基板
１の上に、それらのゲート幅方向に隣り合って、第１の
ゲート電極５と第２のゲート電極７が設けられている。
半導体基板１の表面であって、かつ第１ゲート電極５
の、ゲート長方向Ｙにおける両側に、１対のｐ型のソー
ス／ドレイン層９が設けられている。半導体基板１の表
面であって、かつｐ型のソース／ドレイン層９を、第１
のゲート電極５の幅方向Ｘから、挟むように、第１ゲー
ト電極５のゲート幅を決めるｎ型の第１ゲート幅決定層
１５が設けられている。
【００３７】半導体基板１の表面であって、第２ゲート
電極７の、ゲート長方向Ｙにおける、両側に、１対のｎ
型のソース／ドレイン層１０が設けられている。半導体
基板１の表面に、ｎ型のソース／ドレイン層１０を、第
２ゲート電極７の幅方向Ｘから、挟むように、第２ゲー
ト電極７のゲート幅を決めるｐ型の第２ゲート幅決定層
１６が設けられている。
電極７の、ゲート長方向Ｙにおける、両側に、１対のｎ
型のソース／ドレイン層１０が設けられている。半導体
基板１の表面に、ｎ型のソース／ドレイン層１０を、第
２ゲート電極７の幅方向Ｘから、挟むように、第２ゲー
ト電極７のゲート幅を決めるｐ型の第２ゲート幅決定層
１６が設けられている。
【００３８】ｐ型ソース／ドレイン層９と第１ゲート幅
決定層１５は、ＰＮ接合によって分離されている。ｎ型
ソース／ドレイン層１０と第２ゲート幅決定層１６は、
ＰＮ接合によって分離されている。第１ゲート幅ゲート
層１５には、ボディコンタクト領域１１を介して、ＶＤ
Ｄが印加されている。第２ゲート幅決定層１６は、ボデ
ィコンタクト領域１２を介して、接地されている。
決定層１５は、ＰＮ接合によって分離されている。ｎ型
ソース／ドレイン層１０と第２ゲート幅決定層１６は、
ＰＮ接合によって分離されている。第１ゲート幅ゲート
層１５には、ボディコンタクト領域１１を介して、ＶＤ
Ｄが印加されている。第２ゲート幅決定層１６は、ボデ
ィコンタクト領域１２を介して、接地されている。
【００３９】実施の形態１に係るトランジスタによれ
ば、ゲート電極のゲート幅の決定を、酸化膜ではなく、
ＰＮ接合の逆バイアスを用いて行なっている。したがっ
て、ＬＯＣＯＳ分離を必要としない構造となっており、
不純物の酸化膜への拡散がないと同時に、バーズビーク
もない。そのため、リーク電流を抑えることができる。
ば、ゲート電極のゲート幅の決定を、酸化膜ではなく、
ＰＮ接合の逆バイアスを用いて行なっている。したがっ
て、ＬＯＣＯＳ分離を必要としない構造となっており、
不純物の酸化膜への拡散がないと同時に、バーズビーク
もない。そのため、リーク電流を抑えることができる。
【００４０】実施の形態２ 次に、図１および図２に示すトランジスタの製造方法に
ついて説明する。
ついて説明する。
【００４１】これらの図を参照して、写真製版技術およ
びイオン注入により、ｎウェル領域を形成する領域に、
ｎチャネルドープ（Ｐ，Ａｓ等）を行ない、ｎウェル
（第１ゲート幅決定層にもなる）１５を形成する。次
に、写真製版技術およびイオン注入により、ｐウェルを
形成する領域に、Ｐ- チャネルドープ（Ｂ等）を行な
い、ｐウェル（第２ゲート幅決定層にもなる）１６を形
成する。次に、半導体基板１の表面にゲート酸化膜を形
成し、さらにその上に、ゲート電極膜を形成する。これ
らを、写真製版技術およびエッチング技術を用いて、ゲ
ート以外の領域をエッチング除去し、第１のゲート電極
５、第２のゲート電極７およびその下に形成されるゲー
ト酸化膜４，６を形成する。
びイオン注入により、ｎウェル領域を形成する領域に、
ｎチャネルドープ（Ｐ，Ａｓ等）を行ない、ｎウェル
（第１ゲート幅決定層にもなる）１５を形成する。次
に、写真製版技術およびイオン注入により、ｐウェルを
形成する領域に、Ｐ- チャネルドープ（Ｂ等）を行な
い、ｐウェル（第２ゲート幅決定層にもなる）１６を形
成する。次に、半導体基板１の表面にゲート酸化膜を形
成し、さらにその上に、ゲート電極膜を形成する。これ
らを、写真製版技術およびエッチング技術を用いて、ゲ
ート以外の領域をエッチング除去し、第１のゲート電極
５、第２のゲート電極７およびその下に形成されるゲー
ト酸化膜４，６を形成する。
【００４２】次に、写真製版技術およびイオン注入によ
り、第１のゲート電極５の、ゲート長方向Ｙにおける両
側に、１対のｐ型のソース／ドレイン層９を形成する。
また、写真製版技術およびイオン注入により、第２ゲー
ト電極７の、ゲート長方向Ｙにおける両側に、１対のｎ
型のソース／ドレイン層１０を形成する。
り、第１のゲート電極５の、ゲート長方向Ｙにおける両
側に、１対のｐ型のソース／ドレイン層９を形成する。
また、写真製版技術およびイオン注入により、第２ゲー
ト電極７の、ゲート長方向Ｙにおける両側に、１対のｎ
型のソース／ドレイン層１０を形成する。
【００４３】この方法によれば、ゲート幅決定層を形成
するのに、ＬＯＣＯＳ分離を行なう必要がない。その他
のプロセス条件（材質、膜厚、ドープ濃度等）は、多少
の最適化を行なう必要があるが、従来の条件を、特に大
きく変える必要はない。この発明によれば、バーズビー
クがなく、リーク電流が減少すると同時に、従来のＬＯ
ＣＯＳ酸化膜を形成するプロセスが必要でなくなるた
め、プロセス工程を減らすことができるという効果を奏
する。
するのに、ＬＯＣＯＳ分離を行なう必要がない。その他
のプロセス条件（材質、膜厚、ドープ濃度等）は、多少
の最適化を行なう必要があるが、従来の条件を、特に大
きく変える必要はない。この発明によれば、バーズビー
クがなく、リーク電流が減少すると同時に、従来のＬＯ
ＣＯＳ酸化膜を形成するプロセスが必要でなくなるた
め、プロセス工程を減らすことができるという効果を奏
する。
【００４４】実施の形態３ 図３は、実施の形態３に係るトランジスタの断面図であ
り、半導体基板として、ＳＯＩ基板を用いている。その
他の構成は、図１および図２に示すトランジスタと同一
であるので、同一または相当する部分には、同一の参照
番号を付し、その説明を繰返さない。
り、半導体基板として、ＳＯＩ基板を用いている。その
他の構成は、図１および図２に示すトランジスタと同一
であるので、同一または相当する部分には、同一の参照
番号を付し、その説明を繰返さない。
【００４５】半導体基板１中に、酸化膜１３が埋込まれ
ている。酸化膜１３の上の半導体層に、第１ゲート幅決
定層１５と第２ゲート幅決定層１６が設けられている。
この発明によれば、ＳＯＩ基板を用いても、リーク電流
の発生のない、トランジスタが得られる。
ている。酸化膜１３の上の半導体層に、第１ゲート幅決
定層１５と第２ゲート幅決定層１６が設けられている。
この発明によれば、ＳＯＩ基板を用いても、リーク電流
の発生のない、トランジスタが得られる。
【００４６】実施の形態４ 一般に、ドレイン、ソース領域や、ゲート等は、その抵
抗を小さくするために、シリサイドと呼ばれる、導電率
の高い材質で覆われることが多い。このとき、全部がシ
リサイド化されて、抵抗が小さくなるのを防ぐために、
シリサイド化プロセスの前に、シリサイド化されるのを
望まない部分を、局所的に酸化しておき、その部分での
シリサイド化を防ぐ方法がある。この方法を、シリサイ
ドプロテクション法という。
抗を小さくするために、シリサイドと呼ばれる、導電率
の高い材質で覆われることが多い。このとき、全部がシ
リサイド化されて、抵抗が小さくなるのを防ぐために、
シリサイド化プロセスの前に、シリサイド化されるのを
望まない部分を、局所的に酸化しておき、その部分での
シリサイド化を防ぐ方法がある。この方法を、シリサイ
ドプロテクション法という。
【００４７】実施の形態４に係るトランジスタは、この
方法を適用したものである。図４は、実施の形態４に係
るトランジスタの平面図であり、図５は、図４における
Ｖ−Ｖ線に沿う断面図である。
方法を適用したものである。図４は、実施の形態４に係
るトランジスタの平面図であり、図５は、図４における
Ｖ−Ｖ線に沿う断面図である。
【００４８】図４および５に示すトランジスタは、以下
の点を除いて、図１または図２に示すトランジスタと同
一であるので、同一または相当する部分には、同一の参
照番号を付し、その説明を繰返さない。
の点を除いて、図１または図２に示すトランジスタと同
一であるので、同一または相当する部分には、同一の参
照番号を付し、その説明を繰返さない。
【００４９】実施の形態４に係るトランジスタでは、図
４を参照して、半導体基板１の上であって、かつＰＮ接
合境界の上に連なって、その下にシリサイド１８ができ
るのを防止するシリサイド防止膜（たとえば酸化膜）１
７が設けられている。
４を参照して、半導体基板１の上であって、かつＰＮ接
合境界の上に連なって、その下にシリサイド１８ができ
るのを防止するシリサイド防止膜（たとえば酸化膜）１
７が設けられている。
【００５０】もしも、図１および２に示すトランジスタ
に対して、ＰＮ接合の逆バイアス部がシリサイド化され
ると、シリサイドを通じて電源とグラウンドがショート
してしまう。本実施の形態は、これを防止するためにな
されたもので、ＰＮ接合の境界に、このようなシリサイ
ドプロテクションを設けることにより、シリサイド１８
により電源（ＶDD）とグラウンドのショートを防ぐこと
ができる。また、Ｎ領域１５とＰ領域１６がシリサイド
１８によりショートするのを防止することができる。
に対して、ＰＮ接合の逆バイアス部がシリサイド化され
ると、シリサイドを通じて電源とグラウンドがショート
してしまう。本実施の形態は、これを防止するためにな
されたもので、ＰＮ接合の境界に、このようなシリサイ
ドプロテクションを設けることにより、シリサイド１８
により電源（ＶDD）とグラウンドのショートを防ぐこと
ができる。また、Ｎ領域１５とＰ領域１６がシリサイド
１８によりショートするのを防止することができる。
【００５１】実施の形態５ 図６は、実施の形態５に係るトランジスタの断面図であ
る。半導体基板として、ＳＯＩ基板を用いる点を除い
て、図４および図５に示すトランジスタと同一であるの
で、同一または相当する部分には同一の参照番号を付
し、その説明を繰返さない。本実施の形態によれば、半
導体基板として、ＳＯＩ基板を用いた場合でも、シリサ
イドプロテクション１７を設けることにより、シリサイ
ド１８による電源とグラウンドのショートを防ぐことが
できる。
る。半導体基板として、ＳＯＩ基板を用いる点を除い
て、図４および図５に示すトランジスタと同一であるの
で、同一または相当する部分には同一の参照番号を付
し、その説明を繰返さない。本実施の形態によれば、半
導体基板として、ＳＯＩ基板を用いた場合でも、シリサ
イドプロテクション１７を設けることにより、シリサイ
ド１８による電源とグラウンドのショートを防ぐことが
できる。
【００５２】実施の形態６ 図７は、実施の形態６に係るトランジスタの平面図であ
り、図８は図７におけるＶＩＩＩ−ＶＩＩＩ線に沿う断
面図である。図７および図８に示すトランジスタは、以
下の点を除いて、図４および図５に示すトランジスタと
同一であるので、同一または相当する部分には同一の参
照番号を付し、その説明を繰返さない。
り、図８は図７におけるＶＩＩＩ−ＶＩＩＩ線に沿う断
面図である。図７および図８に示すトランジスタは、以
下の点を除いて、図４および図５に示すトランジスタと
同一であるので、同一または相当する部分には同一の参
照番号を付し、その説明を繰返さない。
【００５３】実施の形態６に係るトランジスタにおいて
は、ゲート電極５のゲート幅を決めるのを、バーズビー
クの形成を防ぐために、ＬＯＣＯＳ酸化膜を用いずに、
ＰＮ接合の逆バイアス分離により行なっている。ところ
で、ＮＭＯＳとＰＭＯＳとの分離をＬＯＣＯＳ分離で行
なうと、バーズビークが形成される。しかし、バーズビ
ークが形成されても、それはリーク電流には影響しな
い。逆に、ＰＮ接合の逆バイアスによる分離では、ＰＮ
接合の逆バイアス電流が流れてしまうという危険性があ
る。
は、ゲート電極５のゲート幅を決めるのを、バーズビー
クの形成を防ぐために、ＬＯＣＯＳ酸化膜を用いずに、
ＰＮ接合の逆バイアス分離により行なっている。ところ
で、ＮＭＯＳとＰＭＯＳとの分離をＬＯＣＯＳ分離で行
なうと、バーズビークが形成される。しかし、バーズビ
ークが形成されても、それはリーク電流には影響しな
い。逆に、ＰＮ接合の逆バイアスによる分離では、ＰＮ
接合の逆バイアス電流が流れてしまうという危険性があ
る。
【００５４】実施の形態６に係るトランジスタは、この
問題点を解決するためになされたもので、図８を参照し
て、ＮＭＯＳとＰＭＯＳの分離を、従来のＬＯＣＯＳ酸
化膜５８で行なっている。このように構成することで、
ＰＮ接合逆バイアス電流を防ぐとともに、さらに、ＰＮ
ＰＮというラッチアップ構造が形成されるのを防ぐこと
ができるという利点もある。また、ＰＭＯＳとＮＭＯＳ
を、確実に分離することができるという効果を奏する。
問題点を解決するためになされたもので、図８を参照し
て、ＮＭＯＳとＰＭＯＳの分離を、従来のＬＯＣＯＳ酸
化膜５８で行なっている。このように構成することで、
ＰＮ接合逆バイアス電流を防ぐとともに、さらに、ＰＮ
ＰＮというラッチアップ構造が形成されるのを防ぐこと
ができるという利点もある。また、ＰＭＯＳとＮＭＯＳ
を、確実に分離することができるという効果を奏する。
【００５５】実施の形態７ 図９は、実施の形態７に係るトランジスタの断面図であ
る。半導体基板として、ＳＯＩ基板を用いる以外は、図
７および図８に示すトランジスタと同一であるので、同
一または相当する部分には同一の参照番号を付し、その
説明を繰返さない。
る。半導体基板として、ＳＯＩ基板を用いる以外は、図
７および図８に示すトランジスタと同一であるので、同
一または相当する部分には同一の参照番号を付し、その
説明を繰返さない。
【００５６】この発明によれば、ＳＯＩ基板を用いて
も、ＰＮ接合逆バイアス電流を防ぐとともに、さらに、
ＰＮＰＮというラッチアップ構造になるのを防止するこ
とができる。また、ＰＭＯＳとＮＭＯＳを確実に分離す
ることができる。
も、ＰＮ接合逆バイアス電流を防ぐとともに、さらに、
ＰＮＰＮというラッチアップ構造になるのを防止するこ
とができる。また、ＰＭＯＳとＮＭＯＳを確実に分離す
ることができる。
【００５７】
【発明の効果】請求項１に係る半導体装置によれば、Ｌ
ＯＣＯＳ酸化膜を必要としない構造であるため、不純物
の酸化膜への拡散がないと同時に、バーズビークもない
ため、リーク電流を抑えることができる。
ＯＣＯＳ酸化膜を必要としない構造であるため、不純物
の酸化膜への拡散がないと同時に、バーズビークもない
ため、リーク電流を抑えることができる。
【００５８】請求項２に係る半導体装置によれば、ＰＮ
接合の逆バイアス部がシリサイド化されないので、シリ
サイドを通じて、電源とグラウンドがショートするとい
うことはないという効果を奏する。
接合の逆バイアス部がシリサイド化されないので、シリ
サイドを通じて、電源とグラウンドがショートするとい
うことはないという効果を奏する。
【００５９】請求項３に係る半導体装置によれば、ＮＭ
ＯＳとＰＭＯＳの分離がＬＯＣＯＳ酸化膜で行なえるの
で、ＰＮ接合逆バイアス電流を防ぐとともに、さらに、
ＰＮＰＮというラッチアップ構造になるのを防ぐことが
できる。
ＯＳとＰＭＯＳの分離がＬＯＣＯＳ酸化膜で行なえるの
で、ＰＮ接合逆バイアス電流を防ぐとともに、さらに、
ＰＮＰＮというラッチアップ構造になるのを防ぐことが
できる。
【００６０】請求項４，５，６に係る半導体装置によれ
ば、ＳＯＩ基板を用いても、電流のリークを防止するこ
とができるという効果を奏する。
ば、ＳＯＩ基板を用いても、電流のリークを防止するこ
とができるという効果を奏する。
【００６１】請求項７に係る半導体装置の製造方法によ
れば、ゲート電極のゲート幅を決定する手段としてＬＯ
Ｓ酸化膜を用いないので、不純物の酸化膜への拡散がな
いと同時に、バーズビークもないため、リーク電流を抑
えることができる。
れば、ゲート電極のゲート幅を決定する手段としてＬＯ
Ｓ酸化膜を用いないので、不純物の酸化膜への拡散がな
いと同時に、バーズビークもないため、リーク電流を抑
えることができる。
【００６２】請求項８に係る半導体装置の製造方法によ
れば、半導体基板の上であって、かつ第１導電型不純物
層と第２導電型のソース／ドレイン層の境界の上に連な
ってシリサイド防止膜を形成するので、その後、半導体
基板の表面をシリサイド化しても、電源とグラウンドの
ショートを防ぐことができるという効果を奏する。
れば、半導体基板の上であって、かつ第１導電型不純物
層と第２導電型のソース／ドレイン層の境界の上に連な
ってシリサイド防止膜を形成するので、その後、半導体
基板の表面をシリサイド化しても、電源とグラウンドの
ショートを防ぐことができるという効果を奏する。
【００６３】請求項９に係る半導体装置の製造方法によ
れば、ＮＭＯＳとＰＭＯＳの分離を、ＬＯＣＯＳ分離で
行なうので、ＰＮ接合逆バイアス電流を防ぐとともに、
さらに、ＰＮＰＮというラッチアップ構造になるのを防
ぐことができるという効果を奏する。
れば、ＮＭＯＳとＰＭＯＳの分離を、ＬＯＣＯＳ分離で
行なうので、ＰＮ接合逆バイアス電流を防ぐとともに、
さらに、ＰＮＰＮというラッチアップ構造になるのを防
ぐことができるという効果を奏する。
【００６４】請求項１０、１１および１２に記載の半導
体装置の製造方法によれば、ＳＯＩ基板を用いても、リ
ーク電流が発生しないトランジスタが得られるという効
果を奏する。
体装置の製造方法によれば、ＳＯＩ基板を用いても、リ
ーク電流が発生しないトランジスタが得られるという効
果を奏する。
【図面の簡単な説明】
【図１】 実施の形態１に係るトランジスタの平面図で
ある。
ある。
【図２】 図１におけるＩＩ−ＩＩ線に沿う断面図であ
る。
る。
【図３】 実施の形態３に係るトランジスタの断面図で
ある。
ある。
【図４】 実施の形態４に係るトランジスタの平面図で
ある。
ある。
【図５】 図４におけるＶ−Ｖ線に沿う断面図である。
【図６】 実施の形態５に係るトランジスタの断面図で
ある。
ある。
【図７】 実施の形態６に係るトランジスタの平面図で
ある。
ある。
【図８】 図７におけるＶＩＩＩ−ＶＩＩＩ線に沿う断
面図である。
面図である。
【図９】 実施の形態７に係るトランジスタの断面図で
ある。
ある。
【図１０】 従来のトランジスタの平面図である。
【図１１】 図１０におけるＸＩ−ＸＩ線に沿う断面図
である。
である。
【図１２】 ＳＯＩ基板を用いた従来のトランジスタの
断面図である。
断面図である。
【図１３】 フィールドシールド分離で、ゲート電極の
ゲート幅を決めている、従来のトランジスタの断面図で
ある。
ゲート幅を決めている、従来のトランジスタの断面図で
ある。
【図１４】 ＳＯＩ基板を用い、さらに、フィールドシ
ールド分離でゲート幅を決定している従来のトランジス
タの断面図である。
ールド分離でゲート幅を決定している従来のトランジス
タの断面図である。
１ 半導体基板、４ ゲート酸化膜、５ 第１のゲート
電極、６ ゲート酸化膜、７ 第２のゲート電極、９
ｐ型ソース／ドレイン層、１０ ｎ型ソース／ドレイン
層、１５ 第１ゲート幅決定層、１６ 第２ゲート幅決
定層。
電極、６ ゲート酸化膜、７ 第２のゲート電極、９
ｐ型ソース／ドレイン層、１０ ｎ型ソース／ドレイン
層、１５ 第１ゲート幅決定層、１６ 第２ゲート幅決
定層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｆターム(参考） 4M104 DD84 DD99 GG10 HH20 5F032 AA09 AA13 AB02 CA03 CA20 5F040 DA00 DA27 DB01 DB03 EB12 EC01 EC07 EC13 EK00 EK01 EM00 FA05 5F048 AA07 AC03 AC04 BA01 BA16 BB05 BB08 BB12 BE03 BG12 BH02 BH04 5F110 AA06 BB04 CC02 DD05 DD13 EE05 EE09 EE14 GG02 NN61 NN62 NN66 NN80
Claims (12)
- 【請求項１】 半導体基板と、 前記半導体基板の上に設けられたゲート電極と、 前記半導体基板の表面であって、かつ前記ゲート電極
の、ゲート長方向における、両側に設けられた、１対の
第１導電型のソース／ドレイン層と、 前記半導体基板の表面に設けられ、かつ前記ソース／ド
レイン層を前記ゲート電極の幅方向から挟むように設け
られ、前記ゲート電極のゲート幅を決める第２導電型の
ゲート幅決定層とを備え、 前記ソース／ドレイン層と前記ゲート幅決定層はＰＮ接
合によって分離されている半導体装置。 - 【請求項２】 前記半導体基板の上であって、かつ前記
ＰＮ接合境界線の上に連なって設けられ、その下にシリ
サイドができるのを防止するシリサイド防止膜をさらに
備える、請求項１に記載の半導体装置。 - 【請求項３】 第１導電型のソース／ドレイン層と第２
導電型のソース／ドレイン層が隣り合って設けられた半
導体装置であって、 半導体基板と、 前記半導体基板の上に、それらのゲート幅方向に隣り合
って設けられた第１のゲート電極と第２のゲート電極
と、 前記半導体基板の表面であって、かつ前記第１ゲート電
極の、ゲート長方向における、両側に設けられた、１対
の前記第１導電型のソース／ドレイン層と、 前記半導体基板の表面であって、かつ前記第１導電型の
ソース／ドレイン層を、前記第１ゲート電極の幅方向か
ら、挟むように設けられ、前記ゲート電極のゲート幅を
決める第２導電型の第１ゲート幅決定層と、 前記半導体基板の表面であって、かつ前記第２ゲート電
極の、ゲート長方向における、両側に設けられた、１対
の前記第２導電型のソース／ドレイン層と、 前記半導体基板の表面に、前記第２導電型のソース／ド
レイン層を、前記第２ゲート電極の幅方向から、挟むよ
うに設けられ、前記第２ゲート電極のゲート幅を決める
第１導電型の第２ゲート幅決定層と、 前記半導体基板の表面に設けられ、前記第１ゲート幅決
定層と前記第２ゲート幅決定層とを分離する酸化膜と、
を備えた半導体装置。 - 【請求項４】 前記半導体基板は絶縁体上シリコン（Ｓ
ＯＩ）基板である、請求項１に記載の半導体装置。 - 【請求項５】 前記半導体基板は絶縁体上シリコン（Ｓ
ＯＩ）基板である、請求項２に記載の半導体装置。 - 【請求項６】 前記半導体基板は絶縁体上シリコン（Ｓ
ＯＩ）基板である、請求項３に記載の半導体装置。 - 【請求項７】 半導体基板を準備する工程と、 前記半導体基板の表面に水平方向に広がる第１導電型不
純物層を形成する工程と、 前記第１導電型不純物層の上にゲート電極を形成する工
程と、 前記第１導電型不純物層内であって、かつ前記ゲート電
極の、ゲート長方向における、両側に、１対の第２導電
型のソース／ドレイン層を形成する工程と、を備えた半
導体装置の製造方法。 - 【請求項８】 前記半導体基板の上であって、かつ前記
第１導電型不純物層と前記第２導電型のソース／ドレイ
ン層の境界の上に連なって、その下にシリサイドができ
るのを防止するためのシリサイド防止膜を形成する工程
と、 前記半導体基板の表面を前記シリサイド防止膜をマスク
にしてシリサイド化する工程と、をさらに備える、請求
項７に記載の半導体装置の製造方法。 - 【請求項９】 基板表面に第１導電型不純物拡散層と第
２導電型不純物拡散層が隣り合って形成された半導体装
置の製造方法であって、 半導体基板を準備する工程と、 前記半導体基板の表面中に前記第１導電型不純物拡散層
と前記第２導電型不純物拡散層を分離する酸化膜を形成
する工程と、 前記半導体基板の表面に、それぞれ隣り合って水平方向
に広がる、前記第１導電型不純物層と前記第２導電型不
純物層を形成する工程と、 前記第１導電型不純物層の上に第１ゲート電極を形成
し、前記第２導電型不純物層の上に第２ゲート電極を形
成する工程と、 前記第１導電型不純物層内であって、かつ前記第１ゲー
ト電極の、ゲート長方向における、両側に、１対の第２
導電型のソース／ドレイン層を形成する工程と、 前記第２導電型不純物層内であって、かつ前記第２ゲー
ト電極の、ゲート長方向における、両側に、１対の第１
導電型のソース／ドレイン層を形成する工程と、を備え
た半導体装置の製造方法。 - 【請求項１０】 前記半導体基板は絶縁体上シリコン
（ＳＯＩ）基板である、請求項７に記載の半導体装置の
製造方法。 - 【請求項１１】 前記半導体基板は絶縁体上シリコン
（ＳＯＩ）基板である、請求項８に記載の半導体装置の
製造方法。 - 【請求項１２】 前記半導体基板は絶縁体上シリコン
（ＳＯＩ）基板である、請求項９に記載の半導体装置の
製造方法。
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|---|---|---|---|
| JP11020221A JP2000223701A (ja) | 1999-01-28 | 1999-01-28 | 半導体装置およびその製造方法 |
| US09/357,922 US6472712B1 (en) | 1999-01-28 | 1999-07-21 | Semiconductor device with reduced transistor leakage current |
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| JP11020221A JP2000223701A (ja) | 1999-01-28 | 1999-01-28 | 半導体装置およびその製造方法 |
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|---|---|
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ID=12021122
Family Applications (1)
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| JP11020221A Withdrawn JP2000223701A (ja) | 1999-01-28 | 1999-01-28 | 半導体装置およびその製造方法 |
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| JP (1) | JP2000223701A (ja) |
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1999
- 1999-01-28 JP JP11020221A patent/JP2000223701A/ja not_active Withdrawn
- 1999-07-21 US US09/357,922 patent/US6472712B1/en not_active Expired - Fee Related
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