JPH11120087A

JPH11120087A - 二重化メモリ処理装置

Info

Publication number: JPH11120087A
Application number: JP9287337A
Authority: JP
Inventors: Masao Asai; 將夫浅井; Tsuratoshi Nakano; 連利中野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-10-20
Filing date: 1997-10-20
Publication date: 1999-04-30

Abstract

(57)【要約】【課題】本発明は、二重化メモリ処理装置において、シ
ステムの信頼性を向上させることを目的とする。【解決手段】メモリ制御部ＭＡＣ３２がＭＭ３３のＡ
番地にデータＤを書き込む。メモリ一致制御部ＭＸＣ
３４は、メモリ制御部ＭＡＣ３２の書込み動作を検出す
る。ＭＸＣ３４は、ＭＭ３３への書込みのアドレス情
報及び書込みデータＤを取得し、ＭＸＣ４０に転送す
る。また、アドレス情報Ａを転送情報記憶バッファに保
持する。ＭＸＣ４０は、受信した情報のうち、アドレ
ス情報ＡをＭＸＣ３２に返送する。ＭＸＣ３４は、保
持されているアドレス情報Ａと返送されたアドレス情報
Ａとを転送情報検査回路で比較する。データの正常性
を確認後、ＭＡＣ４１は、ＭＭ３９のＡ番地にデータＤ
を書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、二重化メモリ処理
装置に関し、特に二重系間のデータ転送の正常性を確認
する手段を設けた二重化メモリ処理装置に関する。

【０００２】

【従来の技術】交換機システムの制御系装置の演算処理
部に用いられた、従来の二重化メモリ処理装置について
説明する。図１は、交換機システムの概略構成図であ
る。電話機７、８は、ダイヤルすると、その間に設けら
れた交換機Ａ及び交換機Ｂによって、回線が接続され、
かつその後に通話することができる。各交換機Ａ、Ｂは
それぞれ通話路系装置（ダイヤル信号に基づき電話回線
の交換を行い、電話−電話間の接続を行う。）３、４及
び制御系装置（通話路系装置の回線接続の制御や付加サ
ービス等の制御を行う。）５、６を有する。

【０００３】該制御系装置５、６の構成の概略を図２に
示す。各制御系装置はアクト系とスタンバイ系の完全二
重化の構成になっている。アクト系１０は、演算処理部
１２、ＩＯ制御部１３、通話路系インターフェース部１
４及びユニットバス交絡インターフェース（ユニットバ
スとユニット交絡バスのインターフェース）部１５を有
し、各ブロックはそれぞれユニットバス２１で接続され
ている。また、スタンバイ系１１は、同じく、演算処理
部１６、ＩＯ制御部１７、通話路系インターフェース部
１８及びユニットバス交絡インターフェース部１９を有
し、各ブロックはそれぞれユニットバス２２で接続され
ている。アクト系１０とスタンバイ系１１の間にユニッ
ト交絡バス２３及び演算処理部交絡バス２４が設けられ
ている。

【０００４】これら機能ブロックのうち、演算処理部１
２、１６は、主としてマイクロプロセッサユニットＭＰ
Ｕ等により構成され、演算処理を行う。またＩＯ制御部
１３、１７は、主として、ストレージ装置等により構成
され、ＩＯの制御を行う。更に通話路系インターフェー
ス部１４、１９は制御系装置１０、１１と通話路系装置
との間のインターフェースを行い、ユニットバス交絡イ
ンターフェース部１５、１８は二重化された制御系装置
間のユニットバスのデータ制御を行う。

【０００５】従来の二重化メモリ処理装置は、図３の演
算処理部の構成図に示されている。アクト系の演算処理
部４３及びスタンバイ系の演算処理部４４は、図２の演
算処理部１２及び１６に相当する。また、図３のメモリ
交差バスは、図２の演算処理部交絡バス２４の一部を構
成する。演算処理部４３、４４は、演算処理を行う演算
処理ユニット（以下、「ＭＰＵ」という。）３０、４
５、メインメモリであるメインメモリ（以下、「ＭＭ」
という。）３３、３９、ＭＭを制御するメインメモリコ
ントローラ（以下、「ＭＡＣ」という。）３２、４１、
アクト系・スタンバイ系のメモリ内容の一致制御を行う
メモリ一致制御部（メモリ交差コントローラ：以下、
「ＭＸＣ」という。）３４、４０、ユニットバス２１、
２２に接続されたブロック間のインターフェースを制御
するブロック間インターフェース（以下、「ＩＮＦ」と
いう。）３１、４２を有するアクト系・スタンバイ系の
完全二重化構成である。また、演算処理部４３、４４に
は、ＭＰＵ−ＭＡＣ−ＩＮＦ間にエレメントバス３６、
４７が設けられ、ＭＡＣ−ＭＭ−ＭＸＣ間にメモリバス
３７、４６が設けられ、アクト系・スタンバイ系のＭＸ
Ｃ−ＭＸＣ間にメモリ交差バス３８が設けられている。
これらのバスの信頼性を上げる手段として、エレメント
バス３６、４７とメモリバス３７、４６には誤りの検出
用のパリティを、メモリバス３７、４６には誤りの検出
・訂正用のＥＣＣコードを付加している。またこれらの
バスの接続形態は、一般的には、エレメントバス３６、
４７及びメモリバス３７、４６はプリントパターンによ
り構成され、メモリ交差バス３８はケーブルにより構成
される。また、信頼性の点では、ケーブルによる接続の
方がプリントパターンによる接続より信頼度が低いこと
が知られている。

【０００６】本発明のＭＭは、ＤＲＡＭで構成すること
ができる。ここで、ＤＲＡＭの書込みと読出しについて
説明する。本発明におけるＤＲＡＭの書込みと読出し
は、一般に知られたものが用いられる。図１８に１ワー
ドのリードアクセスの例を、図１９にブロックリードア
クセスの例が示されている。図に示されるように、読出
しの場合はロウ・アドレス・ストローブＲＡＳ線及びカ
ラム・アドレス・ストローブＣＡＳ線の各レベルがロウ
レベルとなり、アドレスレス線に読出しアドレスが与え
られてメモリＭＭからメモリ読出しが行われる。書込み
の場合は、ロウ・アドレス・ストローブＲＡＳ線、カラ
ム・アドレス・ストローブＣＡＳ線及びライトイネーブ
ルＷＥ線の各レベルがロウレベルとなり、アドレスレス
線に書込みアドレスが与えられてメモリＭＭに書込みが
行われる。

【０００７】図４にＭＡＣ−ＭＭ−ＭＸＣ間に張られた
メモリバスの接続構成図を示す。該メモリバスは、ＭＡ
Ｃ−ＭＭ−ＭＸＣ間に各種制御情報（ライトイネーブル
信号ＷＥ、ロウ・アドレス・ストローブＲＡＳ、カラム
・アドレス・ストローブＣＡＳ等）を転送するための各
種制御線５１、データ転送のための転送アドレスを転送
するためのアドレス線５２、データを転送するためのデ
ータ線５３及びデータの誤りの検出・訂正を行うための
ＥＣＣ線５４より構成される。このうち、前記データ線
５３は、６４ビット構成であり、前記ＥＣＣ線５４は、
８ビット構成である。このＥＣＣ線の８ビットは、デー
タ線の１ビットのエラーに対しては訂正し、２ビットの
エラーに対してはその誤りを検出する能力を有する。

【０００８】ＭＭ３３、３９は、図５に示すメモリ構成
を有しており、各データは、この構成に基づいて記憶さ
れる。各アドレス毎に、６４ビットのデータと８ビット
のＥＣＣコードがデータ格納部５５及びＥＣＣコード格
納部５６に格納される。このＭＭ３３、３９に対して、
ＭＡＣ３２、４１は、定期的にアドレスの順にメモリの
ＥＣＣを用いてデータのチェックしている（このチェッ
クを、以下、「メモリパトロール」という。）。このメ
モリパトロールの結果、データに１ビットの誤りが有れ
ば、その場で誤りが訂正され、またデータに２ビットの
誤りが有れば、スタンバイ系のデータを用いて正しいデ
ータを格納する等の処理をする。このようにして、メイ
ンメモリのデータの信頼性を確保している。

【０００９】従来の、ＭＸＣ３４、４０の構成を図６に
示す。このＭＸＣ３４、４０は、メインメモリの制御線
を制御するためのメインメモリ制御線制御回路６１、メ
インメモリのアドレスを制御するためのメインメモリア
ドレス制御回路６２、メインメモリのデータを制御する
メインメモリデータ制御回路６３、転送データに対する
ＥＣＣコードを生成しかつ該コードによるデータの誤り
検出・訂正を行うためのＥＣＣ検査・生成回路６４、転
送データを一時保持するための転送用バッファ６５、メ
イン交差バスの制御線を制御するためのメイン交差バス
制御線制御回路６６、メモリ交差バスアドレスデータＥ
ＣＣ多重線（アドレスとデータの多重線であり、データ
にはＥＣＣコードが付与されている回線）を制御するた
めのメモリ交差バスアドレスデータＥＣＣ制御回路６７
及びメモリ交差バスアドレスデータＥＣＣ多重線にパリ
ティを付与及び検査するためのパリティ検査・生成回路
６８を有している。また、メモリバス側には、メインメ
モリ制御線制御回路６１からは各種制御線７４が、メイ
ンメモリアドレス制御回路６２からはアドレス線７５及
びメインメモリデータ制御回路６３からはデータ線７６
が、ＥＣＣ検査・生成回路６４からはＥＣＣ線７７が出
力されている。更に、メモリ交差バス側には、メイン交
差バス制御線制御回路６６からは各種制御線７１、メモ
リ交差バスアドレスデータＥＣＣ制御回路６７からはア
ドレスデータＥＣＣ多重線７２及びパリティ検査・生成
回路６８からはパリティ線７３が出力されている。

【００１０】図７に図６に示したメモリ交差バス３８の
接続構成図を示す。該メモリ交差バス３８は、各種制御
線７１、アドレス・データ多重線７２及びパリティ線７
３により構成され、アドレス・データ多重線７２の７２
ビットに対して１本のパリティ（１ビット）が付与され
ている。従って、アドレス・データ多重線７２の１ビッ
トの誤りは検出できるが、２ビットの誤りは検出できな
い。また、メモリ交差バス３８の大部分は図示されてい
るように、信頼性がプリントパターンより低いケーブル
で接続されている。この、メモリ交差バス３８のバスシ
ーケンスを図８に示す。各種制御線７１上で、サンプル
タイミング信号（図８（１））及び最終データ表示信号
（図８（２））が転送され、アドレス・データ多重線７
２上で、アドレス及びデータからなる転送データ( 図８
（３））が転送される。転送データは、アドレスフェイ
ズとデータフェイズとで構成される。

【００１１】ここで、図３を用いて演算処理部の動作を
説明する。まず、ＭＰＵ３０がＭＭ３３にデータの書込
みを行う場合について説明する。ＭＰＵ３０は、データ
書込みのためにＭＭ３３にアクセスする。ＭＡＣ３２は
そのアクセスに対して、ＭＰＵ３０よりデータ書込みの
アドレスと書込みデータを取得し、かつ、図５のメモリ
構成図のようにデータにＥＣＣコードを付与して、ＭＭ
３３にデータの書込みを行う。また、ＭＰＵ３０がＭＭ
３３に格納されているデータを取得する場合は、ＭＰＵ
３０は、データ読出しのためにＭＭ３３にアクセスす
る。ＭＡＣ３２はそのアクセスに対して、ＭＭ３３にア
クセスし、データ及びＥＣＣコードを読み出す。この読
出したデータを直ちにＭＰＵ３０に送出しないで、読出
したＥＣＣコードをチェックし、データが正常で有れ
ば、初めてＭＡＣ３２はＭＰＵ３０に対して、この読出
したデータを送出する。

【００１２】また、ＭＸＣ３４は、メモリバス３７の制
御線のライトイネーブル線（ＷＥ線）の状態を常時監視
している。ＭＭ３０に対する書込み動作のときは、必
ず、ＷＥ線の信号がローレベルになるから、このＷＥ線
の信号がローレベルになることにより、ＭＭ３０に対す
る書込み動作が開始されたと検知することができる。そ
こで、アクト系ＭＸＣ３４は、アクト系のＭＭ３３への
データ書込みを検出すると、メモリバス３７から書込み
データを取得し、この書込みデータをスタンバイ系のＭ
ＸＣ４０に送出する。スタンバイ系のＭＸＣ４０は、こ
の書込みデータを使用して、スタンバイ系のＭＭ３９に
アクト系のＭＭ３３のデータと同一のデータを書き込
む。このようにして、アクト系・スタンバイ系のデータ
の一致性が確保される。

【００１３】

【発明が解決しようとする課題】従来は、メモリ交差バ
スは、主としてケーブルで接続されているために、他の
エレメントバスやメモリバスに比較してエラーの発生頻
度が高い。それに対して、メモリ交差バスは、図７に示
すように、１ビットのパリティが一本付与されているの
みであるから、データ転送中におけるデータの誤りは、
1 ビットであれば検出できるが、２ビットになると検出
できない。メモリ交差バス上では、図８に示すようにア
ドレスフェーズとデータフェーズでデータが伝送され
る。伝送途中で万一エラーが発生したとしても、それが
１ビットの場合は、その誤りが検出されるので実際上問
題とはならないが、２ビット発生するとその誤りが検出
されず問題となる。ただし、データ情報部分は、はメモ
リに書き込んだ後のスタンバイ系のＭＡＣのパトロール
チェックで異常を検出されるので、書き込んだデータに
誤りがあったとしても、長い目で見れば問題はないとい
える。ところが、２ビット誤ったアドレスの情報は、上
記の通りメモリ交差バス上でもその誤りは検出されず、
また、スタンバイ系のＭＡＣのパトロールチェックでも
その誤りは検出されない、従って、２ビット誤りの場合
は、一旦アドレスが誤ったまま転送されてメインメモリ
に記憶されると、データは誤ったアドレスに格納された
ままとなり、大きな問題を生じる。

【００１４】本発明は、現状の物理的なインターフェー
スを変更することなく、二重化された装置間でのデータ
転送の誤りの検出を可能とし、システムの信頼性を向上
させることを目的とする。

【００１５】

【課題を解決するための手段】請求項１に記載された二
重化メモリ処理装置の発明は、第一のメモリ( ＭＭ３
３、ＭＭ３９）及び第二のメモリ( ＭＭ３９、ＭＭ３
３）、これらのメモリの内容を一致するように制御する
第一のメモリ一致制御部（ＭＸＣ３４、ＭＸＣ４０）及
び第二のメモリ一致制御部（ＭＸＣ４０、ＭＸＣ３４）
並びにメモリの書込み及び読込みを行う第一のメモリ制
御部（ＭＡＣ３２、ＭＡＣ４１）及び第二のメモリ制御
部（ＭＡＣ４１、ＭＡＣ３２）を有する二重化メモリ処
理装置において、前記第一及び第二のメモリ一致制御部
は、転送するデータを保持する転送情報保持部（図９の
転送情報記憶バッファ６９）及び該転送情報保持部の内
容と他系のメモリ一致制御部から転送された転送情報と
を比較する転送情報検査回路７０（図９参照）とを有す
ることを特徴とする。これにより、現状の物理的なイン
ターフェースを変更することなく、二重化された装置間
でのデータ転送の誤りの検出を可能とし、システムの信
頼性を向上させることができる。

【００１６】請求項２に記載された発明は、請求項１記
載の二重化メモリ処理装置において、第一（例えば、ア
クト系）のメモリ一致制御部は、第二（例えば、スタン
バイ系）のメモリ一致制御部への転送情報の一部（例え
ば、アドレス情報）を自系の転送情報保持部で保持し、
第二のメモリ一致制御部は、自系のメモリに書込み又は
読出しを行う前に転送された情報の一部（例えば、アド
レス情報）を第一（例えば、アクト系）のメモリ一致制
御部に返送し、第一（例えば、アクト系）のメモリ一致
制御部の転送情報検査回路７０は、該転送情報（例え
ば、アドレス情報）と自系（例えば、アクト系）のメモ
リ一致制御部に保持された情報（例えば、アドレス情
報）とを比較することにより転送データの正常性を確認
することを特徴とする。これにより、第二の系におい
て、書込みの前に、転送データの異常を検出することが
できる。

【００１７】請求項３に記載された発明は、第一（例え
ば、アクト系）のメモリ一致制御部は、第二（例えば、
アクト系）のメモリ一致制御部への転送情報の一部（例
えば、アドレス情報）を転送情報保持部で保持し、第二
のメモリ一致制御部は、自系（例えば、アクト系）のメ
モリに書込み又は読出しを行うと同時に転送された情報
の一部（例えば、アドレス情報）を第一のメモリ一致制
御部に返送し、第一のメモリ一致制御部の転送情報検査
回路７０は、該転送情報（例えば、アドレス情報）と自
系のメモリ一致制御部に保持された情報（例えば、アド
レス情報）とを比較することにより転送データの正常性
を確認することを特徴とする。ところで、メモリ交差バ
スは信頼性が低いといっても、ほとんどデータ転送中に
誤りがないので、請求項１のように、誤りのないことを
確認することなく、第二の系において、書込みをしても
実際上問題ない。誤ったことが確認できたらその段階で
誤りの制御を行うことでも充分である。この請求項のも
のは、自系のメモリに書込み又は読出しを行うと同時に
転送された情報の一部を第一のメモリ一致制御部に返送
するので、処理を迅速に行うことが可能である。

【００１８】請求項４に記載された発明は、請求項１記
載の二重化メモリ処理装置において、第一（例えば、ア
クト系）のメモリ一致制御部は、第二（例えば、スタン
バイ系）のメモリ一致制御部への転送情報の一部（例え
ば、アドレス情報）を転送情報保持部で保持し、第二の
メモリ一致制御部は、自系のメモリに書込み又は読出し
を行った後に転送された情報の一部（例えば、アドレス
情報）を第一のメモリ一致制御部に返送し、第一のメモ
リ一致制御部の転送情報検査回路７０は、該転送情報
（例えば、アドレス情報）と自系のメモリ一致制御部に
保持された情報（例えば、アドレス情報）とを比較する
ことにより転送データの正常性を確認することを特徴と
する。ところで、メモリ交差バスは信頼性が低いといっ
ても、ほとんどデータ転送中に誤りがないので、請求項
１のように、誤りのないことを確認することなく、第二
の系において、書込みをしても実際上問題ない。そこ
で、誤ったことが確認できたらその段階で誤りの制御を
行うことでも充分である。この請求項のものは、自系の
メモリに書込み又は読出し後に、メモリ交差バスの転送
データの正常性を確認するもので、メモリ交差バスの転
送データの正常性を確認をするタイミングの自由度を上
げたものである。

【００１９】請求項５に記載された発明は、請求項１記
載の二重化メモリ処理装置において、第一（例えば、ア
クト系）のメモリ一致制御部は、第二（例えば、スタン
バイ系）のメモリ一致制御部への転送情報（例えば、ア
ドレス情報及びデータ）の全部を転送情報保持部で保持
し、第二のメモリ一致制御部は、自系のメモリに書込み
又は読出しを行う前に転送された情報の全部（例えば、
アドレス情報及びデータ）を第一のメモリ一致制御部に
返送し、第一のメモリ一致制御部の転送情報検査回路７
０は、該転送情報と自系のメモリ一致制御部に保持され
た情報とを比較することにより転送データの正常性を確
認することを特徴とする。転送データの確認を転送デー
タの全部により行うので、転送データの正常性の確認を
より正確に行うことができる。従って、この請求項によ
り、請求項２のものの作用・効果に加え、転送データの
正常性の確認をより正確に行うことができる。

【００２０】請求項６に記載された発明は、請求項１記
載の二重化メモリ処理装置において、第一（例えば、ア
クト系）のメモリ一致制御部は、第二（例えば、スタン
バイ系）のメモリ一致制御部への転送情報（例えば、ア
ドレス情報及びデータ）の全部を転送情報保持部で保持
し、第二のメモリ一致制御部は、自系のメモリに書込み
又は読出しを行うと同時に転送された情報の全部（例え
ば、アドレス情報及びデータ）を第一のメモリ一致制御
部に返送し、第一のメモリ一致制御部の転送情報検査回
路７０は、該転送情報と自系のメモリ一致制御部に保持
された情報とを比較することにより転送データの正常性
を確認することを特徴とする。転送データの確認を転送
データの全部により行うので、転送データの正常性の確
認をより正確に行うことができる。従って、この請求項
により、請求項３のものの作用・効果に加え、転送デー
タの正常性の確認をより正確に行うことができる。

【００２１】請求項７に記載された発明は、請求項１記
載の二重化メモリ処理装置において、第一（例えば、ア
クト系）のメモリ一致制御部は、第二（例えば、スタン
バイ系）のメモリ一致制御部への転送情報（例えば、ア
ドレス情報及びデータ）の全部を転送情報保持部で保持
し、第二のメモリ一致制御部は、自系のメモリに書込み
又は読出しを行った後に転送された情報の全部（例え
ば、アドレス情報及びデータ）を第一のメモリ一致制御
部に返送し、第一のメモリ一致制御部の転送情報検査回
路７０は、該転送情報と自系のメモリ一致制御部に保持
された情報とを比較することにより転送データの正常性
を確認することを特徴とする。転送データの確認を転送
データの全部により行うので、転送データの正常性の確
認をより正確に行うことができる。従って、この請求項
により、請求項４のものの作用・効果に加え、転送デー
タの正常性の確認をより正確に行うことができる。

【００２２】請求項８に記載された発明は、請求項１記
載の二重化メモリ処理装置において、第一（アクト系又
はスタンバイ系）のメモリ一致制御部は、（メモリパト
ロール等により）自系のメモリ制御部がメモリの読出し
を行ったとき、該アドレスと読出情報とを転送情報保持
部で保持し、更に該アドレスを第二（スタンバイ系又は
アクト系）のメモリ一致制御部に転送し、第二のメモリ
制御部は、転送された前記アドレスに基づきメモリの読
出しを行い、第二のメモリ一致制御部は、転送されたア
ドレスと自系のメモリ制御部により読出された情報とを
第一のメモリ一致制御部に転送し、第一のメモリ一致制
御部の転送情報検査回路７０は、該転送情報と自系のメ
モリ一致制御部に保持された情報とを比較することによ
り転送データの正常性を確認することを特徴とする。こ
れにより、アクト系又はスタンバイ系等におけるメモリ
パトロール等において、一方のメモリ制御部がメモリの
読出しを行ったときにも、二重系のデータ転送の正常性
を確認すると共に、二重系のメモリの内容の一致を確認
することができる。

【００２３】請求項９に記載された発明は、請求項１記
載の二重化メモリ処理装置において、第一（アクト系又
はスタンバイ系）のメモリ一致制御部は、（メモリパト
ロール等により）自系のメモリ制御部がメモリの読出し
を行ったとき、該アドレスと読出情報とを転送情報保持
部で保持し、更に該アドレスと該読出情報とを第二（ス
タンバイ系又はアクト系）のメモリ一致制御部に転送
し、第二のメモリ制御部は、転送された前記アドレスに
基づきメモリの読出しを行い、第二のメモリ一致制御部
は、転送された全情報を第一のメモリ一致制御部に転送
し、転送情報検査回路７０において、転送された情報の
うち、読出情報と自系のメモリ制御部により読出れた情
報とを比較し、第一のメモリ一致制御部の転送情報検査
回路７０は、上記転送された情報と自系のメモリ一致制
御部に保持された情報とを比較することにより転送デー
タの正常性を確認することを特徴とする。これにより、
データ転送の正常性は、第一のメモリ一致制御部におい
て行い、二重系のメモリの内容の一致を第二のメモリ一
致制御部において確認する。従って、アクト系又はスタ
ンバイ系等におけるメモリパトロール等において、第一
のメモリ制御部がメモリの読出しを行ったときにも、第
一のメモリ一致制御部において、二重系のデータ転送の
正常性を確認すると共に、二重系のメモリの内容の一致
を確認することができる。

【００２４】請求項１０に記載されたメモリ一致制御部
の発明は、二重化メモリ処理装置における、二重系のメ
モリ内容を一致するように制御するメモリ一致制御部に
おいて、他系のメモリ一致制御部に転送するデータの全
部又は一部を保持する転送情報保持部及び該転送情報保
持部の内容と他系のメモリ一致制御部から転送された転
送情報とを比較する転送情報検査回路とを有することを
特徴とする。この請求項のものは、請求項１ないし９項
記載の二重化メモリ処理装置に使用されるメモリ一致制
御部である。

【００２５】請求項１１に記載された発明は、請求項１
ないし９のいづれか一項記載の二重化メモリ処理装置に
おいて、第一のメモリ、第一のメモリ一致制御部及び第
一のメモリ制御部がアクト系の一部であり、第二のメモ
リ、第二のメモリ一致制御部及び第二のメモリ制御部が
スタンバイ系の一部であることを特徴とする。この請求
項は、二重系がアクト系・スタンバイ系である態様に限
定している。

【００２６】

【発明の実施の形態】本発明は、現状の物理的なインタ
ーフェースを変更することなく、二重化された装置間で
のデータ転送の誤りの検出を可能とした二重化メモリ処
理装置である。本発明のＭＸＣの構成を図９に示す。図
９において、転送情報記憶バッファ６９及び転送情報検
査回路７０を除いて、図６に示す従来のＭＸＣと同じ構
成である。ＭＸＣ７４は、常時メモリバス３７、４６側
に設けられたメインメモリ制御線制御回路６１におい
て、各種制御線７４を監視（図３に示すＭＡＣ３２、４
１とＭＭ３３、３９との間の制御信号等を監視）してお
り、ＭＡＣ３２、４１によるメインメモリ３３、３９の
書込みは、ライトイネーブル信号ＷＥにより検出（ＷＥ
がロウレベルになったことを検出）し、ＭＡＣ３２、４
１によるメインメモリ３３、３９の読出しは、ロウ・ア
ドレス・ストローブ信号ＲＡＳ又はカラム・アドレス・
ストローブＣＡＳにより検出（ＲＡＳ又はＣＡＳがロウ
レベルになったことを検出）し、書込み又は読出しアド
レス及び書込み又は読出しデータを、メインメモリアド
レス制御回路６２及びメインメモリデータ制御回路６３
がアドレス線７５及びデータ線７６より取り込む。ま
た、他系とのデータ転送は、メモリ交差バス制御線制御
回路６６及びメモリ交差バスアドレスデータＥＣＣ制御
回路６７により行う。転送用バッファ６５は、「メイン
メモリ制御線制御回路６１、メインメモリアドレス制御
回路６２、メインメモリデータ制御回路６３、ＥＣＣ検
査・生成回路６４、メイン交差バス制御線制御回路６６
及び交差バスアドレスデータＥＣＣ制御回路６７」によ
り得られたメモリバス３７、４６又はメモリバス３８に
係る情報及び他系のメモリ一致制御部への送信データ等
を一時保持するバッファである。他系のメモリ一致制御
部から送信されたデータは、メモリ交差バス制御線制御
回路６６及びメモリ交差バスアドレスデータＥＣＣ制御
回路６７から得られる。以下に説明する、本発明の第１
ないし８の実施の形態を実現するメモリ一致制御部ＭＸ
Ｃは、全て図９の構成によりなされる。

【００２７】図１０は、第１の実施の形態を説明するた
めの図であり、ＭＡＣ、ＭＭ及びＭＸＣのアクト系・ス
タンバイ系の二重システムが示されている。つまり、ア
クト系には、ＭＡＣ３２、ＭＭ３３及びＭＸＣ３４を有
し、スタンバイ系は、ＭＡＣ４１、ＭＭ３９及びＭＸＣ
４０を有する。ＭＡＣ３２、４１は、ＭＭ３３、３９の
書込み及び読出しの制御を行い、ＭＸＣ３４、４０は、
ＭＭ３３、３９のメモリの内容の一致制御を行う（以
下、本発明の第２の実施の形態ないし第８の実施の形態
において同じ）。

【００２８】本発明の第１の実施の形態の動作は次の通
りである。ＭＡＣ３２がＭＭ３３のＡ番地にデータＤを書き込
む。ＭＸＣ３４は、メモリバス３７のライトイネーブルＷ
Ｅを監視し、そのＷＥがロウレベルになったことを検出
する。ＭＸＣ３４は、ＭＭ３３への書込みのアドレス情報及
び書込みデータＤを取得し、ＭＸＣ４０に転送する。ま
た、ＭＸＣ３４は、アドレス情報Ａを転送情報記憶バッ
ファ６９に保持する。

【００２９】ＭＸＣ４０は、受信した情報のうち、ア
ドレス情報ＡをＭＸＣ３２に返送する。ＭＸＣ３４は、保持されているアドレス情報Ａと返送
されたアドレス情報Ａとを転送情報検査回路７０で比較
する。データの正常性を確認後、ＭＡＣ４１は、ＭＭ３９の
Ａ番地にデータＤを書き込む。

【００３０】本発明の第１の実施の形態では、アクト系
のメモリ一致制御部の転送情報検査回路７０により、ス
タンバイ系に送信したアドレス情報とスタンバイ系から
転送されたきたアドレス情報とを比較することにより、
メモリ交差バスにおける誤りの有無を検出することがで
きる。もし、比較した結果、一致しなければ、スタンバ
イ系の書込みを中止し、再度アクト系からスタンバイ系
への伝送をやり直す等の処理を行う。

【００３１】図１１は、第２の実施の形態を説明するた
めの図である。本発明の第２の実施の形態の動作は次の
通りである。ＭＡＣ３２がＭＭ３３のＡ番地にデータＤを書き込
む。ＭＸＣ３４は、メモリバス３７のライトイネーブルＷ
Ｅを監視し、そのＷＥがロウレベルになったことを検出
する。

【００３２】ＭＸＣ３４は、ＭＭ３３への書込みのア
ドレス情報Ａ及び書込みデータＤを取得し、ＭＸＣ４０
に転送する。また、ＭＸＣ３４は、アドレス情報Ａを転
送情報記憶バッファ６９に保持する。ＭＸＣ４０は、受信した情報のうち、アドレス情報Ａ
をＭＸＣ３２に返送すると共に、ＭＡＣ４１は、ＭＭ３
９のＡ番地にデータＤを書き込む。

【００３３】ＭＸＣ３４は、保持されているアドレス
情報Ａと返送されたアドレス情報Ａとを転送情報検査回
路７０で比較する。発明の第２の実施の形態では、アクト系のメモリ一致制
御部の転送情報検査回路７０により、スタンバイ系に送
信したアドレス情報とスタンバイ系から転送されたきた
アドレス情報とを比較することにより、メモリ交差バス
における誤りの有無を検出することができる。もし、比
較した結果、一致しなければ、再度アクト系からスタン
バイ系への伝送をやり直し、スタンバイ系でメモリに上
書き等の処理を行う。

【００３４】図１２は、第３の実施の形態を説明するた
めの図である。本発明の第３の実施の形態の動作は次の
通りである。ＭＡＣ３２がＭＭ３３のＡ番地にデータＤを書き込
む。ＭＸＣ３４は、メモリバス３７のライトイネーブルＷ
Ｅを監視し、そのＷＥがロウレベルになったことを検出
する。

【００３５】ＭＸＣ３４は、ＭＭ３３への書込みのア
ドレス情報Ａ及び書込みデータＤを取得し、ＭＸＣ４０
に転送する。また、ＭＸＣ３４は、アドレス情報Ａを転
送情報記憶バッファ６９に保持する。ＭＡＣ４１は、ＭＭ３９のＡ番地にデータＤを書き込
む。ＭＸＣ４０は、受信した情報のうち、アドレス情報Ａ
をＭＸＣ３２に返送する。

【００３６】ＭＸＣ３４は、保持されているアドレス
情報Ａと返送されたアドレス情報Ａとを転送情報検査回
路７０で比較する。発明の第３の実施の形態では、アクト系のメモリ一致制
御部の転送情報検査回路７０により、スタンバイ系に送
信したアドレス情報とスタンバイ系から転送されたきた
アドレス情報とをスタンバイ系の書込みの後に比較する
ことにより、メモリ交差バスにおける誤りの有無を検出
することができる。もし、比較した結果、一致しなけれ
ば、再度アクト系からスタンバイ系への伝送をやり直
し、スタンバイ系でメモリに上書き等の処理を行う。

【００３７】図１３は、第４の実施の形態を説明するた
めの図である。本発明の第４の実施の形態の動作は次の
通りである。ＭＡＣ３２がＭＭ３３のＡ番地にデータＤを書き込
む。ＭＸＣ３４は、メモリバス３７のライトイネーブルＷ
Ｅを監視し、そのＷＥがロウレベルになったことを検出
する。

【００３８】ＭＸＣ３４は、ＭＭ３３への書込みのア
ドレス情報Ａ及び書込みデータＤを取得し、これらを転
送情報記憶バッファ６９に保持する。また、ＭＸＣ３４
は、このアドレス情報Ａ及び書込みデータＤをＭＸＣ４
０に転送する。ＭＸＣ４０は、受信した全情報をＭＸＣ３２に返送す
る。ＭＸＣ３４は、保持されている情報と返送された情報
とを転送情報検査回路７０で比較する。

【００３９】データの正常性を確認後、ＭＡＣ４１
は、ＭＭ３９のＡ番地にデータＤを書き込む。本発明の第４の実施の形態では、アクト系のメモリ一致
制御部の転送情報検査回路７０により、スタンバイ系に
送信したアドレス情報及び書込み情報とスタンバイ系か
ら転送されたきたアドレス情報及び書込み情報とを比較
することにより、メモリ交差バスにおける誤りの有無を
より正確に検出することができる。もし、比較した結
果、一致しなければ、スタンバイ系の書込みを中止し、
再度アクト系からスタンバイ系への伝送をやり直す等の
処理を行う。

【００４０】図１４は、第５の実施の形態を説明するた
めの図である。本発明の第５の実施の形態の動作は次の
通りである。ＭＡＣ３２がＭＭ３３のＡ番地にデータＤを書き込
む。ＭＸＣ３４は、メモリバス３７のライトイネーブルＷ
Ｅを監視し、そのＷＥがロウレベルになったことを検出
する。

【００４１】ＭＸＣ３４は、ＭＭ３３への書込みのア
ドレス情報Ａ及び書込みデータＤを取得し、これらを転
送情報記憶バッファ６９に保持する。また、ＭＸＣ３４
は、このアドレス情報Ａ及び書込みデータＤをＭＸＣ４
０に転送する。ＭＸＣ４０は、受信した全情報をＭＸＣ３２に返送す
ると共に、ＭＡＣ４１は、ＭＭ３９のＡ番地にデータＤ
を書き込む。

【００４２】ＭＸＣ３４は、保持されている情報と返
送された情報とを転送情報検査回路７０で比較する。発明の第５の実施の形態では、アクト系のメモリ一致制
御部の転送情報検査回路７０により、スタンバイ系に送
信したアドレス情報及び書込み情報とスタンバイ系から
転送されたきたアドレス情報及び書込み情報とを比較す
ることにより、メモリ交差バスにおける誤りの有無をよ
り正確に検出することができる。もし、比較した結果、
一致しなければ、再度アクト系からスタンバイ系への伝
送をやり直し、スタンバイ系でメモリに上書き等の処理
を行う。

【００４３】図１５は、第６の実施の形態を説明するた
めの図である。本発明の第６の実施の形態の動作は次の
通りである。ＭＡＣ３２がＭＭ３３のＡ番地にデータＤを書き込
む。ＭＸＣ３４は、メモリバス３７のライトイネーブルＷ
Ｅを監視し、そのＷＥがロウレベルになったことを検出
する。

【００４４】ＭＸＣ３４は、ＭＭ３３への書込みのア
ドレス情報Ａ及び書込みデータＤを取得し、これらを転
送情報記憶バッファ６９に保持する。また、ＭＸＣ３４
は、このアドレス情報Ａ及び書込みデータＤをＭＸＣ４
０に転送する。ＭＡＣ４１は、ＭＭ３９のＡ番地にデータＤを書き込
む。ＭＸＣ４０は、受信した全情報をＭＸＣ３２に返送す
る。

【００４５】ＭＸＣ３４は、保持されている情報と返
送された情報とを転送情報検査回路７０で比較する。とを転送情報検査回路７０で比較する。発明の第６の実施の形態では、アクト系のメモリ一致制
御部の転送情報検査回路７０により、スタンバイ系に送
信したアドレス情報及び書込み情報とスタンバイ系から
転送されたきたアドレス情報及び書込み情報とをスタン
バイ系の書込みの後に比較することにより、メモリ交差
バスにおける誤りの有無をより正確に検出することがで
きる。もし、比較した結果、一致しなければ、再度アク
ト系からスタンバイ系への伝送をやり直し、スタンバイ
系でメモリに上書き等の処理を行う。

【００４６】図１６は、第７の実施の形態を説明するた
めの図である。本発明の第７の実施の形態の動作は次の
通りである。ＭＡＣ３２又は４１がＭＭ３３又は３９のＡ番地にメ
モリパトロール（メモリ読出し）を行う。ＭＸＣ３４又は４０は、メモリバス３７又は４６のロ
ウ・アドレス・ストローブ信号ＲＡＳ又はカラム・アド
レス・ストローブＣＡＳを監視し、そのＲＡＳ又はＣＡ
Ｓがロウレベルになったことを検出する。

【００４７】ＭＸＣ３４又は４０は、ＭＭ３３又は３
９へのパトロールチェックのアドレス情報Ａ及び読出し
データＤを取得し、そのアドレス情報Ａ及び読出しデー
タＤを転送情報記憶バッファ６９に保持する。また、Ｍ
ＸＣ３４又は４０は、パトロールチェックのアドレス情
報ＡをＭＸＣ４０又は３４に転送する。ＭＡＣ４１又は３２は、ＭＭ３９又は３３のＡ番地の
データＤを読み出す。

【００４８】ＭＸＣ４０又は３４は、受信したアドレ
ス情報Ａを及びＭＡＣ４１又は３２が読出したデータＤ
をＭＸＣ３２又は４１に返送する。ＭＸＣ３４又は４０は、保持されている情報と返送さ
れた情報とを転送情報検査回路７０で比較する。発明の第７の実施の形態では、アクト系又はスタンバイ
系のメモリ一致制御部は、メモリパトロール等のサイク
ルにおいて、自系のメモリ制御部がメモリの読出しを行
ったとき、該アドレスと読出情報とを転送情報保持部で
保持し、更に該アドレスをスタンバイ系又はアクト系の
メモリ一致制御部に送信し、スタンバイ系又はアクト系
のメモリ制御部は、受信した前記アドレスに基づきメモ
リの読出しを行い、スタンバイ系又はアクト系のメモリ
一致制御部は、受信したアドレスと自系のメモリ制御部
により読出された情報とをアクト系又はスタンバイ系の
メモリ一致制御部に転送し、アクト系又はスタンバイ系
のメモリ一致制御部の転送情報検査回路７０は、該転送
された情報と自系のメモリ一致制御部に保持された情報
とを比較することにより転送データの正常性を確認する
ものである。これにより、アクト系又はスタンバイ系等
におけるメモリパトロール等において、メモリ制御部が
メモリの読出しを行ったときにも、二重系のデータ転送
の正常性を確認すると共に、二重系のメモリの内容の一
致を確認することができる。もし、比較した結果、一致
しなければ、再度アクト系又はスタンバイ系からスタン
バイ系又はアクト系への伝送をやり直し、スタンバイ系
又はアクト系でメモリに上書き等の処理を行う。

【００４９】図１７は、第８の実施の形態を説明するた
めの図である。本発明の第８の実施の形態の動作は次の
通りである。ＭＡＣ３２又は４１がＭＭ３３又は３９のＡ番地にメ
モリパトロール（メモリ読出し）を行う。ＭＸＣ３４又は４０は、メモリバス３７又は４６のロ
ウ・アドレス・ストローブ信号ＲＡＳ又はカラム・アド
レス・ストローブＣＡＳを監視し、そのＲＡＳ又はＣＡ
Ｓがロウレベルになったことを検出する。

【００５０】ＭＸＣ３４又は４０は、ＭＭ３３又は３
９へのパトロールチェックのアドレス情報Ａ及び読出し
データＤを取得し、そのアドレス情報Ａ及び読出しデー
タＤを転送情報記憶バッファ６９に保持する。また、Ｍ
ＸＣ３４又は４０は、そのアドレス情報Ａ及び読出しデ
ータＤをＭＸＣ４０又は３４に転送する。ＭＸＣ４０又は３４は、受信した全情報を、自系の転
送情報記憶バッファ６９に保持すると共に、この全情報
をＭＸＣ３４又は４０に返送する。

【００５１】ＭＸＣ３４又は４０は、保持されている
情報と返送された情報とを転送情報検査回路７０で比較
する。ＭＡＣ４１又は３２は、ＭＭ３９又は３３のＡ番地の
データＤを読み出す。ＭＸＣ４０又は３４は、保持されている情報と読出し
情報とを自系の転送情報検査回路７０で比較する。査回路７０で比較する。

【００５２】発明の第８の実施の形態では、アクト系又
はスタンバイ系のメモリ一致制御部は、メモリパトロー
ル等のサイクルにおいて、自系のメモリ制御部がメモリ
の読出しを行ったとき、該アドレスと読出情報とを転送
情報保持部で保持し、更に該アドレスと読出し情報をス
タンバイ系又はアクト系のメモリ一致制御部に送信し、
スタンバイ系又はアクト系のメモリ制御部は、受信され
た前記アドレスに基づきメモリの読出しを行い、スタン
バイ系又はアクト系のメモリ一致制御部は、受信したア
ドレスと受信した読出し情報とをアクト系又はスタンバ
イ系のメモリ一致制御部に転送し、アクト系又はスタン
バイ系のメモリ一致制御部の転送情報検査回路７０は、
該転送された情報と自系のメモリ一致制御部に保持され
た情報とを比較することにより転送データの正常性を確
認し、スタンバイ系又はアクト系のメモリ一致制御部の
転送情報検査回路７０は、受信され保持されている情報
と自系のメモリ制御部が読み出した情報とを比較するこ
とにより両系のメモリ内容の一致を確認する。これによ
り、アクト系又はスタンバイ系等におけるメモリパトロ
ール等により、メモリ制御部がメモリの読出しを行った
ときにも、アクト系又はスタンバイ系のメモリ一致制御
部において、二重系のデータ転送の正常性を確認すると
共に、スタンバイ系又はアクト系のメモリ一致制御部に
おいて、二重系のメモリの内容の一致を確認することが
できる。もし、比較した結果、一致しなければ、再度ア
クト系又はスタンバイ系からスタンバイ系又はアクト系
への伝送をやり直し、スタンバイ系又はアクト系でメモ
リに上書き等の処理を行う。

【００５３】

【発明の効果】本発明によれば、現状の物理的なインタ
ーフェースを変更することなく、システムの信頼度を飛
躍的に向上させることができる。また、演算処理部のみ
の変更で対処できるのでコストも安価にできる。

【図面の簡単な説明】

【図１】交換システム概略構成図を説明するための図で
ある。

【図２】制御系装置の概略説明図を説明するための図で
ある。

【図３】演算処理部の概略構成図を説明するための図で
ある。

【図４】メモリバス接続構成図を説明するための図であ
る。

【図５】メモリ構成図を説明するための図である。

【図６】従来のＭＸＣの構成を説明するための図であ
る。

【図７】メモリ交差バス接続構成図を説明するための図
である。

【図８】メモリ交差バスのバスシーケンスを説明するた
めの図である。

【図９】本発明のＭＸＣの構成を説明するための図であ
る。

【図１０】本発明の第１の実施の形態を説明するための
図である。

【図１１】本発明の第２の実施の形態を説明するための
図である。

【図１２】本発明の第３の実施の形態を説明するための
図である。

【図１３】本発明の第４の実施の形態を説明するための
図である。

【図１４】本発明の第５の実施の形態を説明するための
図である。

【図１５】本発明の第６の実施の形態を説明するための
図である。

【図１６】本発明の第７の実施の形態を説明するための
図である。

【図１７】本発明の第８の実施の形態を説明するための
図である。

【図１８】ＤＲＡＭの１ワードリードアクセスを説明す
るための図である。

【図１９】ＤＲＡＭのブロックリードアクセスを説明す
るための図である。

【符号の説明】

３０、３９ＭＰＵ３１、４２インターフェースＩＮＦ３２、４１メモリ制御部ＭＡＣ３３、３９メインメモリＭＭ３４、４０メモリ一致制御部３４６９転送情報記憶バッファ７０転送情報検査回路

Claims

【特許請求の範囲】

【請求項１】第一のメモリ及び第二のメモリ、これら
のメモリの内容を一致するように制御する第一のメモリ
一致制御部及び第二のメモリ一致制御部並びにメモリの
書込み及び読込みを行う第一のメモリ制御部及び第二の
メモリ制御部を有する二重化メモリ処理装置において、
前記第一及び第二のメモリ一致制御部は、転送するデー
タを保持する転送情報保持部及び該転送情報保持部の内
容と他系のメモリ一致制御部から転送された転送情報と
を比較する転送情報検査回路とを有することを特徴とす
る二重化メモリ処理装置。
【請求項２】第一のメモリ一致制御部は、第二のメモ
リ一致制御部への転送情報の一部を自系の転送情報保持
部で保持し、第二のメモリ一致制御部は、自系のメモリに書込み又は
読出しを行う前に転送された情報の一部を第一のメモリ
一致制御部に返送し、第一のメモリ一致制御部の転送情報検査回路は、該転送
情報と自系のメモリ一致制御部に保持された情報とを比
較することにより転送データの正常性を確認することを
特徴とする請求項１記載の二重化メモリ処理装置。
【請求項３】第一のメモリ一致制御部は、第二のメモ
リ一致制御部への転送情報の一部を転送情報保持部で保
持し、第二のメモリ一致制御部は、自系のメモリに書込み又は
読出しを行うと同時に転送された情報の一部を第一のメ
モリ一致制御部に返送し、第一のメモリ一致制御部の転送情報検査回路は、該転送
情報と自系のメモリ一致制御部に保持された情報とを比
較することにより転送データの正常性を確認することを
特徴とする請求項１記載の二重化メモリ処理装置。
【請求項４】第一のメモリ一致制御部は、第二のメモ
リ一致制御部への転送情報の一部を転送情報保持部で保
持し、第二のメモリ一致制御部は、自系のメモリに書込み又は
読出しを行った後に転送された情報の一部を第一のメモ
リ一致制御部に返送し、第一のメモリ一致制御部の転送情報検査回路は、該転送
情報と自系のメモリ一致制御部に保持された情報とを比
較することにより転送データの正常性を確認することを
特徴とする請求項１記載の二重化メモリ処理装置。
【請求項５】第一のメモリ一致制御部は、第二のメモ
リ一致制御部への転送情報の全部を転送情報保持部で保
持し、第二のメモリ一致制御部は、自系のメモリに書込み又は
読出しを行う前に転送された情報の全部を第一のメモリ
一致制御部に返送し、第一のメモリ一致制御部の転送情報検査回路は、該転送
情報と自系のメモリ一致制御部に保持された情報とを比
較することにより転送データの正常性を確認することを
特徴とする請求項１記載の二重化メモリ処理装置。
【請求項６】第一のメモリ一致制御部は、第二のメモ
リ一致制御部への転送情報の全部を転送情報保持部で保
持し、第二のメモリ一致制御部は、自系のメモリに書込み又は
読出しを行うと同時に転送された情報の全部を第一のメ
モリ一致制御部に返送し、第一のメモリ一致制御部の転送情報検査回路は、該転送
情報と自系のメモリ一致制御部に保持された情報とを比
較することにより転送データの正常性を確認することを
特徴とする請求項１記載の二重化メモリ処理装置。
【請求項７】第一のメモリ一致制御部は、第二のメモ
リ一致制御部への転送情報の全部を転送情報保持部で保
持し、第二のメモリ一致制御部は、自系のメモリに書込み又は
読出しを行った後に転送された情報の全部を第一のメモ
リ一致制御部に返送し、第一のメモリ一致制御部の転送情報検査回路は、該転送
情報と自系のメモリ一致制御部に保持された情報とを比
較することにより転送データの正常性を確認することを
特徴とする請求項１記載の二重化メモリ処理装置。
【請求項８】第一のメモリ一致制御部は、自系のメモ
リ制御部がメモリの読出しを行ったとき、該アドレスと
読出情報とを転送情報保持部で保持し、更に該アドレス
を第二のメモリ一致制御部に転送し、第二のメモリ制御部は、転送された前記アドレスに基づ
きメモリの読出しを行い、第二のメモリ一致制御部は、転送されたアドレスと自系
のメモリ制御部により読出された情報とを第一のメモリ
一致制御部に転送し、第一のメモリ一致制御部の転送情報検査回路は、該転送
情報と自系のメモリ一致制御部に保持された情報とを比
較することにより転送データの正常性を確認することを
特徴とする請求項１記載の二重化メモリ処理装置。
【請求項９】第一のメモリ一致制御部は、自系のメモ
リ制御部がメモリの読出しを行ったとき、該アドレスと
読出情報とを転送情報保持部で保持し、更に該アドレス
と該読出情報とを第二のメモリ一致制御部に転送し、第二のメモリ制御部は、転送された前記アドレスに基づ
きメモリの読出しを行い、第二のメモリ一致制御部は、転送された全情報を第一の
メモリ一致制御部に転送し、転送情報検査回路におい
て、転送された情報のうち、読出情報と自系のメモリ制
御部により読出れた情報とを比較し、第一のメモリ一致制御部の転送情報検査回路は、上記転
送された情報と自系のメモリ一致制御部に保持された情
報とを比較することにより転送データの正常性を確認す
ることを特徴とする請求項１記載の二重化メモリ処理装
置。
【請求項１０】二重化メモリ処理装置における、二重
系のメモリ内容を一致するように制御するメモリ一致制
御部において、他系のメモリ一致制御部に転送するデータの全部又は一
部を保持する転送情報保持部及び該転送情報保持部の内
容と他系のメモリ一致制御部から転送された転送情報と
を比較する転送情報検査回路とを有することを特徴とす
るメモリ一致制御部。
【請求項１１】請求項１ないし９のいづれか一項記載
の二重化メモリ処理装置において、第一のメモリ、第一
のメモリ一致制御部及び第一のメモリ制御部がアクト系
の一部であり、第二のメモリ、第二のメモリ一致制御部
及び第二のメモリ制御部がスタンバイ系の一部であるこ
とを特徴とする二重化メモリ処理装置。