JPH0865150A - リプログラム可能なプログラマブルロジックアレイ - Google Patents

リプログラム可能なプログラマブルロジックアレイ

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JPH0865150A
JPH0865150A JP7178716A JP17871695A JPH0865150A JP H0865150 A JPH0865150 A JP H0865150A JP 7178716 A JP7178716 A JP 7178716A JP 17871695 A JP17871695 A JP 17871695A JP H0865150 A JPH0865150 A JP H0865150A
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cell array
cam cell
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array block
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JP7178716A
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Hyun Sik Jang
賢植 張
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Abstract

(57)【要約】 （修正有） 【課題】 一般的なＣＭＯＳ工程で製造でき、容易に大
容量化できるリプログラム可能なプログラマブルロジッ
クアレイを提供する。 【解決手段】 記録及び比較されるデータを入力するた
めの第１記録モジュール２０と、既貯蔵されたデータと
比較してマッチ信号を発生するＡＮＤ−ＣＡＭセルアレ
イブロック２２と、記録モードの際、順次アドレスを発
生、供給するための第１アドレスモジュール２４と、記
録されるデータを入力するための第２記録モジュール２
８と、マッチモードの際マッチ信号に該当する既貯蔵さ
れたデータを検出するＯＲ−ＣＡＭセルアレイブロック
３０と、記録モードの際、前記順次アドレスを発生、供
給する第２アドレスモジュール３２と、マッチモードの
際、検出されたデータを出力する出力モジュール３４と
よりなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタルシステムのロ
ジック回路に用いられるプログラマブルロジックアレイ
（programmable logic array）に関し、特に製作が容易
であり、容易に集積化することができるリプログラマブ
ル可能なプログラマブルロジックアレイに関する。
【０００２】
【従来の技術】全てのディジタルロジックは入力と出力
に対するテーブルルックアップ(tablelookup) 方式に設
計することができる。例えば、ＲＯＭとプログラマブル
ロジックアレイ（以下ＰＬＡという）構造がテーブルル
ックアップ方式の設計に主に用いられる。前記ＲＯＭの
場合、テーブルの内容として１と０だけが許されるのに
反し、ＰＬＡにおいてはドントケア(don, t care) が内
容として許される。例えば、２入力ナンドゲート（２in
put nand gate ）機能をＲＯＭとＰＬＡを用いてあらわ
すと次の通りである。
【０００３】
【表１】
【０００４】前記ＲＯＭはドントケアを許さないため、
入力の全ての場合に対しテーブルが形成されるべきであ
るが、前記ＰＬＡは入力でドントケアを許すことにより
前記の表１のようにＲＯＭより少ない数の内容でＲＯＭ
のような機能をあらわすことができる。このような例の
ように、前記ＰＬＡは大部分の場合ＲＯＭより少ないハ
ードウェアを用い容易にロジックデザインされるため多
く用いられる。従って、このようなＰＬＡはロジックＩ
Ｃのデザイン方式の一つに用いられる。ＩＣを設計する
セミカスタム方式ではゲートアレイ、スタンダードセル
方式と共にＰＬＤ(programmable logic device) を用い
る方法がある。前記ＰＬＤを用いるデザイン方法は次の
ような利点がある。
【０００５】１番目に、システムデザインがロジックゲ
ートレベル以下を要求しない。これは制御の機能的な描
写やデータ経路等がＰＬＤ描写で直接コンパイルされる
ことに基づく。
【０００６】２番目に、リプログラマブルＰＬＤ等の場
合、エラーを費用の浪費なくプロタイプステージ(proty
pe stage) で訂正することができる。
【０００７】３番目に、デザイン時間が非常に早い。４
番目に、ピンに対する信号割当が自由なので、プリント
回路基板（ＰＣＢ：printed circuit board ）デザイン
が簡単になる。また、リプログラマブルＰＬＤを用いる
場合、既存の機能を変更したり交換し易い。
【０００８】このような利点のあるため、リプログラマ
ブルＰＬＤに対する多くの研究がされてきて、さらに多
くのリプログラマブルＰＬＤデバイス等が販売されてい
る。このようなＰＬＤデバイスではＰＲＯＭタイプセル
を用いることとＥＰＲＯＭ又はＥＥＰＲＯＭセルを用い
ることによりリプログラムを可能にするものがある。ま
た、ゲートアレイタイプのプログラマブルデバイスでＦ
ＰＧＡ(field program-mable gate array)デバイス、又
はＥＣＧＡ(electrically configurable gatearray)デ
バイス等がハードウェアエミュレーション(emulation)
用であるが、前記で言及したデザインの利点等のため多
く用いられている。
【０００９】
【発明が解決しようとする課題】ところが、このような
デバイスの欠点は普遍的なＣＭＯＳ技術以外の特別な工
程を要求するということである。また、前述のリプログ
ラマブルＰＬＤの場合、構造と技術の制限のため、数千
ゲート級以上のデバイスを実現することは難しい。
【００１０】従って、本発明の目的は一般的なＣＭＯＳ
工程で製造でき、容易に大容量化することができるリプ
ログラム可能なプログラマブルロジックアレイを提供す
ることにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、記録されるデータ及び比較されるデータ
を入力するための第１記録モジュールと、記録モードの
際、前記第１記録モジュールからのデータを順次記録
し、マッチモードの際、前記記録モジュールからの比較
用データを既貯蔵されたデータと比較してマッチ信号を
発生するＡＮＤ−ＣＡＭセルアレイブロックと、記録モ
ードの際、順次アドレスを発生して前記ＡＮＤ−ＣＡＭ
セルアレイブロックに供給するための第１アドレスモジ
ュールと、記録モードの際、記録されるデータを入力す
るための第２記録モジュールと、記録モードの際、前記
第２記録モジュールからのデータをそれ自体内に記録
し、マッチモードの際、前記ＡＮＤ−ＣＡＭセルアレイ
ブロックからのマッチ信号に該当する既貯蔵されたデー
タを検出するＯＲ−ＣＡＭセルアレイブロックと、記録
モードの際、前記順次アドレスを発生して前記ＯＲ−Ｃ
ＡＭセルアレイブロックに供給する第２アドレスモジュ
ールと、マッチモードの際、前記ＯＲ−ＣＡＭセルアレ
イブロックから検出されたデータを出力する出力モジュ
ールとを備えたことを特徴とするリプログラム可能なプ
ログラマブルロジックアレイにある。
【００１２】更に本発明の他の目的とする所は、前記Ａ
ＮＤ−ＣＡＭセルアレイブロック及びＯＲ−ＣＡＭセル
アレイブロックの間に接続され、前記マッチ信号を緩衝
するためのバッファモジュールを追加して備えたリプロ
グラム可能なプログラマブルロジックアレイを提供する
にある。
【００１３】前記構造により、本発明は特別なプログラ
ムデバイスのための工程が不必要であり、一般的なＣＭ
ＯＳ技術であらわすことが可能であり、構造が簡単で、
既存のスタンダードＰＬＡフォーマットをそのまま用い
るため関連ソフトウェア開発を容易にすることができ
る。また、本発明のリプログラム可能なＰＬＡは非常に
早い動作速度を期待することができることの外に、集積
度が高いため多くのゲート数を要求するＰＬＤ構造で多
くの使用が期待される。
【００１４】
【発明の実施の形態】上述の表１でわかるように、テー
ブルルックアップ方式の一種であるＲＯＭは入力をアド
レスしてそのアドレスに該当する内容を出力するように
する。前記ＰＬＡも前記ＲＯＭのような方式で考えられ
るが、ドントケアビットのため入力とマッチするアドレ
スを検出すると考えるのが一層ハードウェア的な側面で
妥当である。
【００１５】さらに、前記ＲＯＭの場合に一つの入力組
合せに対しマッチするアドレスは一つであるが、前記Ｐ
ＬＡの場合には一つの入力組合せに対し一つ以上のアド
レスがマッチされ得る。
【００１６】前記表１の例で、“０，１”及び“１，
０”の入力は“１”の論理値を有する一つの出力を必要
とするが、逆に“０，０”の入力に対しては二つのアド
レスの指定を必要とする。前記表１を参照すると、前記
ＰＬＡは入力をＡＮＤ演算し、そして出力に対してはＯ
Ｒ演算を行う。
【００１７】マッチの概念でＡＮＤ演算を達成しようと
する場合、１ビットの入力に対する論理値は図１Ａ乃至
図１Ｃのような回路であらわすことができる。図１Ａ
は、１ビットの論理値が“０”である場合の回路構成を
示し、図１Ｂは１ビットの論理値が“１”である場合の
回路構成を示し、また図１Ｃは１ビットの論理値がドン
トケアである場合の回路を示す。
【００１８】図１Ａ乃至図１Ｃにおいて、マッチライン
は初期にハイ論理状態にプリチャージーされる。また、
前記マッチラインは、１ビット入力（ＩＮ／ＩＮ）の論
理値と同じである場合、ロー論理に変化する。
【００１９】図２は、ワードの論理値が“１０Ｘ１”で
あり、入力の論理値が“１１０１”の場合のアンマッチ
状態を説明する。図２において、２番目の補数ビットが
マッチライン上の“１”の論理値と異なる“０”の論理
値を有し、また、前記２番目の真偽のビット（ＩＮ）が
“１”の論理値を有することにより前記マッチラインは
“０”の論理値を出力する。このような形態で、前記Ｐ
ＬＡはＯＲ演算をする回路にあらわすことができる。以
上の説明により、前記ＰＬＡはマッチ機能を有する二つ
のブロックの回路を連結したものと考えられる。このよ
うなマッチ概念のＣＡＭを用いると、前記ＰＬＡをリプ
ログラム可能にあらわすことができる。
【００２０】図３Ａ及び図３Ｂは、ＰＬＡに用いられ得
る静的及び動的ＣＡＭセルを示す。図３Ａ及び図３Ｂの
ＣＡＭセルは、初期に論理値を一般的な記録手続により
“１”又は“０”の論理値に貯蔵することができる。こ
の場合、ワードラインはハイ論理を維持し、また、前記
真偽及び補数のビットラインには記録しようとする論理
値に該当する適切な論理値のデータ（又はアドレス）が
印加される。
【００２１】マッチ動作の際、真偽のビットラインと補
数のビットラインに比較される真偽及び補数のデータが
入力され、マッチの可否によりマッチラインは“０”又
は“１”の論理値を有するようになる。この際、図３Ａ
の静的ＣＡＭセルと図３Ｂの動的ＣＡＭセルはドントケ
アの処理により区分される。一般的な静的ＣＡＭセルは
前記ドントケアを処理することができない。図３Ｂの動
的ＣＡＭセルはドントケアの状態でプログラムする場
合、記録モードの時に真偽及び補数のビットラインは
“０”の論理値を有するデータを供給される。
【００２２】ＣＡＭを用いてＰＬＡをあらわす場合、Ａ
ＮＤ演算部は“ドントケア”、“０”及び“１”の論理
値を比較することができるＣＡＭセルを必要とし、ま
た、ＯＲ演算部は“ドントケア”及び“０”の論理値を
比較することができるＣＡＭセルを必要とする。
【００２３】図４は、４個のインバータを含むマスカブ
ル(maskable)ＣＡＭセルを含む回路を示す。図４におい
て、二つのインバータ循環ループはそれぞれ一つのＮＭ
ＯＳトランジスタと共に一つのＳＲＡＭ(Static Random
Access Memory) セルを形成する。前記マスカブルＣＡ
Ｍセルは前記“ドントケア”の論理値を処理するため、
真偽及び補数のビットライン側に“１”の論理値を有す
る真偽及び補数のビットデータを入力して前記二つのＳ
ＲＡＭセルにそれぞれ貯蔵する。
【００２４】図５は、ＡＮＤ−ＣＡＭセルアレイブロッ
ク(10)、バッファモジュール(12)及びＯＲ−ＣＡＭセル
アレイブロック(14)が直列接続された本発明のリプログ
ラマブルＰＬＡを示す。前記ＡＮＤ−ＣＡＭセルアレイ
ブロック(10)及び前記ＯＲ−ＣＡＭセルアレイブロック
(14)はそれぞれ図４に示したマスカブルＣＡＭセルが多
数組合せられたことにより形成される。また、前記ＡＮ
Ｄ−ＣＡＭセルアレイブロック(10)及びＯＲ−ＣＡＭセ
ルアレイブロック(14)は前記ＰＬＡテーブルを割当貯蔵
することになる。
【００２５】前記ＡＮＤ−ＣＡＭセルアレイブロック(1
0)は、貯蔵された論理値と入力論理値をＡＮＤ演算して
ＡＮＤマッチの可否により“０”又は“１”の論理値を
有するマッチ信号を発生する。前記マッチ信号は前記バ
ッファモジュール(12)を経て前記ＯＲ−ＣＡＭセルアレ
イブロック(14)に供給され、前記ＯＲ−ＣＡＭセルアレ
イブロック(14)をして前記ＡＮＤ−ＣＡＭセルアレイブ
ロック(10)の動作と同様な形態にＯＲマッチ動作を行う
ようにする。
【００２６】前記表１のＰＬＡテーブルを用いて図５の
動作を説明すると、入力側のＡＮＤ−ＣＡＭセルアレイ
ブロック(10)は２個の入力と３個のプロダクト(produc
t) を有する６個のＣＡＭセルより成る。この際、前記
ＡＮＤ−ＣＡＭセルアレイブロック(10)にに含まれた前
記マスカブルＣＡＭセルは、表１の論理値をそれぞれ貯
蔵することになる。表１での論理値が“１”の場合に前
記マスカブルＣＡＭセルは“１”の論理値を貯蔵する。
逆に、前記表１での論理値が“０”の場合、前記マスカ
ブルＣＡＭセルは“０”の論理値を貯蔵する。また、前
記表１での論理値が“ドントケア”の場合には真偽及び
補数のデータが全て“１”のデータを貯蔵することにな
る。
【００２７】また、前記ＯＲ−ＣＡＭセルアレイブロッ
ク(14)に含まれた前記マスカブルＣＡＭセルは、入力論
理値が“０”の場合に“ドントケア”条件で処理するよ
うプログラムされる。これとは別に、入力論理値が
“１”の場合、前記マスカブルＣＡＭセルは“０”の論
理値を貯蔵するようプログラムされる。この際、前記Ｏ
Ｒ−ＣＡＭセルアレイブロック(14)は出力信号が反転さ
れるようにして出力する。
【００２８】前記表１で入力が（０，Ｘ）又は（Ｘ，
０）の場合、１番目や２番目のプロダクトの結果が１に
なり、またＯＲ演算がアンマッチされることにより前記
ＯＲ−ＣＡＭセルアレイブロック(14)のマッチラインに
は“０”が出力される。これは前記ＯＲ−ＣＡＭセルア
レイブロック(14)内のインバージョンロジック回路によ
り前記論理値“１”が反転されることに基づく。また、
（１，１）の場合、ＯＲ演算は入力論理値と貯蔵された
論理値がマッチされたものと認識し“１”の論理値を発
生する。前記ＯＲ演算の結果“１”は前記インバージョ
ンロジック回路により“０”に反転されて、表１のＰＬ
Ａの出力値のような結果が算出されるようになる。
【００２９】セルアレイが大きい場合、前記ＡＮＤ又は
ＯＲ−ＣＡＭセルアレイブロック(10 ，14) のマッチラ
インにそれぞれセンサ回路を用いて速度を高めることが
できる。このようなリプログラマブルＰＬＡの長所の中
の一つは、ＯＲ−ＣＡＭセルに全て“０”を書き込みす
るとＰＡＬ構造で動作することになるため、ＰＬＡとＰ
ＡＬタイプのテーブルの全ての使用が可能である。ま
た、プログラムされたＣＡＭセルの内容を読み出すこと
によりプログラムデバッキング(debugging) が可能とな
る。静的又は動的ＣＡＭセルを用いて前述のようにＰＬ
Ａをあらわした場合、システムでこのようなリプログラ
ムが可能なＰＬＡの使用は外部にＲＯＭやＥＰＲＯＭ，
ＥＥＰＲＯＭ等の非揮発性メモリを付加したり、ＭＣＵ
等のようなプロセッサからプログラムデータをＣＡＭ内
容に書き込みして用いる。内容データを書き込みする手
続はＡＮＤ演算の場合は一般的なＳＲＡＭやＤＲＡＭの
手続に従う。この時は、ワードラインのアドレシングは
プロダクトラインを順次書き込みすれば良い。一般的な
メモリのようにランダムアクセスは不要なので、このよ
うに順序的なアドレッシングによりハードウェア的な書
き込み手続は単純になる。書き込みモードで書き込みデ
ータをビットラインに入力することと同じく、マッチオ
ペレーションにおいてビットラインで比較データが入力
されるため同様な入力回路を用いることができる。
【００３０】図６は、本発明の実施の形態に従うリプロ
グラム可能なＰＬＡを示す。前記ＰＬＡは第１記録モジ
ュール(20)、ＡＮＤ−ＣＡＭセルアレイブロック(22)、
第１アドレスモジュール(24)及びバッファモジュール(2
6)とを備える。前記第１記録モジュール(20)は前記ＡＮ
Ｄ−ＣＡＭセルアレイブロック(22)に記録されるデータ
及び前記ＡＮＤ−ＣＡＭセルアレイブロック(22)により
比較されるデータを入力する。前記ＡＮＤ−ＣＡＭセル
アレイブロック(22)は、記録モードの際、前記第１記録
モジュール(20)からのデータを順次記録し、またマッチ
モードの際には前記第１記録モジュール(20)からの比較
用データを既貯蔵されたデータと比較してマッチ信号を
発生する。さらに、前記第１アドレスモジュール(24)
は、記録モードの際、順次アドレスを発生し、前記順次
アドレスを前記ＡＮＤ−ＣＡＭセルアレイブロック(22)
に供給してデータが前記ＡＮＤ−ＣＡＭセルアレイブロ
ック(22)の貯蔵領域に順次貯蔵することができるように
する。また、前記バッファモジュール(26)は前記ＡＮＤ
−ＣＡＭセルアレイブロック(22)からの多数のマッチ信
号を緩衝する機能を有する。
【００３１】尚、前記ＰＬＡは第２記録モジュール(2
8)、ＯＲ−ＣＡＭセルアレイブロック(30)、第２アドレ
スモジュール(32)及び出力モジュール(34)を追加して備
える。前記第２記録モジュール(28)は前記ＯＲ−ＣＡＭ
セルアレイブロック(30)に記録されるデータを入力す
る。前記ＯＲ−ＣＡＭセルアレイブロック(30)は、記録
モードの際、前記第２記録モジュール(28)からのデータ
を順次記録し、またマッチモードの際には前記バッファ
モジュール(26)からのマッチ信号の論理値に該当する貯
蔵領域に貯蔵されたデータを前記出力モジュール(34)側
に出力する。前記第２アドレスモジュール(32)は、記録
モードの際、順次アドレスを発生し、また、前記順次ア
ドレスを前記ＯＲ−ＣＡＭセルアレイブロック(30)に供
給してデータが前記ＯＲ−ＣＡＭセルアレイブロック(3
0)の貯蔵領域に順次貯蔵され得るようにする。終りに、
前記出力モジュール(34)は前記ＯＲ−ＣＡＭセルアレイ
ブロック(30)からのデータを増幅し、前記増幅されたデ
ータを外部に出力する。
【００３２】前記ＯＲ−ＣＡＭセルアレイブロック(30)
は、前記ＡＮＤ−ＣＡＭセルアレイブロック(22)と同様
なプログラミング方法ではプログラムできない。これ
は、ＡＮＤ−ＣＡＭセルアレイブロック(22)からのマッ
チ信号をビットラインで受けなければならないことに基
づく。このビットラインを記録動作に利用するには、Ａ
ＮＤ演算の数が小さい場合はＡＮＤ演算の数ほどのビッ
トライン幅で書き込みすることが可能である。しかし、
ＡＮＤ演算の数が大きい場合には一つのワードに対する
ビット数がＡＮＤ演算の数ほどになるためワードライン
抵抗が大きくなる。これは適切な記録駆動機の使用又は
ワードラインのメタルストリッピング(metal strippin
g) 等を介し解決することができる。また、リプログラ
マブルＰＬＡの応用上、速やかな記録速度は要求されな
い。前記ＯＲ−ＣＡＭセルアレイブロック(30)の記録動
作の後のマッチ動作では、前記ＡＮＤ−ＣＡＭセルアレ
イブロック(22)のＡＮＤ演算により発生したマッチ信号
がＯＲ演算のビットラインへ流入されるため、前記ＯＲ
−ＣＡＭセルアレイブロック(30)に供給される前記第２
記録モジュール(28)の出力はハイインピーダンスを維持
しなければならない。前記バッファモジュール(26)は速
度や雑音の減少のため用いられ、ＡＮＤ−ＣＡＭセルア
レイブロック(22)のサイズが小さい場合は用いられない
場合もある。前記出力モジュール(34)は前記ＯＲ−ＣＡ
Ｍセルアレイブロック(30)からのデータを感知及び増幅
する機能がある。また、前記出力モジュール(34)はＣＡ
Ｍのクラッキング構造により影響を受け、変更され得
る。
【００３３】前記初期記録モードで、前記第１及び第２
記録モジュール(20 ，28) と前記第１及び第２アドレス
モジュール(24 ，32) が駆動され、逆にマッチモードで
は前記第１及び第２アドレスモジュール(24 ，32) 及び
第２記録モジュール(28)がディスエーブルされる。
【００３４】
【発明の効果】上述したように、本発明のリプログラム
可能なプログラマブルロジックアレイは特別なプログラ
ムデバイスのための工程が不要であり、一般的なＣＭＯ
Ｓ技術であらわすことが可能であり、構造が簡単で、既
存のスタンダードＰＬＡフォーマットをそのまま用いら
れるため関連ソフトウェアの開発が容易である。また、
本発明のリプログラム可能なプログラマブルロジックア
レイは非常に速やかな動作速度が期待できること以外
に、集積度が高いため多数のゲート数を要求するＰＬＤ
構造として多くの使用が期待される。
【図面の簡単な説明】
【図１】図１Ａ乃至図１Ｃは、ＣＡＭセルの動作の原理
を説明するための図である。
【図２】図２は、４個のＣＡＭセルのアンマッチ動作の
原理を説明するための図である。
【図３】図３Ａ及び図３Ｂは、静的ＣＡＭセル及び動的
ＣＡＭセルを説明する図である。
【図４】図４は、マスク機能を有する静的ＣＡＭセルの
原理を説明する図である。
【図５】図５は、本発明のリプログラム可能なプログラ
マブルロジックアレイの概略図である。
【図６】図６は、本発明の実施の形態によるリプログラ
ム可能なプログラマブルロジックアレイのブロック図で
ある。
【符号の説明】
１０ ＡＮＤ−ＣＡＭセルアレイブロック １２ バッファモジュール １４ ＯＲ−ＣＡＭセルアレイブロック ２０ 第１記録モジュール ２２ ＡＮＤ−ＣＡＭセルアレイブロック ２４ 第１アドレスモジュール ２６ バッファモジュール ２８ 第２記録モジュール ３０ ＯＲ−ＣＡＭセルアレイブロック ３２ 第２アドレスモジュール ３４ 出力モジュール

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 記録されるデータ及び比較されるデータ
    を入力するための第１記録モジュールと、 記録モードの際、前記第１記録モジュールからのデータ
    を順次記録し、マッチモードの際、前記記録モジュール
    からの比較用データを既貯蔵されたデータと比較してマ
    ッチ信号を発生するＡＮＤ−ＣＡＭセルアレイブロック
    と、 記録モードの際、順次アドレスを発生して前記ＡＮＤ−
    ＣＡＭセルアレイブロックに供給するための第１アドレ
    スモジュールと、 記録モードの際、記録されるデータを入力するための第
    ２記録モジュールと、 記録モードの際、前記第２記録モジュールからのデータ
    をそれ自体内に記録し、マッチモードの際、前記ＡＮＤ
    −ＣＡＭセルアレイブロックからのマッチ信号に該当す
    る既貯蔵されたデータを検出するＯＲ−ＣＡＭセルアレ
    イブロックと、 記録モードの際、前記順次アドレスを発生して前記ＯＲ
    −ＣＡＭセルアレイブロックに供給する第２アドレスモ
    ジュールと、 マッチモードの際、前記ＯＲ−ＣＡＭセルアレイブロッ
    クから検出されたデータを出力する出力モジュールとを
    備えたことを特徴とするリプログラム可能なプログラマ
    ブルロジックアレイ。
  2. 【請求項２】 前記ＡＮＤ−ＣＡＭセルアレイブロック
    及びＯＲ−ＣＡＭセルアレイブロックの間に接続され、
    前記マッチ信号を緩衝するためのバッファモジュールを
    追加して備えたことを特徴とする請求項１記載のリプロ
    グラム可能なプログラマブルロジックアレイ。
JP7178716A 1994-07-14 1995-07-14 リプログラム可能なプログラマブルロジックアレイ Pending JPH0865150A (ja)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020759A (en) * 1997-03-21 2000-02-01 Altera Corporation Programmable logic array device with random access memory configurable as product terms
US6160419A (en) 1997-11-03 2000-12-12 Altera Corporation Programmable logic architecture incorporating a content addressable embedded array block
US6147890A (en) * 1997-12-30 2000-11-14 Kawasaki Steel Corporation FPGA with embedded content-addressable memory
US6144573A (en) 1998-06-26 2000-11-07 Altera Corporation Programmable logic devices with improved content addressable memory capabilities
US6453382B1 (en) 1998-11-05 2002-09-17 Altera Corporation Content addressable memory encoded outputs
US6114873A (en) * 1998-12-17 2000-09-05 Nortel Networks Corporation Content addressable memory programmable array
JP4749600B2 (ja) * 2001-05-30 2011-08-17 富士通セミコンダクター株式会社 エントリデータの入れ替えを高速化したコンテンツ・アドレッサブル・メモリ
US20100057685A1 (en) * 2008-09-02 2010-03-04 Qimonda Ag Information storage and retrieval system

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS558135A (en) * 1978-07-04 1980-01-21 Mamoru Tanaka Rewritable programable logic array
FR2440657A1 (fr) * 1978-10-31 1980-05-30 Ibm France Perfectionnement aux reseaux logiques programmables a fonctions multiples
US4546273A (en) * 1983-01-11 1985-10-08 Burroughs Corporation Dynamic re-programmable PLA
US4791603A (en) * 1986-07-18 1988-12-13 Honeywell Inc. Dynamically reconfigurable array logic
US4730130A (en) * 1987-01-05 1988-03-08 Motorola, Inc. Writable array logic
US4972105A (en) * 1989-09-22 1990-11-20 The U.S. Government As Represented By The Director, National Security Agency Programmable configurable logic memory

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