JPH0864764A - ユニットキャパシタ - Google Patents
ユニットキャパシタInfo
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- JPH0864764A JPH0864764A JP20096894A JP20096894A JPH0864764A JP H0864764 A JPH0864764 A JP H0864764A JP 20096894 A JP20096894 A JP 20096894A JP 20096894 A JP20096894 A JP 20096894A JP H0864764 A JPH0864764 A JP H0864764A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 62
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 58
- 229920005591 polysilicon Polymers 0.000 claims abstract description 58
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 239000002184 metal Substances 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 8
- 230000005684 electric field Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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-
- H—ELECTRICITY
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- H01L28/40—Capacitors
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
(57)【要約】
【目的】 キャパシタアレーの高密度実装を実現するこ
とが出来るユニットキャパシタを提供することを目的と
する。 【構成】 半導体基板上に付着形成された第１電極層
と、この第１電極層に平行して形成された第２電極層と
を有するユニットキャパシタにおいて、上記第２電極層
の端面から放射される電気力線を吸収するための電気力
線吸収手段を設ける。
とが出来るユニットキャパシタを提供することを目的と
する。 【構成】 半導体基板上に付着形成された第１電極層
と、この第１電極層に平行して形成された第２電極層と
を有するユニットキャパシタにおいて、上記第２電極層
の端面から放射される電気力線を吸収するための電気力
線吸収手段を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に形成さ
れるキャパシタに関し、特に、Ａ／Ｄ変換器もしくはＤ
／Ａ変換器の内部において形成されるキャパシタアレー
の１単位ユニットとしてのユニットキャパシタに関す
る。
れるキャパシタに関し、特に、Ａ／Ｄ変換器もしくはＤ
／Ａ変換器の内部において形成されるキャパシタアレー
の１単位ユニットとしてのユニットキャパシタに関す
る。
【０００２】
【従来技術】図１は、かかるキャパシタアレーの断面を
示す図である。図１において、ｐ型半導体基板１上には
フィールド酸化膜２が付着形成されている。かかるフィ
ールド酸化膜２上に複数のユニットキャパシタＵＣがア
レー状に並べられている。
示す図である。図１において、ｐ型半導体基板１上には
フィールド酸化膜２が付着形成されている。かかるフィ
ールド酸化膜２上に複数のユニットキャパシタＵＣがア
レー状に並べられている。
【０００３】この際、かかるユニットキャパシタＵＣの
各々は、フィールド酸化膜２上に付着形成されているポ
リシリコン層３、ポリシリコン層４、及びかかるポリシ
リコン層３とポリシリコン層４とに挟まれている絶縁膜
５から構成されている。更に、かかるポリシリコン層３
及びポリシリコン層５の各々には、夫々電極線２１及び
２２が蒸着形成されている。かかるポリシリコン層３及
びポリシリコン層４がキャパシタとしての第１及び第２
電極を夫々形成しているのである。
各々は、フィールド酸化膜２上に付着形成されているポ
リシリコン層３、ポリシリコン層４、及びかかるポリシ
リコン層３とポリシリコン層４とに挟まれている絶縁膜
５から構成されている。更に、かかるポリシリコン層３
及びポリシリコン層５の各々には、夫々電極線２１及び
２２が蒸着形成されている。かかるポリシリコン層３及
びポリシリコン層４がキャパシタとしての第１及び第２
電極を夫々形成しているのである。
【０００４】ここで、フィールド酸化膜２上にアレー状
に並べられたユニットキャパシタＵＣの各々はその動作
時に電気力線を放射する。特に、ポリシリコン層４の端
面から放射される横方向の電気力線は、隣接するユニッ
トキャパシタＵＣに対して影響を与えて容量変化を生じ
させてしまう。そこで、隣接するユニットキャパシタＵ
Ｃ同士が互いに相手側から放射されてくる電気力線の影
響により容量変化が生じてしまわないように、各々を所
定距離Ｌだけ離して形成するようにしていた。
に並べられたユニットキャパシタＵＣの各々はその動作
時に電気力線を放射する。特に、ポリシリコン層４の端
面から放射される横方向の電気力線は、隣接するユニッ
トキャパシタＵＣに対して影響を与えて容量変化を生じ
させてしまう。そこで、隣接するユニットキャパシタＵ
Ｃ同士が互いに相手側から放射されてくる電気力線の影
響により容量変化が生じてしまわないように、各々を所
定距離Ｌだけ離して形成するようにしていた。
【０００５】以上の如く、キャパシタアレーを精度良く
均一に半導体基板上に形成するにあたり、隣接するユニ
ットキャパシタＵＣ間を上記所定距離Ｌだけ離さなけれ
ばならないので高密度実装の妨げになるという問題があ
った。
均一に半導体基板上に形成するにあたり、隣接するユニ
ットキャパシタＵＣ間を上記所定距離Ｌだけ離さなけれ
ばならないので高密度実装の妨げになるという問題があ
った。
【０００６】
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、精度の良い均一なキ
ャパシタアレーの高密度実装を実現することが出来るユ
ニットキャパシタを提供することを目的とする。
を解決すべくなされたものであり、精度の良い均一なキ
ャパシタアレーの高密度実装を実現することが出来るユ
ニットキャパシタを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によるユニットキ
ャパシタは、半導体基板上に付着形成された第１電極層
と、前記第１電極層に平行して形成された第２電極層と
を有するユニットキャパシタであって、前記第２電極層
の端面から放射される電気力線を吸収する電気力線吸収
手段を設けたことを特徴とする。
ャパシタは、半導体基板上に付着形成された第１電極層
と、前記第１電極層に平行して形成された第２電極層と
を有するユニットキャパシタであって、前記第２電極層
の端面から放射される電気力線を吸収する電気力線吸収
手段を設けたことを特徴とする。
【０００８】
【発明の作用】本発明によるユニットキャパシタは、半
導体基板上に付着形成された第１電極層と、この第１電
極層に平行して形成された第２電極層とを有するユニッ
トキャパシタにおいて、上記第２電極層の端面から放射
される電気力線を吸収するための電気力線吸収手段を設
けることによりかかる電気力線の外部漏れを低減する。
導体基板上に付着形成された第１電極層と、この第１電
極層に平行して形成された第２電極層とを有するユニッ
トキャパシタにおいて、上記第２電極層の端面から放射
される電気力線を吸収するための電気力線吸収手段を設
けることによりかかる電気力線の外部漏れを低減する。
【０００９】
【実施例】図２及び図３は、本発明によるユニットキャ
パシタＵＣ’の構成を示す図である。この際、図２はか
かるユニットキャパシタＵＣ’の断面構造を示す図であ
り、図３は平面構造を示す図である。尚、かかる図３
は、図２に示されているユニットキャパシタＵＣ’から
金属層１２（後述する）を省いた状態にて、かかるユニ
ットキャパシタＵＣ’を上部から眺めた場合の平面図を
示すものである。
パシタＵＣ’の構成を示す図である。この際、図２はか
かるユニットキャパシタＵＣ’の断面構造を示す図であ
り、図３は平面構造を示す図である。尚、かかる図３
は、図２に示されているユニットキャパシタＵＣ’から
金属層１２（後述する）を省いた状態にて、かかるユニ
ットキャパシタＵＣ’を上部から眺めた場合の平面図を
示すものである。
【００１０】かかる図２において、ｐ型半導体基板１上
にはフィールド酸化膜２が付着形成されている。ユニッ
トキャパシタＵＣ’は、かかるフィールド酸化膜２上に
付着形成されたポリシリコン層３、ポリシリコン層４、
金属層１２、ポリシリコンリング１３、及びこれらポリ
シリコン層３、ポリシリコン層４、金属層１２、ポリシ
リコンリング１３各々の間に絶縁物質を充填して形成さ
れた絶縁層５から構成されている。かかるポリシリコン
層４は、ポリシリコン層３に平行して形成されており、
これらポリシリコン層３及びポリシリコン層４がユニッ
トキャパシタＵＣ’としての第１及び第２電極を夫々形
成しているのである。
にはフィールド酸化膜２が付着形成されている。ユニッ
トキャパシタＵＣ’は、かかるフィールド酸化膜２上に
付着形成されたポリシリコン層３、ポリシリコン層４、
金属層１２、ポリシリコンリング１３、及びこれらポリ
シリコン層３、ポリシリコン層４、金属層１２、ポリシ
リコンリング１３各々の間に絶縁物質を充填して形成さ
れた絶縁層５から構成されている。かかるポリシリコン
層４は、ポリシリコン層３に平行して形成されており、
これらポリシリコン層３及びポリシリコン層４がユニッ
トキャパシタＵＣ’としての第１及び第２電極を夫々形
成しているのである。
【００１１】図３に示されるが如く、かかるポリシリコ
ン層３及びポリシリコン層４は、夫々八角形状にその領
域を形成している。ポリシリコンリング１３は、この八
角形状のポリシリコン層４の各端面を囲んで形成されて
いる。更に、かかるポリシリコンリング１３は、コンタ
クト３４ａ及び３４ｂを介して金属層１２に接続されて
いる。尚、かかる金属層１２は、少なくともポリシリコ
ン層４の形成領域を全て覆うようにその領域を形成して
いる（図示せず）。
ン層３及びポリシリコン層４は、夫々八角形状にその領
域を形成している。ポリシリコンリング１３は、この八
角形状のポリシリコン層４の各端面を囲んで形成されて
いる。更に、かかるポリシリコンリング１３は、コンタ
クト３４ａ及び３４ｂを介して金属層１２に接続されて
いる。尚、かかる金属層１２は、少なくともポリシリコ
ン層４の形成領域を全て覆うようにその領域を形成して
いる（図示せず）。
【００１２】ポリシリコン層３には、コンタクト３１ａ
及び３１ｂを介して金属線２１ａ及び２１ｂが夫々接続
されている。更に、かかるコンタクト３１ａ及び３１ｂ
を介して金属層１２が上記金属線２１ａ及び２１ｂに接
続されている。つまり、ポリシリコン層３とポリシリコ
ンリング１３とは、かかる金属線２１ａ及び２１ｂによ
って電気的に接続されているのである。これら金属線２
１ａ及び２１ｂにより、ユニットキャパシタＵＣ’にお
ける第１の電極線を形成している。又、ポリシリコン層
４には、コンタクト３２ａ及び３２ｂを介して金属線２
２ａ及び２２ｂが夫々接続されている。これら金属線２
２ａ及び２２ｂにより、ユニットキャパシタＵＣ’にお
ける第２の電極線を形成している。
及び３１ｂを介して金属線２１ａ及び２１ｂが夫々接続
されている。更に、かかるコンタクト３１ａ及び３１ｂ
を介して金属層１２が上記金属線２１ａ及び２１ｂに接
続されている。つまり、ポリシリコン層３とポリシリコ
ンリング１３とは、かかる金属線２１ａ及び２１ｂによ
って電気的に接続されているのである。これら金属線２
１ａ及び２１ｂにより、ユニットキャパシタＵＣ’にお
ける第１の電極線を形成している。又、ポリシリコン層
４には、コンタクト３２ａ及び３２ｂを介して金属線２
２ａ及び２２ｂが夫々接続されている。これら金属線２
２ａ及び２２ｂにより、ユニットキャパシタＵＣ’にお
ける第２の電極線を形成している。
【００１３】図４は、上述の如き構成からなるユニット
キャパシタＵＣ’における電気力線の吸収作用を示す図
である。図４に示されるが如く、ユニットキャパシタＵ
Ｃ’の動作中においては、図中の矢印にて示される電気
力線が、ポリシリコン層４の表面から放射される。この
際、かかるポリシリコン層４の下面から放射される電気
力線は、ポリシリコン層３にて吸収される。又、かかる
ポリシリコン層４の上面から放射される電気力線は、金
属層１２にて吸収される。
キャパシタＵＣ’における電気力線の吸収作用を示す図
である。図４に示されるが如く、ユニットキャパシタＵ
Ｃ’の動作中においては、図中の矢印にて示される電気
力線が、ポリシリコン層４の表面から放射される。この
際、かかるポリシリコン層４の下面から放射される電気
力線は、ポリシリコン層３にて吸収される。又、かかる
ポリシリコン層４の上面から放射される電気力線は、金
属層１２にて吸収される。
【００１４】更に、本発明のユニットキャパシタＵＣ’
においては、電気力線吸収手段としてのポリシリコンリ
ング１３を設けることにより、ポリシリコン層４の端面
から放射される電気力線をも吸収するようにしている。
以上の如く、ユニットキャパシタＵＣ’の動作中におい
て放射される電気力線は、金属層１２及びポリシリコン
リング１３によって吸収されるので、かかる電気力線
が、ユニットキャパシタＵＣ’の外部に漏れる量が低減
されることになる。
においては、電気力線吸収手段としてのポリシリコンリ
ング１３を設けることにより、ポリシリコン層４の端面
から放射される電気力線をも吸収するようにしている。
以上の如く、ユニットキャパシタＵＣ’の動作中におい
て放射される電気力線は、金属層１２及びポリシリコン
リング１３によって吸収されるので、かかる電気力線
が、ユニットキャパシタＵＣ’の外部に漏れる量が低減
されることになる。
【００１５】尚、上記実施例においては、ユニットキャ
パシタＵＣ’の第１電極としてポリシリコン層３、第２
電極としてポリシリコン層４を用いるようにしている
が、かかる第１及び第２電極としては、必ずしもポリシ
リコンを用いずとも良く、例えば所定の金属からなる金
属層を用いて実現しても構わない。又、上記実施例にお
いては、ポリシリコン層３、ポリシリコン層４及びポリ
シリコンリング１３各々の平面領域を八角形状にしてい
るがかかる形状に限定されるものではなく、例えば、四
角形もしくは円形としても良い。要するに、ポリシリコ
ンリング１３が、ポリシリコン層４の各端面を囲むよう
に形成されていれば良いのである。
パシタＵＣ’の第１電極としてポリシリコン層３、第２
電極としてポリシリコン層４を用いるようにしている
が、かかる第１及び第２電極としては、必ずしもポリシ
リコンを用いずとも良く、例えば所定の金属からなる金
属層を用いて実現しても構わない。又、上記実施例にお
いては、ポリシリコン層３、ポリシリコン層４及びポリ
シリコンリング１３各々の平面領域を八角形状にしてい
るがかかる形状に限定されるものではなく、例えば、四
角形もしくは円形としても良い。要するに、ポリシリコ
ンリング１３が、ポリシリコン層４の各端面を囲むよう
に形成されていれば良いのである。
【００１６】又、上記実施例においては、かかるポリシ
リコン層４の各端面を囲むようにポリシリコンリング１
３を設けるようにしているが、このリングとしては、必
ずしもポリシリコンを用いたものである必要はなく、例
えば金属からなる金属リングを用いて実現しても構わな
い。要するに、ユニットキャパシタＵＣ’の電極の端面
から放射される電気力線を吸収すべく、かかる電極の端
面近傍を環状に囲んだ導電性の環状体を設けておけば良
いのである。
リコン層４の各端面を囲むようにポリシリコンリング１
３を設けるようにしているが、このリングとしては、必
ずしもポリシリコンを用いたものである必要はなく、例
えば金属からなる金属リングを用いて実現しても構わな
い。要するに、ユニットキャパシタＵＣ’の電極の端面
から放射される電気力線を吸収すべく、かかる電極の端
面近傍を環状に囲んだ導電性の環状体を設けておけば良
いのである。
【００１７】
【発明の効果】上記したことから明らかな如く、本発明
によるユニットキャパシタにおいては、半導体基板上に
付着形成された第１電極層と、この第１電極層に平行し
て形成された第２電極層とを有するユニットキャパシタ
において、上記第２電極層の端面から放射される電気力
線を吸収するための電気力線吸収手段を設けることによ
り、かかる電気力線の外部漏れを低減するようにしてい
る。
によるユニットキャパシタにおいては、半導体基板上に
付着形成された第１電極層と、この第１電極層に平行し
て形成された第２電極層とを有するユニットキャパシタ
において、上記第２電極層の端面から放射される電気力
線を吸収するための電気力線吸収手段を設けることによ
り、かかる電気力線の外部漏れを低減するようにしてい
る。
【００１８】従って、ユニットキャパシタの動作中にお
いて、かかる電極の端面から放射される電気力線の外部
漏れを低減することが出来るのである。又、かかる電気
力線吸収手段として、上記第２電極層の端面近傍を環状
に囲むようにした導電性環状体を用いることにより、か
かる第２電極層の全ての端面から放射される電気力線が
吸収されて、かかる電気力線の外部漏れを低減すること
が出来るのである。
いて、かかる電極の端面から放射される電気力線の外部
漏れを低減することが出来るのである。又、かかる電気
力線吸収手段として、上記第２電極層の端面近傍を環状
に囲むようにした導電性環状体を用いることにより、か
かる第２電極層の全ての端面から放射される電気力線が
吸収されて、かかる電気力線の外部漏れを低減すること
が出来るのである。
【００１９】よって、本発明によるユニットキャパシタ
によれば、複数のユニットキャパシタをアレー状に並べ
たキャパシタアレーを半導体基板上に形成するにあた
り、隣接するユニットキャパシタ間の距離を比較的小な
る距離にしても電気力線の影響による容量変化が生じな
いので高精度でかつ高密度な実装が可能となるのであ
る。
によれば、複数のユニットキャパシタをアレー状に並べ
たキャパシタアレーを半導体基板上に形成するにあた
り、隣接するユニットキャパシタ間の距離を比較的小な
る距離にしても電気力線の影響による容量変化が生じな
いので高精度でかつ高密度な実装が可能となるのであ
る。
【図１】キャパシタアレーの断面構造を示す図である。
【図２】本発明によるユニットキャパシタの断面構造を
示す図である。
示す図である。
【図３】本発明によるユニットキャパシタの平面構造を
示す図である。
示す図である。
【図４】本発明のユニットキャパシタにおける電気力線
の吸収作用を示す図である。
の吸収作用を示す図である。
３、４ ポリシリコン層 ５ 絶縁体層 １２ 金属層 １３ ポリシリコンリング
Claims (5)
- 【請求項１】 半導体基板上に付着形成された第１電極
層と、前記第１電極層に平行して形成された第２電極層
とを有するユニットキャパシタであって、 前記第２電極層の端面から放射される電気力線を吸収す
る電気力線吸収手段を設けたことを特徴とするユニット
キャパシタ。 - 【請求項２】 前記電気力線吸収手段は、前記第２電極
層の端面近傍を環状に囲んだ導電性環状体であることを
特徴とする請求項１記載のユニットキャパシタ。 - 【請求項３】 前記導電性環状体は、ポリシリコンから
なることを特徴とする請求項２記載のユニットキャパシ
タ。 - 【請求項４】 前記導電性環状体は、前記第１電極層と
電気的に接続されていることを特徴とする請求項２記載
のユニットキャパシタ。 - 【請求項５】 前記第１電極層及び前記第２電極層各々
は円形又は多角形状の平面領域からなる電極層であり、
前記導電性環状体は前記第２電極層を円形又は多角形状
にて環状に囲んでなることを特徴とする請求項２記載の
ユニットキャパシタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20096894A JPH0864764A (ja) | 1994-08-25 | 1994-08-25 | ユニットキャパシタ |
| EP95112925A EP0698927A2 (en) | 1994-08-25 | 1995-08-17 | Unit capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20096894A JPH0864764A (ja) | 1994-08-25 | 1994-08-25 | ユニットキャパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864764A true JPH0864764A (ja) | 1996-03-08 |
Family
ID=16433318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20096894A Pending JPH0864764A (ja) | 1994-08-25 | 1994-08-25 | ユニットキャパシタ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0698927A2 (ja) |
| JP (1) | JPH0864764A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006228803A (ja) * | 2005-02-15 | 2006-08-31 | Matsushita Electric Ind Co Ltd | Ｍｉｍ型容量素子の配置構造 |
| JP2009540620A (ja) * | 2006-06-12 | 2009-11-19 | フリースケール セミコンダクター インコーポレイテッド | 高性能分路キャパシタを有するｒｆパワートランジスタデバイスとその使用方法 |
| JP2014064403A (ja) * | 2012-09-21 | 2014-04-10 | Asahi Kasei Electronics Co Ltd | 容量素子、チャージポンプ回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09331024A (ja) * | 1996-06-07 | 1997-12-22 | Yozan:Kk | キャパシタンス構成方法 |
| US6198153B1 (en) * | 1997-04-21 | 2001-03-06 | Lsi Logic Corporation | Capacitors with silicized polysilicon shielding in digital CMOS process |
| US6198123B1 (en) * | 1997-08-29 | 2001-03-06 | Cardiac Pacemakers, Inc. | Shielded integrated circuit capacitor connected to a lateral transistor |
| KR100670140B1 (ko) | 2004-08-26 | 2007-01-16 | 삼성에스디아이 주식회사 | 커패시터 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6060751A (ja) * | 1983-09-14 | 1985-04-08 | Nec Corp | 半導体集積回路 |
| JPH0590489A (ja) * | 1991-09-30 | 1993-04-09 | Fujitsu Ltd | 半導体集積回路 |
-
1994
- 1994-08-25 JP JP20096894A patent/JPH0864764A/ja active Pending
-
1995
- 1995-08-17 EP EP95112925A patent/EP0698927A2/en not_active Withdrawn
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|---|---|---|---|---|
| JP2006228803A (ja) * | 2005-02-15 | 2006-08-31 | Matsushita Electric Ind Co Ltd | Ｍｉｍ型容量素子の配置構造 |
| JP2009540620A (ja) * | 2006-06-12 | 2009-11-19 | フリースケール セミコンダクター インコーポレイテッド | 高性能分路キャパシタを有するｒｆパワートランジスタデバイスとその使用方法 |
| JP2014064403A (ja) * | 2012-09-21 | 2014-04-10 | Asahi Kasei Electronics Co Ltd | 容量素子、チャージポンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0698927A2 (en) | 1996-02-28 |
| EP0698927A3 (ja) | 1996-03-20 |
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