CN115206972A - 半导体结构 - Google Patents

Abstract

本申请实施例提供一种半导体结构，包括：基底，以及设置在基底中的第一电极层；多个电容结构，电容结构位于基底上，且每个电容结构均与第一电极层电连接；导电环，位于基底中，且与第一电极层相绝缘，导电环在基底底面上的正投影环绕第一电极层在基底底面上的正投影；第二电极层，覆盖所有电容结构的顶部和侧壁，第二电极层在基底底面上的正投影的边界线位于导电环在基底底面上的正投影中；导电结构，位于基底中，电连接第一电极层且用于导出第一电极层的电信号；本申请实施例旨在改善并联单元电容形成阵列电容后的漏电风险。

Description

半导体结构

技术领域

本申请涉及半导体器件结构领域，特别涉及一种半导体结构。

背景技术

高密度和高性能的动态随机存取存储器(Dynamic Random Access Memory，DRAM)需要足够的存储单元电容。随着DRAM尺寸的减小和密度的提高，电容器关键尺寸越来越小。为了满足电容要求，本领域的技术人员通常通过并联多个单元电容形成阵列电容，从而提高存储电容的容量。

然而，申请人发现，由于器件尺寸的缩小，阵列电容的漏电风险大大增加，从而极大增加了半导体器件漏电的风险。

发明内容

本申请实施例提供一种半导体结构，目的在于改善并联单元电容形成阵列电容后的漏电风险。

为解决上述技术问题，本申请实施例提供了一种半导体结构，包括：基底，以及设置在基底中的第一电极层；多个电容结构，电容结构位于基底上，且每个电容结构均与第一电极层电连接；导电环，位于基底中，且与第一电极层相绝缘，导电环在基底底面上的正投影环绕第一电极层在基底底面上的正投影；第二电极层，覆盖所有电容结构的顶部和侧壁，第二电极层在基底底面上的正投影的边界线位于导电环在基底底面上的正投影中；导电结构，位于基底中，电连接第一电极层且用于导出第一电极层的电信号。

与相关技术相比，第一电极层作为阵列电容的下电极板，第二电极层作为阵列电容的上电极板，通过在基底中设置额外的导电环，并使第二电极层在基底底面上的正投影的边界线位于导电环在基底底面上的正投影中，从而保证由刻蚀问题产生的第二电极层的泄漏电流会传输至导电环中，导电环与第一电极层相绝缘，从而避免了由于刻蚀问题导致的第二电极层向第一电极层的漏电风险。

另外，在垂直于基底顶部表面的方向上，导电环的顶部表面高度与第一电极层的顶部表面高度一致。导电环的顶部表面高度与第一电极层的顶部表面位于同一高度，使得导电环和第一电极层可以在一步工艺步骤中形成，简化了半导体结构的形成工艺。

另外，在垂直于基底顶部表面的方向上，导电环的底部表面高度高于第一电极层的顶部表面高度。导电环的底部表面高度高于第一电极层顶部表面高度，以减小导电环与第二电极层的距离，进一步保证第二电极层的泄漏电流会传输至导电环中，避免第二电极层向第一电极层的漏电风险。

另外，导电环在基底底面上的正投影与第一电极层在基底底面上的正投影不重合。

另外，导电环在基底底面上的正投影与第一电极层在基底底面上的正投影部分重合或相邻接。

另外，在垂直于基底顶部表面的方向上，第一电极层的厚度和导电环的厚度相同，且第一电极层的材料和导电环的材料相同。

另外，第二电极层在基底底面上的正投影的边界线位于中心位置，中心位置为导电环在基底底面上的正投影宽度的中心线。通过将第二电极层在基底底面上的正投影的边界线位于中心位置，进一步保证第二电极层的泄漏电流会传输至导电环中。

另外，在平行于基底表面所在平面的平面上，导电环为封闭环。

另外，基底暴露出第一电极层的顶部表面，电容结构设置在第一电极层上，每个电容结构的底部表面都与第一电极层的顶部表面相接触。

另外，电容结构贯穿部分基底并与第一电极层相接触。

另外，导电结构包括：导电极板，与第一电极层电连接，且导电极板在基底底面上的正投影部分位于导电环在基底底面上的正投影外侧；在垂直于基底顶部表面的方向上，导电极板所处的高度低于导电环所处的高度，且导电极板所处的高度与第一电极层所处的高度相同。

另外，导电结构包括：导电极板，与第一电极层平行设置在基底中，在垂直于基底顶部表面的方向上，导电极板所处的高度低于的第一电极层所处的高度，且导电极板在基底底面上的正投影部分位于导电环在基底底面上的正投影外侧；第一接触插销，用于电连接导电极板与第一电极层。

另外，导电结构还包括：导电焊盘，与导电极板平行设置在基底中，在垂直于基底顶部表面的方向上，导电极板所处的高度低于导电焊盘所处的高度，且导电焊盘在基底底面上的正投影位于导电环在基底底面上的正投影外侧；第二接触插销，用于电连接导电极板与导电焊盘。

另外，在垂直于基底顶部表面的方向上，导电焊盘的顶部表面高度不低于第一电极层的顶部表面高度。

另外，在垂直于基底顶部表面的方向上，导电焊盘的顶部表面高度与第一电极层的顶部表面高度一致，导电焊盘的厚度与第一电极层的厚度相同，且导电焊盘的材料和第一电极层的材料相同。

另外，在垂直于基底顶部表面的方向上，导电焊盘的顶部表面高度与导电环的顶部表面高度一致，导电焊盘的厚度与导电环的厚度相同，且导电焊盘的材料和导电环的材料相同。

附图说明

图1和图2为本申请提供的现有技术中半导体结构的剖面结构示意图；

图3为本申请实施例提供的一种半导体结构的剖面结构示意图；

图4为本申请实施例提供的另一种半导体结构的剖面结构示意图；

图5为本申请实施例基于图3和图4提供的一种第一电极层与导电环的投影示意图；

图6为本申请实施例提供的又一种半导体结构的剖面结构示意图；

图7和图8为本申请实施例基于图6提供的一种第一电极层与导电环的投影示意图；

图9为本申请实施例提供的第二电极层与导电环的投影示意图。

具体实施方式

高密度和高性能的动态随机存取存储器(Dynamic Random Access Memory，DRAM)需要足够的存储单元电容；随着DRAM尺寸的降低和密度的提高，电容器关键尺寸越来越小。为了满足电容要求，本领域的技术人员通常通过并联多个单元电容形成阵列电容，从而提高存储电容的容量。

参考图1，上电极12、多个电容结构20与位于基底10中的下电极11共同构成阵列电容，上电极12通过先沉积导电材料，后经过图形化处理形成；此时上电极12与基底10的接触边沿，例如图1中的A点和B点处，可能会产生过刻蚀的问题，从而减小上电极12与下电极11之间的介质层间距，增加了上电极12与下电极11之间发生短路的风险且阵列电容相比于单元电容的电容量提高，极大增加了半导体器件漏电的风险。

基于此，相关技术人员通过在下电极11与上电极12之间增加了刻蚀阻挡层14(参考图2)，增加了下电极11与上电极12之间的介质层厚度，阻断了泄漏电流的通路，即在形成上电极12之前，先在基底10上沉积第一介质层13、刻蚀阻挡层14和第二介质层15，增加了上电极12与下电极11之间的介质层间距，阻断了泄漏电流的通路，避免了因刻蚀问题导致的漏电风险，但该半导体结构的形成方式较为复杂，增加了制程时间和材料的消耗，极大地提高的半导体结构的形成成本，不利于批量生产。

为解决上述问题，本申请一实施例提供了一种半导体结构，包括：基底，以及设置在基底中的第一电极层；多个电容结构，电容结构位于基底上，且每个电容结构均与第一电极层电连接；导电环，位于基底中，且与第一电极层相绝缘，导电环在基底底面上的正投影环绕第一电极层在基底底面上的正投影；第二电极层，覆盖所有电容结构的顶部和侧壁，第二电极层在基底底面上的正投影的边界线位于导电环在基底底面上的正投影中；导电结构，位于基底中，电连接第一电极层且用于导出第一电极层的电信号。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本申请的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。

图3为本实施例提供的一种半导体结构的剖面结构示意图，图4为本实施例提供的另一种半导体结构的剖面结构示意图，图5为本实施例基于图3和图4提供的一种第一电极层与导电环的投影示意图，图6为本实施例提供的又一种半导体结构的剖面结构示意图，图7和图8为本实施例基于图6提供的一种第一电极层与导电环的投影示意图，图9为本实施例提供的第二电极层与导电环的投影示意图；以下结合附图对本实施例提供的半导体结构作进一步详细说明。

参考图3和图4，半导体结构，包括：

基底101，以及设置在基底101中的第一电极层102。

多个电容结构201，电容结构201位于基底101上，每个电容结构201均与第一电极层102电连接。

第二电极层401，覆盖所有电容结构201的顶部和侧壁。

具体地，多个电容结构201构成阵列电容，阵列电容中的多个电容结构201之间相互并联，从而提高存储电容的电容量。

在本实施例中，第二电极层401通过直接覆盖在电容结构201上实现与电容结构201的电连接；电容结构201通过直接设置在第一电极层102上，实现与第一电极层102的电连接，其中，多个电容结构201与第一电极层102的电连接方式如下：

参考图3，电容结构201贯穿部分基底101并与第一电极层102相接触。

参考图4，基底101暴露出第一电极层102的顶部表面，电容结构201设置在第一电极层102上，每个电容结构201的底部表面都与第一电极层102的顶部表面相接触。

在本实施例中，第一电极层102和第二电极层401的材料为钨，钨材料的电阻小，且具备良好的稳定性，以保证形成的存储电容的电性能和稳定性。在其他实施例中，第一电极层和第二电极层可以采用任意导电材料形成，包括金属导电材料，非金属导电材料以及半导体导电材料等，例如，多晶硅等导电材料。相应地，在本实施例中，基底101的材料为氮化硅，在其他实施例中，基底可以采用其他半导体绝缘材料形成，例如，氧化硅、氮氧化硅等。

另外，半导体结构，还包括：导电环103，位于基底101中，且与第一电极层102相绝缘，导电环103在基底101底面上的正投影环绕第一电极层102在基底101底面上的正投影，且第二电极层401在基底101底面上的正投影的边界线位于导电环103在基底101底面上的正投影中。

需要说明的是，在形成第二电极层401的过程中，通常为采用沉积工艺形成正面的第二电极膜(未图示)，然后通过图像化的工艺刻蚀形成如图3、图4或图6所示的第二电极层401，此时，可能会对位于第二电极层401边缘处的基底101造成过刻蚀的情况，对基底101的过刻蚀可能会导致第一电极层102与第二电极层401产生短路点，从而导致第二电极层401中的泄漏电流泄漏到基底101中的第一电极层102中。

本实施例通过将第二电极层401在基底101底部上的正投影的边界线位于导电环103在基底101底面上的正投影中，保证第二电极层401边缘在基底101底面的投影位于导电环103在基底101底面的投影中，即在垂直于基底101顶部表面的方向上，第二电极层401的边缘位置位于导电环103上方，此时若基底101由于过刻蚀产生短路点，短路点同样位于导电环103上方；此时，第二电极层103的泄漏电流会被导入导电环103中；导电环103与第一电极层102相绝缘，从而避免了第二电极层401的泄漏电流流入第一电极层401，影响形成的阵列电容的电性能。

进一步地，第二电极层401在基底101底面上正投影的边界线位于中心位置，中心位置为导电环103在基底101底面上正投影宽度的中心线。通过将第二电极层401的投影的边界线设置在导电环的中心位置所在位置，进一步保证第二电极层401中的泄漏电流会被导入到导电环103中。

在本实施例中，在平行于基底101表面所在平面的平面上，导电环103为封闭环。通过设置封闭的导电环103，保证第二电极层401任意位置的泄漏电流都会被导入导电环103中，从而防止第二电极层401任意位置的泄漏电流导入第一电极层102中，进一步保证形成的阵列电容的电性能。

需要说明的是，在其他实施例中，导电环可以为设置在第一电极层周围的开环，从而实现在一定程度上避免第一电极层和第二电极层之间的泄漏电流，有效地提高形成的阵列电容的电性能。

在一个例子中，参考图3和图4，在垂直于基底101顶部表面的方向上，导电环103的顶部表面高度与第一电极层102的顶部表面高度一致。

由于导电环103和第一电极层102的顶部表面高度一致，且为了保证第一电极层102与导电环103之间的绝缘设置，导电环103在基底101底面上的正投影与第一电极层102在基底101底面上的正投影不重合(参考图5)。

另外，在一个具体的例子中，在垂直于基底101顶部表面的方向上，第一电极层102的厚度和导电环103的厚度相同，且第一电极层102的材料和导电环103的材料相同。

由于导电环103与第一电极层102之间顶部表面的高度相同，且导电环103与第一电极层102之间的厚度相同，此时，导电环103与第一电极层102之间底部表面的高度也相同，导电环103与第一电极层102可以在同一工艺步骤中形成，从而简化上述半导体结构的形成步骤。

在另一个例子中，参考图6，在垂直于基底101顶部表面的方向上，导电环103的底部表面高度高于第一电极层102顶部表面高度。

由于导电环103底部表面高度高于第一电极层102顶部表面高度，即在垂直于基底101顶部表面的方向上，导电环103位于第一电极层102上方，进一步减小导电环103与第二电极层401之间的间距，保证利用导电环103导入第二电极层401中的泄漏电流的效果。

由于导电环103和第一电极层102设置在不同高度，此时为了保证第一电极层102与导电环103之间的绝缘设置，导电环103在基底101底面上的正投影与第一电极层102在基底101底面上的正投影不重合(参考图5)，或导电环103在基底101底面上的正投影与第一电极层102在基底101底面上的正投影部分重合或相邻接，即正投影边缘吻合(参考图7)和正投影部分重合(参考图8，图8中的虚线框为第一电极层102在基底底面上投影的边缘)。在示例中，由于导电环103与第一电极层102并非位于同一高度，此时导电环103和第一电极层102的材料可以不同，导电环103采用导电材料形成，且导电环103与第一电极层102在不同步骤中形成。

需要说明是的，在本示例中，导电环103与第一电极层102的厚度可以相同，也可以不相同，本申请并不对本示例中导电环103的厚度进行具体限定，导电环103的厚度可以根据具体应用场景进行具体设置。

参考图9，在本实施例中，第二电极层401在基底101底面上的正投影的边界线位于导电环103在基底101底面上的正投影中，其中，图9中的虚线框为导电环103在基底底面上投影的边缘。

在垂直于基底101顶部表面的方向上，导电环103的顶部表面高度与第一电极层102的顶部表面高度一致时，由于在第一电极层102的周围设置有导电环103，此时第一电极层102的电信号导出需要额外借助导电结构。

具体地，导电结构位于基底101中，电连接第一电极层102且用于导出第一电极层102的电信号。

在一个具体的例子中，参考图3、图4和图6，导电结构包括：

导电极板301，与第一电极层102平行设置在基底101中，在垂直与基底101顶部表面的方向上，导电极板301所处的高度低于第一电极层102所处的高度，且导电极板301的正投影部分位于导电环103的正投影外侧。

第一接触插销302，用于电连接导电极板301与第一电极层。

具体地，在本实施例中，导电极板301的材料为多晶硅，第一接触插销302的材料为氮化钛；在其他实施例中，导电极板301和第一接触插销302可以采用任意导电材料形成。

在该示例中，通过第一接触插销302电连接第一电极层102和导电极板301，从而将第一电极板102中的电信号导出至导电极板301上，且导电极板301的正投影部分位于导电环103的正投影外侧，即导电极板301存在突出于导电环103的外侧，通过突出部分可实现将导电极板301的电信号导出。

进一步地，导电结构还包括：

导电焊盘304，与导电极板301平行设置在基底101中，在垂直与基底101顶部表面的方向上，导电极板301所处的高度低于导电焊盘304所处的高度，且导电焊盘304的正投影位于导电环103的正投影外侧。

第二接触插销303，用于电连接导电极板301与导电焊盘304。

具体地，在本实施例中，导电焊盘304的材料为钨，第二接触插销303的材料为氮化钛；在其他实施例中，导电焊盘304和第二接触插销302可以采用任意导电材料形成。

在该示例中，通过第二接触插销303电连接导电极板301和导电焊盘304，从而将第一电极板102中的电信号导出至导电焊盘304上，导电焊盘304设置在导电环103的外侧，从而实现通过导电焊盘304电连接第一电极板102，以导出第一电极板102的电信号。

在一个例子中，参考图3、图4和图6，在垂直于基底101顶部表面的方向上，导电焊盘304顶部表面高度不低于第一电极层102的顶部表面高度。

参考图3和图4，在垂直于基底101顶部表面的方向上，导电焊盘304顶部表面高度与第一电极层102的顶部表面高度一致。

具体地，在一个例子中，参考图4，导电焊盘304的厚度与第一电极层102的厚度相同，且导电焊盘304的材料与第一电极层102的材料相同；由于导电焊盘304与第一电极层102之间顶部表面的高度相同，且导电焊盘304与第一电极层102之间的厚度也相同，此时，导电焊盘304与第一电极层102之间底部表面的高度也相同，使得导电焊盘304与第一电极层102可以在同一工艺步骤中形成，从而简化上述半导体结构的形成步骤。

参考图6，在垂直于基底101顶部表面的方向上，导电焊盘304顶部表面高度高于第一电极层102的顶部表面高度。

另外，在其他实施例中，在垂直于基底顶部表面的方向上，导电焊盘顶部表面高度也可以低于第一电极层的顶部表面高度。

在另一例子中，参考图3和图4，在垂直于基底101顶部表面的方向上，导电焊盘304顶部表面高度不低于导电环103的顶部表面高度。

参考图3和图4，在垂直于基底101顶部表面的方向上，导电焊盘304顶部表面高度与导电环103的顶部表面高度一致；具体地，在一个例子中，参考图4，导电焊盘304的厚度与导电环103的厚度相同，且导电焊盘304的材料与导电环103的材料相同；由于导电焊盘304与导电环103之间顶部表面的高度相同，且导电焊盘304与导电环103之间的厚度相同，此时，导电焊盘304与导电环103之间底部表面的高度也相同，使得导电焊盘304与导电环103可以在同一工艺步骤中形成，从而简化上述半导体结构的形成步骤。

更进一步地，在垂直于基底101顶部表面的方向上，导电焊盘304、第一电极层102和导电环103的顶部表面高度一致，且导电焊盘304、第一电极层102和导电环103的厚度和材料相同。

由于导电焊盘304、第一电极层102和导电环103之间顶部表面的高度相同且厚度相同，此时，导电焊盘304、第一电极层102和导电环103之间底部表面的高度也相同，导电焊盘304、第一电极层102和导电环103都可以在同一工艺步骤中形成，从而进一步简化上述半导体结构的形成步骤。

另外，参考图6，在其他实施例中，在垂直于基底101顶部表面的方向上，导电焊盘304顶部表面高度还可以低于导电环103的顶部表面高度。

上述示例适用于任意导电环103的结构，且性能稳定，在另一具体的例子中，若导电环103与第一电极层102并非位于同一高度(参考图6)，可以通过在第一电极层102水平方向引出导电结构，即延长第一电极层102，以便于导出第一电极层102的电信号。具体地，导电结构包括：导电极板，与第一电极层102电连接，且导电极板在基底底面上的正投影部分位于导电环103在基底101底面上的正投影外侧，在垂直于基底101顶部表面的方向上，导电极板所处的高度低于导电环103所处的高度，且导电极板所处的高度与第一电极层102所处的高度相同。

若导电环103为开环结构，可以通过在第一电极层102水平方向引出导电结构，且导电结构通过导电环103的开口，以导出第一电极层102的电信号。

相对于相关技术而言，第一电极层作为阵列电容的下电极板，第二电极层作为阵列电容的上电极板，通过在基底中设置额外的导电环，并使第二电极层在基底底面上的正投影的边界线位于导电环在基底底面上的正投影中，从而保证由刻蚀问题产生的第二电极层的泄漏电流会传输至导电环中，导电环与第一电极层相绝缘，从而避免了由于刻蚀问题导致的第二电极层向第一电极层的漏电风险。

本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (16)

1.一种半导体结构，其特征在于，包括：

基底，以及设置在所述基底中的第一电极层；

多个电容结构，所述电容结构位于所述基底上，且每个所述电容结构均与所述第一电极层电连接；

导电环，位于所述基底中，且与所述第一电极层相绝缘，所述导电环在所述基底底面上的正投影环绕所述第一电极层在所述基底底面上的正投影；

第二电极层，覆盖所有所述电容结构的顶部和侧壁，所述第二电极层在所述基底底面上的正投影的边界线位于所述导电环在所述基底底面上的正投影中；

导电结构，位于所述基底中，电连接所述第一电极层且用于导出所述第一电极层的电信号。

2.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述基底顶部表面的方向上，所述导电环的顶部表面高度与所述第一电极层的顶部表面高度一致。

3.根据权利要求1所述的半导体结构，其特征在于，在垂直于所述基底顶部表面的方向上，所述导电环的底部表面高度高于所述第一电极层的顶部表面高度。

4.根据权利要求2或3所述的半导体结构，其特征在于，所述导电环在所述基底底面上的正投影与所述第一电极层在所述基底底面上的正投影不重合。

5.根据权利要求3所述的半导体结构，其特征在于，所述导电环在所述基底底面上的正投影与所述第一电极层在所述基底底面上的正投影部分重合或相邻接。

6.根据权利要求2所述的半导体结构，其特征在于，在垂直于所述基底顶部表面的方向上，所述第一电极层的厚度和所述导电环的厚度相同，且所述第一电极层的材料和所述导电环的材料相同。

7.根据权利要求1所述的半导体结构，其特征在于，所述第二电极层在所述基底底面上的正投影的边界线位于中心位置，所述中心位置为所述导电环在所述基底底面上的正投影宽度的中心线。

8.根据权利要求1所述的半导体结构，其特征在于，在平行于所述基底表面所在平面的平面上，所述导电环为封闭环。

9.根据权利要求1所述的半导体结构，其特征在于，所述基底暴露出所述第一电极层的顶部表面，所述电容结构设置在所述第一电极层上，每个所述电容结构的底部表面都与所述第一电极层的顶部表面相接触。

10.根据权利要求1所述的半导体结构，其特征在于，所述电容结构贯穿部分所述基底并与所述第一电极层相接触。

11.根据权利要求3所述的半导体结构，其特征在于，所述导电结构包括：

导电极板，与所述第一电极层电连接，且所述导电极板在所述基底底面上的正投影部分位于所述导电环在所述基底底面上的正投影外侧；

在垂直于所述基底顶部表面的方向上，所述导电极板所处的高度低于所述导电环所处的高度，且所述导电极板所处的高度与所述第一电极层所处的高度相同。

12.根据权利要求1所述的半导体结构，其特征在于，所述导电结构包括：

导电极板，与所述第一电极层平行设置在所述基底中，在垂直于所述基底顶部表面的方向上，所述导电极板所处的高度低于所述的所述第一电极层所处的高度，且所述导电极板在所述基底底面上的正投影部分位于所述导电环在所述基底底面上的正投影外侧；

第一接触插销，用于电连接所述导电极板与所述第一电极层。

13.根据权利要求12所述的半导体结构，其特征在于，所述导电结构还包括：

导电焊盘，与所述导电极板平行设置在所述基底中，在垂直于所述基底顶部表面的方向上，所述导电极板所处的高度低于所述导电焊盘所处的高度，且所述导电焊盘在所述基底底面上的正投影位于所述导电环在所述基底底面上的正投影外侧；

第二接触插销，用于电连接所述导电极板与所述导电焊盘。

14.根据权利要求13所述的半导体结构，其特征在于，在垂直于所述基底顶部表面的方向上，所述导电焊盘的顶部表面高度不低于所述第一电极层的顶部表面高度。

15.根据权利要求14所述的半导体结构，其特征在于，在垂直于所述基底顶部表面的方向上，所述导电焊盘的顶部表面高度与所述第一电极层的顶部表面高度一致，所述导电焊盘的厚度与所述第一电极层的厚度相同，且所述导电焊盘的材料和所述第一电极层的材料相同。

16.根据权利要求14或15所述的半导体结构，其特征在于，在垂直于所述基底顶部表面的方向上，所述导电焊盘的顶部表面高度与所述导电环的顶部表面高度一致，所述导电焊盘的厚度与所述导电环的厚度相同，且所述导电焊盘的材料和所述导电环的材料相同。

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