JPH085709A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH085709A JPH085709A JP6140054A JP14005494A JPH085709A JP H085709 A JPH085709 A JP H085709A JP 6140054 A JP6140054 A JP 6140054A JP 14005494 A JP14005494 A JP 14005494A JP H085709 A JPH085709 A JP H085709A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- test
- state
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 DC特性テストの作業能率を向上する。
【構成】 デイジチェイン接続されたTG1〜TGm に
ついて、その最終段のテスト出力Tm の論理状態が交互
にトグルするような、その各入力信号も適宜論理状態が
トグルする、入力端子PI1〜PIm への入力信号パタ
ーンを入力する。出力テスト選択信号TSをH状態とす
ることで、前記テスト出力Pm は出力端子PO1〜PO
n から出力することができる。入力に関するDC特性テ
ストと、出力に関するDC特性テストとを並行して行う
ことができ、作業時間を短縮することができる。
ついて、その最終段のテスト出力Tm の論理状態が交互
にトグルするような、その各入力信号も適宜論理状態が
トグルする、入力端子PI1〜PIm への入力信号パタ
ーンを入力する。出力テスト選択信号TSをH状態とす
ることで、前記テスト出力Pm は出力端子PO1〜PO
n から出力することができる。入力に関するDC特性テ
ストと、出力に関するDC特性テストとを並行して行う
ことができ、作業時間を短縮することができる。
Description
【0001】
【産業上の利用分野】本発明は、内部回路として、所定
の論理回路が作り込まれた半導体集積回路に係り、特
に、その半導体集積回路自体のDC(direct current)
特性テストの作業能率を向上することができる半導体集
積回路に関する。
の論理回路が作り込まれた半導体集積回路に係り、特
に、その半導体集積回路自体のDC(direct current)
特性テストの作業能率を向上することができる半導体集
積回路に関する。
【0002】
【従来の技術】半導体集積回路のテストとして、基本的
なものに、DC特性テストがある。このDC特性テスト
は、テスト対象となる半導体集積回路の、入力端子や出
力端子又電源端子の、定常的な電圧や定常的な電流を測
定するというものである。
なものに、DC特性テストがある。このDC特性テスト
は、テスト対象となる半導体集積回路の、入力端子や出
力端子又電源端子の、定常的な電圧や定常的な電流を測
定するというものである。
【0003】例えば入力端子については、電源電圧に対
応する高レベル入力電圧VIHから、グランド電位に対
応する低レベル入力電圧VILまでの、種々の電圧の信
号を入力する。この際、その入力端子に接続される入力
バッファの動作が正常であるか否かがテストされる。例
えば、該入力バッファの閾電圧VTHやVTL等が適正
であるかテストされる。
応する高レベル入力電圧VIHから、グランド電位に対
応する低レベル入力電圧VILまでの、種々の電圧の信
号を入力する。この際、その入力端子に接続される入力
バッファの動作が正常であるか否かがテストされる。例
えば、該入力バッファの閾電圧VTHやVTL等が適正
であるかテストされる。
【0004】又、入力端子に関するDC特性テストにあ
っては、前記高レベル入力電圧VIHの信号入力時にお
ける入力信号電流、即ち高レベル入力電流IIHの測定
が行われる。又、前記低レベル入力電圧VILの入力時
にあっては、その入力信号の電流、即ち低レベル入力電
流IILを測定する。これら高レベル入力電流IIHの
測定や、低レベル入力電流IILの測定によって、その
入力端子の入力インピーダンスが適性であるかテストさ
れるものである。
っては、前記高レベル入力電圧VIHの信号入力時にお
ける入力信号電流、即ち高レベル入力電流IIHの測定
が行われる。又、前記低レベル入力電圧VILの入力時
にあっては、その入力信号の電流、即ち低レベル入力電
流IILを測定する。これら高レベル入力電流IIHの
測定や、低レベル入力電流IILの測定によって、その
入力端子の入力インピーダンスが適性であるかテストさ
れるものである。
【0005】又、半導体集積回路の出力端子にあって
は、DC特性テストとして、その出力端子の信号の電圧
の測定が行われる。例えば、その出力端子からH状態が
出力される場合の信号の出力電圧、即ち高レベル出力電
圧VOHの測定が行われる。又、その出力端子からL状
態が出力される際の信号の出力電圧、即ち低レベル出力
電圧VOLの測定が行われるものである。そのテスト対
象となる出力端子について、前記高レベル出力電圧VO
Hが規定以下であれば、正しいH状態を出力することが
できない。一方、その出力端子の前記低レベル出力電圧
VOLが規定以上であれば、正しくL状態を出力するこ
とはできない。
は、DC特性テストとして、その出力端子の信号の電圧
の測定が行われる。例えば、その出力端子からH状態が
出力される場合の信号の出力電圧、即ち高レベル出力電
圧VOHの測定が行われる。又、その出力端子からL状
態が出力される際の信号の出力電圧、即ち低レベル出力
電圧VOLの測定が行われるものである。そのテスト対
象となる出力端子について、前記高レベル出力電圧VO
Hが規定以下であれば、正しいH状態を出力することが
できない。一方、その出力端子の前記低レベル出力電圧
VOLが規定以上であれば、正しくL状態を出力するこ
とはできない。
【0006】又、半導体集積回路の電源については、入
力信号や出力信号が定常的な状態における、電源電流の
測定が行われる。MOS(metal oxide semiconductor
)型の半導体集積回路では、定常状態における一般的
な電源電流はゼロ乃至は極小さい電流となる。ここで、
このような定常状態であっても大きな電源電流が流れる
場合には、その半導体集積回路の内部に、何らかの不良
が検出されるものである。
力信号や出力信号が定常的な状態における、電源電流の
測定が行われる。MOS(metal oxide semiconductor
)型の半導体集積回路では、定常状態における一般的
な電源電流はゼロ乃至は極小さい電流となる。ここで、
このような定常状態であっても大きな電源電流が流れる
場合には、その半導体集積回路の内部に、何らかの不良
が検出されるものである。
【0007】図5は、従来から行われている半導体集積
回路のDC特性テストにおける接続を示す回路図であ
る。
回路のDC特性テストにおける接続を示す回路図であ
る。
【0008】この図5では、半導体集積回路1の入力I
や出力O等に関するDC特性テストを行う際の接続例が
示されている。この図5においては、入力コントロール
装置12と、入力ドライバ14と、入力テスト電源16
と、コンパレータ22a 及び22b と、パス判定装置2
4と、出力テスト電源26とが用いられている。
や出力O等に関するDC特性テストを行う際の接続例が
示されている。この図5においては、入力コントロール
装置12と、入力ドライバ14と、入力テスト電源16
と、コンパレータ22a 及び22b と、パス判定装置2
4と、出力テスト電源26とが用いられている。
【0009】まず、前記半導体集積回路1の前記入力I
に関するDC特性テストは、前記入力コントロール装置
12と、前記入力ドライバ14と、前記入力テスト電源
16とを用いて行われる。
に関するDC特性テストは、前記入力コントロール装置
12と、前記入力ドライバ14と、前記入力テスト電源
16とを用いて行われる。
【0010】前記入力コントロール装置12は、前記半
導体集積回路1の前記入力Iへ順次入力する論理状態
を、信号S11として出力する。又、該入力コントロー
ル装置12は、後述する如く出力する前記高レベル入力
電圧VIH及び前記低レベル入力VILが可変な前記入
力テスト電源16の、これら高レベル入力電圧VIH及
び低レベル入力電圧VILの設定を行う。
導体集積回路1の前記入力Iへ順次入力する論理状態
を、信号S11として出力する。又、該入力コントロー
ル装置12は、後述する如く出力する前記高レベル入力
電圧VIH及び前記低レベル入力VILが可変な前記入
力テスト電源16の、これら高レベル入力電圧VIH及
び低レベル入力電圧VILの設定を行う。
【0011】前記入力テスト電源16は、前記高レベル
入力電圧VIHと前記低レベル入力電圧VILとを発生
する。前記高レベル入力電圧VIHは、前記半導体集積
回路1の前記入力Iへ入力されるH状態の電圧に対応す
る。前記低レベル入力電圧VILは、前記半導体集積回
路1の前記入力Iへ入力される信号のL状態の電圧に対
応する。該入力テスト電源16のこれら高レベル入力電
圧VIL及び低レベル入力電圧VILによって、前記入
力ドライバ14の電源が供給される。該入力テスト電源
16のこれら高レベル入力電圧VIH及び低レベル入力
電圧VILは、前記入力コントロール装置12から入力
される信号に従って、その電圧が可変とされている。こ
れら高レベル入力電圧VIH及び低レベル入力電圧入力
電圧VILを変更することで、前記入力ドライバ14が
前記半導体集積回路1へ出力するH状態の電圧やL状態
の電圧を設定するようにしている。
入力電圧VIHと前記低レベル入力電圧VILとを発生
する。前記高レベル入力電圧VIHは、前記半導体集積
回路1の前記入力Iへ入力されるH状態の電圧に対応す
る。前記低レベル入力電圧VILは、前記半導体集積回
路1の前記入力Iへ入力される信号のL状態の電圧に対
応する。該入力テスト電源16のこれら高レベル入力電
圧VIL及び低レベル入力電圧VILによって、前記入
力ドライバ14の電源が供給される。該入力テスト電源
16のこれら高レベル入力電圧VIH及び低レベル入力
電圧VILは、前記入力コントロール装置12から入力
される信号に従って、その電圧が可変とされている。こ
れら高レベル入力電圧VIH及び低レベル入力電圧入力
電圧VILを変更することで、前記入力ドライバ14が
前記半導体集積回路1へ出力するH状態の電圧やL状態
の電圧を設定するようにしている。
【0012】前記入力ドライバ14は、前記入力コント
ロール装置12が出力する前記信号S11と同一の論理
状態を、信号S12として出力する。特に、該入力ドラ
イバ14は、前記入力テスト電源16から供給される電
源の電圧を変更することで、前記信号S12のH状態の
電圧やL状態の電圧を可変とすることができる。
ロール装置12が出力する前記信号S11と同一の論理
状態を、信号S12として出力する。特に、該入力ドラ
イバ14は、前記入力テスト電源16から供給される電
源の電圧を変更することで、前記信号S12のH状態の
電圧やL状態の電圧を可変とすることができる。
【0013】一方、この図5において、前記半導体集積
回路1の出力端子のDC特性テストについては、前記コ
ンパレータ22a 及び22b と、前記パス判定装置24
と、出力テスト電源26とが用いられる。
回路1の出力端子のDC特性テストについては、前記コ
ンパレータ22a 及び22b と、前記パス判定装置24
と、出力テスト電源26とが用いられる。
【0014】まず、前記コンパレータ22a 及び22b
は、互いに同一のものであり、入力+と、入力−と、出
力Uとを有する。これらコンパレータ22a 及び22b
は、その入力+へ入力される電圧が、その入力−へ入力
される電圧以上となると、その出力UはH状態となる。
一方、これらコンパレータ22a 及び22b について
は、その入力+へ入力される電圧が、その入力−へ入力
される電圧未満である場合、その出力UはL状態となる
ものである。
は、互いに同一のものであり、入力+と、入力−と、出
力Uとを有する。これらコンパレータ22a 及び22b
は、その入力+へ入力される電圧が、その入力−へ入力
される電圧以上となると、その出力UはH状態となる。
一方、これらコンパレータ22a 及び22b について
は、その入力+へ入力される電圧が、その入力−へ入力
される電圧未満である場合、その出力UはL状態となる
ものである。
【0015】前記コンパレータ22a のその入力+に
は、低レベル出力電圧VOLが入力されている。又、該
コンパレータ22a のその入力−には、前記半導体集積
回路1が出力する信号S13が入力されている。従っ
て、該コンパレータ22a は、前記信号S13が前記低
レベル出力電圧VOL以下の場合、その前記出力Uから
H状態を出力する。一方、前記信号S13が前記低レベ
ル出力電圧VOLより大きい場合、L状態を出力するも
のである。従って、該コンパレータ22a が出力する前
記信号S14により、前記信号S13がL状態の際、そ
のL状態の電圧がその規定限界未満に正しく達している
か、即ち、L状態の電圧は前記低レベル出力電圧VOL
未満という条件を満しているか否かを判定することがで
きる。
は、低レベル出力電圧VOLが入力されている。又、該
コンパレータ22a のその入力−には、前記半導体集積
回路1が出力する信号S13が入力されている。従っ
て、該コンパレータ22a は、前記信号S13が前記低
レベル出力電圧VOL以下の場合、その前記出力Uから
H状態を出力する。一方、前記信号S13が前記低レベ
ル出力電圧VOLより大きい場合、L状態を出力するも
のである。従って、該コンパレータ22a が出力する前
記信号S14により、前記信号S13がL状態の際、そ
のL状態の電圧がその規定限界未満に正しく達している
か、即ち、L状態の電圧は前記低レベル出力電圧VOL
未満という条件を満しているか否かを判定することがで
きる。
【0016】又、前記コンパレータ22b については、
その入力+へは前記信号S13が入力されており、その
入力−へは前記高レベル出力電圧VOHが入力されてい
る。従って、該コンパレータ22b は、前記信号S13
の電圧が前記高レベル出力電圧VOH以上である場合、
その出力UからH状態を出力する。一方、前記信号S1
3の電圧が前記高レベル出力VOHより小さい場合、そ
の出力UからL状態を出力するというものである。従っ
て、該コンパレータ22b によれば、その出力Uから出
力される前記信号S15により、前記半導体集積回路1
が出力する前記信号S13がH状態の場合、そのH状態
の電圧がその規定限界以上であるか、即ち、H状態の電
圧は前記高レベル出力電圧VOH以上であるかが判定さ
れるものである。
その入力+へは前記信号S13が入力されており、その
入力−へは前記高レベル出力電圧VOHが入力されてい
る。従って、該コンパレータ22b は、前記信号S13
の電圧が前記高レベル出力電圧VOH以上である場合、
その出力UからH状態を出力する。一方、前記信号S1
3の電圧が前記高レベル出力VOHより小さい場合、そ
の出力UからL状態を出力するというものである。従っ
て、該コンパレータ22b によれば、その出力Uから出
力される前記信号S15により、前記半導体集積回路1
が出力する前記信号S13がH状態の場合、そのH状態
の電圧がその規定限界以上であるか、即ち、H状態の電
圧は前記高レベル出力電圧VOH以上であるかが判定さ
れるものである。
【0017】又、前記パス判定装置24は、前記コンパ
レータ22a が出力する前記信号S14、及び前記コン
パレータ22b が出力する前記信号S15に基づいて、
又、前記半導体集積回路1が出力する前記信号S13の
論理状態と突き合せることで、該信号S13が規定の良
品条件を満しているかを判定することができる。即ち、
該パス判定装置24は、前記信号S13がL状態の場
合、前記信号S14がH状態であれば、該信号S13が
L状態となることに関しては不具合がないものと判定す
る。一方、該パス判定装置24は、前記信号S13がH
状態の場合には、前記信号S15がH状態であれば、該
信号S13のH状態について不具合がないものと判定す
るものである。
レータ22a が出力する前記信号S14、及び前記コン
パレータ22b が出力する前記信号S15に基づいて、
又、前記半導体集積回路1が出力する前記信号S13の
論理状態と突き合せることで、該信号S13が規定の良
品条件を満しているかを判定することができる。即ち、
該パス判定装置24は、前記信号S13がL状態の場
合、前記信号S14がH状態であれば、該信号S13が
L状態となることに関しては不具合がないものと判定す
る。一方、該パス判定装置24は、前記信号S13がH
状態の場合には、前記信号S15がH状態であれば、該
信号S13のH状態について不具合がないものと判定す
るものである。
【0018】前記出力テスト電源26は、前記低レベル
出力電圧VOLと前記高レベル出力電圧VOHとを生成
する。まず、前記低レベル出力電圧VOLは、被テスト
対象となる前記半導体集積回路1がL状態を出力する場
合、正しくL状態が伝達されるための上限の電圧であ
る。即ち、前記半導体集積回路1がL状態を出力する場
合、その信号の電圧は該低レベル出力電圧VOL以下と
なる必要がある。一方、前記高レベル出力電圧VOH
は、被テスト対象となる前記半導体集積回路1がH状態
を出力する場合、正しくH状態を伝達するための下限の
電圧である。即ち、前記半導体集積回路1がH状態を出
力する場合、その電圧は前記高レベル出力電圧VOH以
上となる必要があるものである。
出力電圧VOLと前記高レベル出力電圧VOHとを生成
する。まず、前記低レベル出力電圧VOLは、被テスト
対象となる前記半導体集積回路1がL状態を出力する場
合、正しくL状態が伝達されるための上限の電圧であ
る。即ち、前記半導体集積回路1がL状態を出力する場
合、その信号の電圧は該低レベル出力電圧VOL以下と
なる必要がある。一方、前記高レベル出力電圧VOH
は、被テスト対象となる前記半導体集積回路1がH状態
を出力する場合、正しくH状態を伝達するための下限の
電圧である。即ち、前記半導体集積回路1がH状態を出
力する場合、その電圧は前記高レベル出力電圧VOH以
上となる必要があるものである。
【0019】このように図5に示されるように、入力端
子や出力端子に関するDC特性テストを行うことができ
る。即ち、入力端子に入力されるL状態やH状態を、被
テスト対象となる前記半導体集積回路1がその信号を正
しく入力できるかを判定することができる。又、被テス
ト対象となる前記半導体集積回路1が出力する信号が、
正しくL状態やH状態を出力し伝達するものであるか否
かを判定することができる。
子や出力端子に関するDC特性テストを行うことができ
る。即ち、入力端子に入力されるL状態やH状態を、被
テスト対象となる前記半導体集積回路1がその信号を正
しく入力できるかを判定することができる。又、被テス
ト対象となる前記半導体集積回路1が出力する信号が、
正しくL状態やH状態を出力し伝達するものであるか否
かを判定することができる。
【0020】又、前記図5に示されるようなDC特性テ
ストを行う際の作業能率を向上させるため、様々な技術
が開示されている。
ストを行う際の作業能率を向上させるため、様々な技術
が開示されている。
【0021】図6は、その半導体集積回路自体のDC特
性テストの作業能率の向上が図られたものの論理回路図
である。この図6においては、入力端子PI1〜PIm
により信号が入力され、出力端子PO1〜POn により
信号が出力される、内部回路3が作り込まれた半導体集
積回路が示されている。該内部回路3には、その半導体
集積回路を機能させるための所定の論理回路が作り込ま
れているものである。
性テストの作業能率の向上が図られたものの論理回路図
である。この図6においては、入力端子PI1〜PIm
により信号が入力され、出力端子PO1〜POn により
信号が出力される、内部回路3が作り込まれた半導体集
積回路が示されている。該内部回路3には、その半導体
集積回路を機能させるための所定の論理回路が作り込ま
れているものである。
【0022】このような半導体集積回路において、前記
入力端子PI1〜PIm については、DC特定テストに
ついて配慮されている。
入力端子PI1〜PIm については、DC特定テストに
ついて配慮されている。
【0023】即ち、これら入力端子PI1〜PIm それ
ぞれには、入力テスト回路として、NAND論理ゲート
TG1〜TGm が接続されている。これら入力テスト回
路とされるNAND論理ゲートTG1〜TGn は、前記
入力端子PI1〜PIm に対応して設けられる入力バッ
ファBI1〜BIm 毎に設けられている。又、これら入
力テスト回路については、ある1つの入力テスト回路の
出力をテスト出力Tiとすれば、前段の入力テスト回路
のそのテスト出力T(i −1)と、当段の入力テスト回
路に対応する入力バッファのその出力との、論理積演算
を行うものである。
ぞれには、入力テスト回路として、NAND論理ゲート
TG1〜TGm が接続されている。これら入力テスト回
路とされるNAND論理ゲートTG1〜TGn は、前記
入力端子PI1〜PIm に対応して設けられる入力バッ
ファBI1〜BIm 毎に設けられている。又、これら入
力テスト回路については、ある1つの入力テスト回路の
出力をテスト出力Tiとすれば、前段の入力テスト回路
のそのテスト出力T(i −1)と、当段の入力テスト回
路に対応する入力バッファのその出力との、論理積演算
を行うものである。
【0024】又、このような各入力バッファBI1〜B
Im 毎に設けられた、これら入力テスト回路とされるN
AND論理ゲートTG1〜TGm は、互いにデイジチェ
イン接続されているものである。又、このようにデイジ
チェイン接続された最終段の前記NAND論理ゲートT
Gm が出力する前記テスト出力Tm は、出力バッファB
3及び出力端子PK3を経て、半導体集積回路の外部へ
出力されている。
Im 毎に設けられた、これら入力テスト回路とされるN
AND論理ゲートTG1〜TGm は、互いにデイジチェ
イン接続されているものである。又、このようにデイジ
チェイン接続された最終段の前記NAND論理ゲートT
Gm が出力する前記テスト出力Tm は、出力バッファB
3及び出力端子PK3を経て、半導体集積回路の外部へ
出力されている。
【0025】図7は、前記入力テスト回路に関する動作
を示す線図である。
を示す線図である。
【0026】この図7においては、前記図6に示される
“m ”を5としたときの、前記入力端子PI1の信号
(この図7中でAで示される)と、前記入力端子PI2
の信号(Bで示される)と、前記入力端子PI3の信号
(Cで示される)と、前記入力端子PI4の信号(Dで
示される)と、前記入力端子PI5の信号(Eで示され
る)と共に、前記テスト出力T7として出力され、前記
出力バッファB3から出力される出力信号TOが示され
ている。
“m ”を5としたときの、前記入力端子PI1の信号
(この図7中でAで示される)と、前記入力端子PI2
の信号(Bで示される)と、前記入力端子PI3の信号
(Cで示される)と、前記入力端子PI4の信号(Dで
示される)と、前記入力端子PI5の信号(Eで示され
る)と共に、前記テスト出力T7として出力され、前記
出力バッファB3から出力される出力信号TOが示され
ている。
【0027】又、この図7に示されるように、ステップ
1からステップ11へのそれぞれの、A〜Eに示される
入力信号パターンは、前記入力端子PI1〜PI5へ、
テストパターンとして順次入力されるものである。又、
各ステップで入力される信号パターンに対して、この図
7に対応して示される出力信号TOの論理状態と、同一
のものが前記出力端子PT3から出力されれば、そのス
テップについては特に不具合がないものとするものであ
る。このように各ステップの入力パターンを順次入力す
ることで、前記入力バッファBI1〜BI5等の不良を
検出することが可能である。
1からステップ11へのそれぞれの、A〜Eに示される
入力信号パターンは、前記入力端子PI1〜PI5へ、
テストパターンとして順次入力されるものである。又、
各ステップで入力される信号パターンに対して、この図
7に対応して示される出力信号TOの論理状態と、同一
のものが前記出力端子PT3から出力されれば、そのス
テップについては特に不具合がないものとするものであ
る。このように各ステップの入力パターンを順次入力す
ることで、前記入力バッファBI1〜BI5等の不良を
検出することが可能である。
【0028】特に、この図7に示されるステップ1から
ステップ11の入力信号パターンを順次入力しながら、
前記図5に示される前記入力ドライバ14に供給される
電圧を、前記入力テスト電源16にて変更しながら測定
することができる。即ち、許容された電圧を入力信号が
入力された際に、正しく論理状態を判定することができ
るかテストされるものである。
ステップ11の入力信号パターンを順次入力しながら、
前記図5に示される前記入力ドライバ14に供給される
電圧を、前記入力テスト電源16にて変更しながら測定
することができる。即ち、許容された電圧を入力信号が
入力された際に、正しく論理状態を判定することができ
るかテストされるものである。
【0029】
【発明が達成しようとする課題】しかしながら、前記図
6に示されるものは、DC特性テストの、特に入力に関
するものである。前述の如く、DC特性テストは、入力
端子に関するものと出力端子に関するものと、それぞれ
特定の入力信号パターンを用いながら独立して行われる
ものであった。
6に示されるものは、DC特性テストの、特に入力に関
するものである。前述の如く、DC特性テストは、入力
端子に関するものと出力端子に関するものと、それぞれ
特定の入力信号パターンを用いながら独立して行われる
ものであった。
【0030】このため、多数の入力信号パターンを用い
た入力端子に関するDC特性テストと、更に多数の入力
信号パターンを用いる傾向のある出力端子に関するDC
特性テストとを、このように独立して行うため、全体の
作業時間は長くなってしまうものである。特に、出力端
子に関するDC特性テストは、入力端子に関するDC特
性テストより多くのテストパターン及びテスト時間を要
するものであり、作業時間が掛るものであった。
た入力端子に関するDC特性テストと、更に多数の入力
信号パターンを用いる傾向のある出力端子に関するDC
特性テストとを、このように独立して行うため、全体の
作業時間は長くなってしまうものである。特に、出力端
子に関するDC特性テストは、入力端子に関するDC特
性テストより多くのテストパターン及びテスト時間を要
するものであり、作業時間が掛るものであった。
【0031】このような出力端子に関するDC特性テス
トにあっては、対象となる出力端子を、L状態からH状
態へとトグルしたり、H状態からL状態へとトグルさせ
る必要がある。このようなトグルは、テスト対象となる
前記半導体集積回路1の入力端子へと、特定の入力信号
パターンを順次入力しながら行うものである。
トにあっては、対象となる出力端子を、L状態からH状
態へとトグルしたり、H状態からL状態へとトグルさせ
る必要がある。このようなトグルは、テスト対象となる
前記半導体集積回路1の入力端子へと、特定の入力信号
パターンを順次入力しながら行うものである。
【0032】通常、テスト対象となる出力端子が所望の
論理状態となったところで、テスト対象となる前記半導
体集積回路1へ入力される信号を固定し、前述のような
前記コンパレータ22a や22b 又前記パス判定装置2
4を用いた判定を行うものであった。又、このような各
出力端子に関するDC特性テストは、対象となる前記半
導体集積回路1の全ての出力端子に対して、順次行われ
るものである。
論理状態となったところで、テスト対象となる前記半導
体集積回路1へ入力される信号を固定し、前述のような
前記コンパレータ22a や22b 又前記パス判定装置2
4を用いた判定を行うものであった。又、このような各
出力端子に関するDC特性テストは、対象となる前記半
導体集積回路1の全ての出力端子に対して、順次行われ
るものである。
【0033】従って、半導体集積回路1の入力端子の数
が増加すると、1つの入力信号パターンの長さも長くな
ってしまう。又、出力端子の数が増加すれば、それだけ
テスト対象が増加し、作業時間が延長してしまうもので
ある。
が増加すると、1つの入力信号パターンの長さも長くな
ってしまう。又、出力端子の数が増加すれば、それだけ
テスト対象が増加し、作業時間が延長してしまうもので
ある。
【0034】本発明は、前記従来の問題点を解決するべ
くなされたもので、その半導体集積回路自体のDC特性
テストの作業能率を向上することができる半導体集積回
路を提供することを目的とする。
くなされたもので、その半導体集積回路自体のDC特性
テストの作業能率を向上することができる半導体集積回
路を提供することを目的とする。
【0035】
【課題を達成するための手段】本発明は、内部回路とし
て、所定の論理回路が作り込まれた半導体集積回路にお
いて、DC特性テストのテスト対象となる、当該半導体
集積回路の外部から前記内部回路へ信号を入力する際に
用いられる、合計m 個の入力バッファと、該入力バッフ
ァ毎に設けられ、前段となる別の当該入力テスト回路の
そのテスト出力T(i −1)と、当段の当該入力テスト
回路に対応する入力バッファのその出力との特定論理演
算を行い、その演算結果を当段の当該入力テスト回路の
テスト出力Ti として出力する、互いにデイジチェイン
接続される合計m 個の入力テスト回路と、DC特性テス
トのテスト対象となる、前記内部回路から当該半導体集
積回路の外部へ信号を出力する際に用いられる、合計n
個の出力バッファと、該出力バッファ毎に設けられ、対
応する出力バッファの出力を内部回路からの信号に応じ
て変化させるか、最終段の前記入力テスト回路が出力す
る前記テスト出力Tm に応じて変化させるか、所定の出
力テスト選択信号に従って選択する合計n 個の出力テス
ト回路とを備えることにより、前記課題を達成したもの
である。
て、所定の論理回路が作り込まれた半導体集積回路にお
いて、DC特性テストのテスト対象となる、当該半導体
集積回路の外部から前記内部回路へ信号を入力する際に
用いられる、合計m 個の入力バッファと、該入力バッフ
ァ毎に設けられ、前段となる別の当該入力テスト回路の
そのテスト出力T(i −1)と、当段の当該入力テスト
回路に対応する入力バッファのその出力との特定論理演
算を行い、その演算結果を当段の当該入力テスト回路の
テスト出力Ti として出力する、互いにデイジチェイン
接続される合計m 個の入力テスト回路と、DC特性テス
トのテスト対象となる、前記内部回路から当該半導体集
積回路の外部へ信号を出力する際に用いられる、合計n
個の出力バッファと、該出力バッファ毎に設けられ、対
応する出力バッファの出力を内部回路からの信号に応じ
て変化させるか、最終段の前記入力テスト回路が出力す
る前記テスト出力Tm に応じて変化させるか、所定の出
力テスト選択信号に従って選択する合計n 個の出力テス
ト回路とを備えることにより、前記課題を達成したもの
である。
【0036】
【作用】前述したように、半導体集積回路のDC特性テ
ストは、従来、入力端子に関するものと出力端子に関す
るものとが、独立して行われているものであった。ま
ず、入力端子に関するDC特性テストについては、複数
の入力信号パターンを要するものであり、テスト時間を
要するものであった。又、出力端子に関するDC特性テ
ストについては、より一層多くの入力信号パターンを要
するものである。
ストは、従来、入力端子に関するものと出力端子に関す
るものとが、独立して行われているものであった。ま
ず、入力端子に関するDC特性テストについては、複数
の入力信号パターンを要するものであり、テスト時間を
要するものであった。又、出力端子に関するDC特性テ
ストについては、より一層多くの入力信号パターンを要
するものである。
【0037】このため、本発明にあっては、このような
入力端子に関するDC特性テストと、このような出力端
子に関するDC特性テストとを同時に行うことで、その
DC特性テスト全体に要する作業時間を短縮し、作業能
率を向上するようにしている。
入力端子に関するDC特性テストと、このような出力端
子に関するDC特性テストとを同時に行うことで、その
DC特性テスト全体に要する作業時間を短縮し、作業能
率を向上するようにしている。
【0038】又、出力端子に関するDC特性テストにつ
いては、入力端子に関するDC特性テスト等に比べて
も、従来、より一層多くの入力信号パターンを要するも
のなので、本発明ではこの点を改善するようにしてい
る。
いては、入力端子に関するDC特性テスト等に比べて
も、従来、より一層多くの入力信号パターンを要するも
のなので、本発明ではこの点を改善するようにしてい
る。
【0039】即ち、出力テスト選択信号を用い、“テス
ト状態”あるいは“通常状態”の選択を行うようにして
いる。テスト状態が選択された場合には、本発明では、
その半導体集積回路の出力端子の論理状態を、該半導体
集積回路外部からより容易に変更設定できるようにして
いる。従って、出力端子の論理状態を設定するために、
多くの入力信号パターンを入力する必要がなく、作業能
率を向上することができる。
ト状態”あるいは“通常状態”の選択を行うようにして
いる。テスト状態が選択された場合には、本発明では、
その半導体集積回路の出力端子の論理状態を、該半導体
集積回路外部からより容易に変更設定できるようにして
いる。従って、出力端子の論理状態を設定するために、
多くの入力信号パターンを入力する必要がなく、作業能
率を向上することができる。
【0040】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【0041】図1は、本発明が適用された半導体集積回
路の第1実施例の論理回路図である。
路の第1実施例の論理回路図である。
【0042】この図1においては、半導体集積回路に
は、内部回路3へと、所定の論理回路が作り込まれてい
る。該内部回路3は、入力端子PI1〜PIm 及び入力
バッファBI1〜BIm により、その半導体集積回路外
部から信号を入力する。又、該内部回路3は、出力バッ
ファBO1〜BOn 又出力端子PO1〜POn により、
その半導体集積回路外部へと信号を出力する。
は、内部回路3へと、所定の論理回路が作り込まれてい
る。該内部回路3は、入力端子PI1〜PIm 及び入力
バッファBI1〜BIm により、その半導体集積回路外
部から信号を入力する。又、該内部回路3は、出力バッ
ファBO1〜BOn 又出力端子PO1〜POn により、
その半導体集積回路外部へと信号を出力する。
【0043】又、本第1実施例の半導体集積回路は、N
AND論理ゲートTG1〜TGm と、マルチプレクサT
M1〜TMn と、入力バッファB1及びB2と、AND
論理ゲートG1及びG2とを備えるものである。
AND論理ゲートTG1〜TGm と、マルチプレクサT
M1〜TMn と、入力バッファB1及びB2と、AND
論理ゲートG1及びG2とを備えるものである。
【0044】まず、前記NAND論理ゲートTG1は、
前記図6に示した同符号のものと同様、入力テスト回路
となっている。又、最終段の前記NAND論理ゲートT
Gmが出力するそのテスト出力Tm は、後述する前記マ
ルチプレクサTM1〜TMn全ての、その入力1へと入
力されている。
前記図6に示した同符号のものと同様、入力テスト回路
となっている。又、最終段の前記NAND論理ゲートT
Gmが出力するそのテスト出力Tm は、後述する前記マ
ルチプレクサTM1〜TMn全ての、その入力1へと入
力されている。
【0045】この図1に示されるように、デイジチェイ
ン接続された前記NAND論理ゲートTG1〜TGm に
ついては、前記図7を用いて前述したような動作をする
ものである。従って、前記図7に示されるような入力信
号パターンを入力した場合、前記テスト出力信号Pm
(前記図7で前記出力信号TOに相当)は、ステップが
1つ進む毎に、H状態とL状態とがトグルする。
ン接続された前記NAND論理ゲートTG1〜TGm に
ついては、前記図7を用いて前述したような動作をする
ものである。従って、前記図7に示されるような入力信
号パターンを入力した場合、前記テスト出力信号Pm
(前記図7で前記出力信号TOに相当)は、ステップが
1つ進む毎に、H状態とL状態とがトグルする。
【0046】前記マルチプレクサTM1〜TMn は、本
発明の出力テスト回路に相当するものである。該マルチ
プレクサPM1〜PMn は、合計n 個の前記出力バッフ
ァBO1〜BOn 毎に設けられている。又、該マルチプ
レクサTM1〜TMn は、対応する前記出力バッファB
O1〜BOn の出力を、前記内部回路3からの信号に応
じて変化させるか、最終段の前記NAND論理ゲートT
Gm (入力テスト回路)が出力する前記テスト出力Tm
に応じて変化させるか、出力テスト選択信号TSに従っ
て選択するものである。
発明の出力テスト回路に相当するものである。該マルチ
プレクサPM1〜PMn は、合計n 個の前記出力バッフ
ァBO1〜BOn 毎に設けられている。又、該マルチプ
レクサTM1〜TMn は、対応する前記出力バッファB
O1〜BOn の出力を、前記内部回路3からの信号に応
じて変化させるか、最終段の前記NAND論理ゲートT
Gm (入力テスト回路)が出力する前記テスト出力Tm
に応じて変化させるか、出力テスト選択信号TSに従っ
て選択するものである。
【0047】具体的には、該マルチプレクサTM1〜T
Mn は、その選択入力Sへ入力される前記出力テスト選
択信号TSに従って、その入力0へ入力される前記内部
回路3からの信号、あるいはその入力1へ入力される前
記テスト出力Tm とのいずれか一方を選択し、選択され
たものをその出力Uへ出力するというものである。即
ち、該マルチプレクサTM1〜TMn は、前記出力テス
ト選択信号TSがL状態であれば、前記内部回路3から
の論理状態を対応する前記出力バッファBO1〜BOn
へ出力する。一方、該マルチプレクサTM1〜TMn
は、前記出力テスト信号TSがH状態の場合、前記テス
ト出力Tm を対応する前記出力バッフアBO1〜BOn
へと出力するものである。
Mn は、その選択入力Sへ入力される前記出力テスト選
択信号TSに従って、その入力0へ入力される前記内部
回路3からの信号、あるいはその入力1へ入力される前
記テスト出力Tm とのいずれか一方を選択し、選択され
たものをその出力Uへ出力するというものである。即
ち、該マルチプレクサTM1〜TMn は、前記出力テス
ト選択信号TSがL状態であれば、前記内部回路3から
の論理状態を対応する前記出力バッファBO1〜BOn
へ出力する。一方、該マルチプレクサTM1〜TMn
は、前記出力テスト信号TSがH状態の場合、前記テス
ト出力Tm を対応する前記出力バッフアBO1〜BOn
へと出力するものである。
【0048】なお、前記図1において、出力バッファB
O(n −1)及びBOn については、トライステート出
力となっている。又、このようなトライステート出力の
制御は、前記AND論理ゲートG1あるいはG2によっ
て行われている。
O(n −1)及びBOn については、トライステート出
力となっている。又、このようなトライステート出力の
制御は、前記AND論理ゲートG1あるいはG2によっ
て行われている。
【0049】これらAND論理ゲートG1及びG2にお
いて、入力バッファB2を介して入力される出力テスト
イネーブル信号TEがH状態となると、前記出力バッフ
ァBO(n −1)及びBOn は、いずれも、選択状態
(イネーブル状態)となり、それぞれに入力される出力
O1〜On の信号の論理状態をそのまま出力する。
いて、入力バッファB2を介して入力される出力テスト
イネーブル信号TEがH状態となると、前記出力バッフ
ァBO(n −1)及びBOn は、いずれも、選択状態
(イネーブル状態)となり、それぞれに入力される出力
O1〜On の信号の論理状態をそのまま出力する。
【0050】又、これら出力バッファBO(n −1)及
びBOn は、前記出力テストイネーブル信号TEがL状
態となると、それぞれ対応する前記内部回路3からのイ
ネーブル信号TE1又はTE2に応じて動作するもので
ある。即ち、前記出力テストイネーブル信号TEがL状
態の場合、前記出力バッファBO(n −1)はイネーブ
ル信号TE1に応じ、前記出力バッファBOn はイネー
ブル信号TE2に応じ、それぞれの論理状態の出力、あ
るいはそれぞれの出力のハイインピーダンス状態の制御
がなされる。
びBOn は、前記出力テストイネーブル信号TEがL状
態となると、それぞれ対応する前記内部回路3からのイ
ネーブル信号TE1又はTE2に応じて動作するもので
ある。即ち、前記出力テストイネーブル信号TEがL状
態の場合、前記出力バッファBO(n −1)はイネーブ
ル信号TE1に応じ、前記出力バッファBOn はイネー
ブル信号TE2に応じ、それぞれの論理状態の出力、あ
るいはそれぞれの出力のハイインピーダンス状態の制御
がなされる。
【0051】このような本第1実施例においては、ま
ず、通常動作時は、前記出力テスト選択信号TSをL状
態とし、前記出力テストイネーブル信号TEをL状態と
する。これによって、前記マルチプレクサTM1〜TM
n は、いずれも、それぞれの入力0をそれぞれの出力U
へ接続する。これによって、前記内部回路3の出力O1
〜On は、それぞれ前記出力端子TO1〜TOn へ接続
される。従って、該内部回路3は、前述のような入力テ
スト回路や、前述のような接続テスト回路に拘らず動作
する。
ず、通常動作時は、前記出力テスト選択信号TSをL状
態とし、前記出力テストイネーブル信号TEをL状態と
する。これによって、前記マルチプレクサTM1〜TM
n は、いずれも、それぞれの入力0をそれぞれの出力U
へ接続する。これによって、前記内部回路3の出力O1
〜On は、それぞれ前記出力端子TO1〜TOn へ接続
される。従って、該内部回路3は、前述のような入力テ
スト回路や、前述のような接続テスト回路に拘らず動作
する。
【0052】一方、本第1実施例において、入力端子に
関するDC特性テストを行い、出力端子に関するDC特
性テストを行う場合には、前記出力テスト選択信号TS
をH状態とし、前記出力テストイネーブル信号TEをH
状態とする。この後、前記入力端子PI1〜PIm へ
と、前記図7に示されるような入力信号パターンを順次
入力する。
関するDC特性テストを行い、出力端子に関するDC特
性テストを行う場合には、前記出力テスト選択信号TS
をH状態とし、前記出力テストイネーブル信号TEをH
状態とする。この後、前記入力端子PI1〜PIm へ
と、前記図7に示されるような入力信号パターンを順次
入力する。
【0053】即ち、このような入力信号パターンにおい
て、まず、前記入力端子PI1〜PIm 全てをH状態と
する。この後、各ステップ毎に、前記入力端子PI1か
ら前記入力端子PIm まで、1ピン毎にL状態へ設定し
ていく。(m +1)ステップ後、全ての前記入力端子P
I1〜PIm がL状態となった後には、今度は前記入力
端子PIm 側から前記入力端子PI1側へと、各ステッ
プ毎に順次、H状態へと切換えていく。
て、まず、前記入力端子PI1〜PIm 全てをH状態と
する。この後、各ステップ毎に、前記入力端子PI1か
ら前記入力端子PIm まで、1ピン毎にL状態へ設定し
ていく。(m +1)ステップ後、全ての前記入力端子P
I1〜PIm がL状態となった後には、今度は前記入力
端子PIm 側から前記入力端子PI1側へと、各ステッ
プ毎に順次、H状態へと切換えていく。
【0054】このようにすると、前記テスト出力Tm の
論理状態は、1ステップ毎に、H状態とL状態とを交互
にトグルするようになる。又、このような該テスト出力
Tmは、前記マルチプレクサTM1〜TMn 及び前記出
力バッファBO1〜BOn を経て、それぞれ前記出力端
子PO1〜POn から出力される。
論理状態は、1ステップ毎に、H状態とL状態とを交互
にトグルするようになる。又、このような該テスト出力
Tmは、前記マルチプレクサTM1〜TMn 及び前記出
力バッファBO1〜BOn を経て、それぞれ前記出力端
子PO1〜POn から出力される。
【0055】従って、このような入力信号パターンを順
次入力しながら、前記出力端子PO1〜PIn のいずれ
かの出力を観測することで、まず、前述のような入力端
子のDC特性テストを行うことができる。又、同時に前
記出力端子PO1〜POn の信号のトグルを観測するこ
とで、それぞれの出力端子のDC特性テストをも同時に
行うことが可能である。
次入力しながら、前記出力端子PO1〜PIn のいずれ
かの出力を観測することで、まず、前述のような入力端
子のDC特性テストを行うことができる。又、同時に前
記出力端子PO1〜POn の信号のトグルを観測するこ
とで、それぞれの出力端子のDC特性テストをも同時に
行うことが可能である。
【0056】ここで、入力端子のDC特性テストについ
て考えた場合、m 本の入力端子数の場合、略(m ×2+
1)ステップの入力信号のパターンを必要とする。一
方、出力端子に関するDC特性テストについて考えた場
合、n 本の前記出力端子PO1〜POn を1ピンづつ3
ステップでDC特性テストを行う場合には、(n ×3)
の入力信号パターンを要するものである。
て考えた場合、m 本の入力端子数の場合、略(m ×2+
1)ステップの入力信号のパターンを必要とする。一
方、出力端子に関するDC特性テストについて考えた場
合、n 本の前記出力端子PO1〜POn を1ピンづつ3
ステップでDC特性テストを行う場合には、(n ×3)
の入力信号パターンを要するものである。
【0057】ここで、本実施例においては、入力端子に
関するDC特性テストと、出力端子に関するDC特性テ
ストを並行実行することができる。従って、入力端子に
関するDC特性テストと出力端子に関するDC特性テス
トとをいずれも終了するためには、(n ×2+1)ある
いは(n ×3)のいずれか大きい方のステップ数だけ、
入力信号のテストパターンを入力すればよく、テスト時
間の短縮を図ることが可能である。
関するDC特性テストと、出力端子に関するDC特性テ
ストを並行実行することができる。従って、入力端子に
関するDC特性テストと出力端子に関するDC特性テス
トとをいずれも終了するためには、(n ×2+1)ある
いは(n ×3)のいずれか大きい方のステップ数だけ、
入力信号のテストパターンを入力すればよく、テスト時
間の短縮を図ることが可能である。
【0058】なお、前記入力テスト回路とされた本第1
実施例の前記NAND論理ゲートTG1〜TGm につい
ては、このようなNAND論理ゲートに限定されるもの
ではない。即ち、それぞれ、AND論理ゲートであって
もよく、OR論理ゲートであってもよく、NOR論理ゲ
ートであってもよく、エクスクルーシブOR論理ゲート
であってもよい。
実施例の前記NAND論理ゲートTG1〜TGm につい
ては、このようなNAND論理ゲートに限定されるもの
ではない。即ち、それぞれ、AND論理ゲートであって
もよく、OR論理ゲートであってもよく、NOR論理ゲ
ートであってもよく、エクスクルーシブOR論理ゲート
であってもよい。
【0059】又、その他予め論理が定まったものであれ
ば、大抵のものも用いることができる。場合によって
は、異なる論理を演算するものを混在することも考えら
れるものである。
ば、大抵のものも用いることができる。場合によって
は、異なる論理を演算するものを混在することも考えら
れるものである。
【0060】例えば、前記NAND論理ゲートTG1〜
TGm を、全てAND論理ゲートとし、前記入力端子P
I1〜PIm の本数を7本(n =7)とした場合、図2
に示されるような入力信号のテストパターンを入力すれ
ばよい。なお、AND論理ゲートを用いこの図2に示さ
れるような入力信号パターンを入力するものを、以降、
第2実施例と称する。
TGm を、全てAND論理ゲートとし、前記入力端子P
I1〜PIm の本数を7本(n =7)とした場合、図2
に示されるような入力信号のテストパターンを入力すれ
ばよい。なお、AND論理ゲートを用いこの図2に示さ
れるような入力信号パターンを入力するものを、以降、
第2実施例と称する。
【0061】なお、前記第1実施例あるいは前記第2実
施例において、前記出力バッファBO(n −1)及びB
On をいずれも通常の出力バッファ(トライステート出
力ではないもの)とし、DC特性テストの対象となる出
力端子に関して、全ての出力バッファが通常のもの(ト
ライステート出力ではないもの)とすることもできる。
この場合、前記出力テストイネーブル信号TEは不要で
ある。従って、入力端子PT1、入力バッファB2、A
ND論理ゲートG1及び図2を省略することができる。
施例において、前記出力バッファBO(n −1)及びB
On をいずれも通常の出力バッファ(トライステート出
力ではないもの)とし、DC特性テストの対象となる出
力端子に関して、全ての出力バッファが通常のもの(ト
ライステート出力ではないもの)とすることもできる。
この場合、前記出力テストイネーブル信号TEは不要で
ある。従って、入力端子PT1、入力バッファB2、A
ND論理ゲートG1及び図2を省略することができる。
【0062】図3は、本発明が適用された半導体集積回
路の第3実施例の論理回路図である。
路の第3実施例の論理回路図である。
【0063】この図3に示される如く、本第3実施例に
おいては、前記第1実施例における入力端子の数を4と
し(m =4)、出力端子の数を5とし(n =5)とした
ものである。又、このようなものに、双方向の入出力端
子PIOを用いると共に、又入力バッファBI及びトラ
イステート出力の出力バッファBOによる双方向バッフ
ァを用いるようにしている。
おいては、前記第1実施例における入力端子の数を4と
し(m =4)、出力端子の数を5とし(n =5)とした
ものである。又、このようなものに、双方向の入出力端
子PIOを用いると共に、又入力バッファBI及びトラ
イステート出力の出力バッファBOによる双方向バッフ
ァを用いるようにしている。
【0064】このため、本第3実施例については、特
に、入力テスト回路として用いられるNAND論理ゲー
トTGとD型ラッチG5を備える。又、出力テスト回路
としてマルチプレクサTMを備える。双方向の入出力バ
ッファの前記出力バッファBOのイネーブルを制御する
ため、AND論理ゲートG3及びエクスクルーシブOR
論理ゲートG4を備える。
に、入力テスト回路として用いられるNAND論理ゲー
トTGとD型ラッチG5を備える。又、出力テスト回路
としてマルチプレクサTMを備える。双方向の入出力バ
ッファの前記出力バッファBOのイネーブルを制御する
ため、AND論理ゲートG3及びエクスクルーシブOR
論理ゲートG4を備える。
【0065】本第3実施例にあっても、通常状態で、D
C特性テストを行わない場合には、前記出力テスト選択
信号TSをL状態とし、前記出力テストイネーブル信号
TEをL状態とする。これによって、例えば前記入出力
端子PIOについても、通常の動作を行うことができ
る。即ち、前記マルチプレクサTMは前記内部回路3の
出力O6を選択する。又、トライステート出力の出力バ
ッファBOのイネーブルの制御は、イネーブル信号TE
3によって行うことができる。該イネーブル信号TE3
がL状態であれば、前記出力バッファBOはイネーブル
状態となり、該イネーブル信号TE3がH状態であれ
ば、ディスイネーブル状態となる。
C特性テストを行わない場合には、前記出力テスト選択
信号TSをL状態とし、前記出力テストイネーブル信号
TEをL状態とする。これによって、例えば前記入出力
端子PIOについても、通常の動作を行うことができ
る。即ち、前記マルチプレクサTMは前記内部回路3の
出力O6を選択する。又、トライステート出力の出力バ
ッファBOのイネーブルの制御は、イネーブル信号TE
3によって行うことができる。該イネーブル信号TE3
がL状態であれば、前記出力バッファBOはイネーブル
状態となり、該イネーブル信号TE3がH状態であれ
ば、ディスイネーブル状態となる。
【0066】一方、DC特性テストを行うテスト状態に
あっては、前記出力テスト選択信号TSをH状態とす
る。又、前記入出力端子PIOの、特に入力に関するD
C特性テストを行う場合、前記出力テストイネーブル信
号TEをL状態とする。一方、前記入出力端子PIO
の、特に出力に関するDC特性テストを行う場合、前記
出力テストイネーブル信号TEをH状態とする。
あっては、前記出力テスト選択信号TSをH状態とす
る。又、前記入出力端子PIOの、特に入力に関するD
C特性テストを行う場合、前記出力テストイネーブル信
号TEをL状態とする。一方、前記入出力端子PIO
の、特に出力に関するDC特性テストを行う場合、前記
出力テストイネーブル信号TEをH状態とする。
【0067】図4は、本第3実施例の動作を示すタイム
チャートである。
チャートである。
【0068】このタイムチャートにあっては、前記入力
端子PI1〜PI4それぞれから入力される入力信号I
N1〜IN4と、双方向の前記入出力端子PIOから入
力される入力信号IN5とが示されている。又、前記出
力テスト信号TS及び前記出力テストイネーブル信号T
Eが示されている。更に、前記入出力端子PIOに対応
する入力テスト回路として用いられる前記D型ラッチG
5の入力D及び出力Qと、前記NAND論理ゲートTG
が出力するテスト出力T5が示されている。又、前記出
力バッファBOのイネーブル制御に用いられる、前記エ
クスクルーシブOR論理ゲートG4が出力する信号OE
Nが示されている。
端子PI1〜PI4それぞれから入力される入力信号I
N1〜IN4と、双方向の前記入出力端子PIOから入
力される入力信号IN5とが示されている。又、前記出
力テスト信号TS及び前記出力テストイネーブル信号T
Eが示されている。更に、前記入出力端子PIOに対応
する入力テスト回路として用いられる前記D型ラッチG
5の入力D及び出力Qと、前記NAND論理ゲートTG
が出力するテスト出力T5が示されている。又、前記出
力バッファBOのイネーブル制御に用いられる、前記エ
クスクルーシブOR論理ゲートG4が出力する信号OE
Nが示されている。
【0069】この図4のタイムチャートにおいて、時刻
t11以前に、DC特性テストを行うべく、前記出力テス
ト選択信号TSをH状態に設定する。又、前記入力信号
IN1〜IN5がいずれもH状態に設定される。
t11以前に、DC特性テストを行うべく、前記出力テス
ト選択信号TSをH状態に設定する。又、前記入力信号
IN1〜IN5がいずれもH状態に設定される。
【0070】この後、時刻 t11では、前記入力信号IN
1がL状態となり、これに伴なって前記テスト出力T5
がH状態となる。時刻 t12では、前記入力信号IN2が
L状態となり、これに伴なって前記テスト出力T5がL
状態となる。時刻 t13では、前記入力信号IN3がL状
態となり、これに伴なって前記テスト出力T5がH状態
となる。時刻 t14では、前記入力信号IN4がL状態と
なり、これに伴なって、前記テスト出力T5がL状態と
なる。時刻 t15では、前記入力信号IN5がL状態とな
り、これに伴なって、前記テスト出力T5がH状態とな
る。
1がL状態となり、これに伴なって前記テスト出力T5
がH状態となる。時刻 t12では、前記入力信号IN2が
L状態となり、これに伴なって前記テスト出力T5がL
状態となる。時刻 t13では、前記入力信号IN3がL状
態となり、これに伴なって前記テスト出力T5がH状態
となる。時刻 t14では、前記入力信号IN4がL状態と
なり、これに伴なって、前記テスト出力T5がL状態と
なる。時刻 t15では、前記入力信号IN5がL状態とな
り、これに伴なって、前記テスト出力T5がH状態とな
る。
【0071】該時刻 t15において、このように前記入力
信号I5がL状態となると、全ての入力信号I1〜I5
がL状態となる。又、該時刻 t15にて、前記入力信号I
5がL状態となると、前記D型ラッチG5のその入力D
の論理状態、即ちL状態が取り込まれ、その出力QはL
状態となる。
信号I5がL状態となると、全ての入力信号I1〜I5
がL状態となる。又、該時刻 t15にて、前記入力信号I
5がL状態となると、前記D型ラッチG5のその入力D
の論理状態、即ちL状態が取り込まれ、その出力QはL
状態となる。
【0072】この後、時刻 t16において、前記入力信号
IN1〜IN5は全てH状態となる。これに伴なって、
前記D型ラッチG5のその入力Dへ入力される論理状態
もH状態となり、その出力Qの論理状態もH状態とな
る。
IN1〜IN5は全てH状態となる。これに伴なって、
前記D型ラッチG5のその入力Dへ入力される論理状態
もH状態となり、その出力Qの論理状態もH状態とな
る。
【0073】又、時刻 t17において、前記出力テストイ
ネーブル信号TEはH状態とされる。このような該出力
テストイネーブル信号TEの立上がりにおいて、前記D
型ラッチG5のその入力Aへ入力される論理状態が保持
される。この後、時刻 t18や時刻 t19等で、前記入力I
N1〜IN5へ入力信号パターンを入力することで、D
C特性テストを行う。
ネーブル信号TEはH状態とされる。このような該出力
テストイネーブル信号TEの立上がりにおいて、前記D
型ラッチG5のその入力Aへ入力される論理状態が保持
される。この後、時刻 t18や時刻 t19等で、前記入力I
N1〜IN5へ入力信号パターンを入力することで、D
C特性テストを行う。
【0074】又、時刻 t20において、このような一連の
DC特性テストを終了し、通常状態とすべく、前記出力
テスト選択信号TSがL状態とされる。又、前記出力テ
ストイネーブル信号TEについても、L状態とされてい
る。
DC特性テストを終了し、通常状態とすべく、前記出力
テスト選択信号TSがL状態とされる。又、前記出力テ
ストイネーブル信号TEについても、L状態とされてい
る。
【0075】このように、本第3実施例においては、双
方向の入出力端子PIOを有するものであっても、本発
明が適用されたDC特性テストを行うことができる。特
に、このような入出力端子PIOに対して、対応する入
力テスト回路の前記D型ラッチG5を備えることで、そ
の入力バッファBIの出力を保持し、その入力に関する
DC特性テストをも行うことができるようにしている。
又、このような双方向の入出力端子PIOの、出力につ
いてのDC特性テストをも可能となっている。
方向の入出力端子PIOを有するものであっても、本発
明が適用されたDC特性テストを行うことができる。特
に、このような入出力端子PIOに対して、対応する入
力テスト回路の前記D型ラッチG5を備えることで、そ
の入力バッファBIの出力を保持し、その入力に関する
DC特性テストをも行うことができるようにしている。
又、このような双方向の入出力端子PIOの、出力につ
いてのDC特性テストをも可能となっている。
【0076】
【発明の効果】以上説明したとおり、本発明によれば、
その半導体集積回路自体のDC特性テストの作業能率を
向上することができるという優れた効果を得ることがで
きる。
その半導体集積回路自体のDC特性テストの作業能率を
向上することができるという優れた効果を得ることがで
きる。
【図1】本発明が適用された半導体集積回路の第1実施
例あるいは第2実施例の論理回路図
例あるいは第2実施例の論理回路図
【図2】前記第2実施例に用いられる入力信号パターン
(テストパターン)を示す線図
(テストパターン)を示す線図
【図3】本発明が適用された半導体集積回路の第3実施
例の論理回路図
例の論理回路図
【図4】前記第3実施例の動作を示すタイムチャート
【図5】従来から行われている半導体集積回路の入力端
子及び出力端子に関するDC特性テストの回路図
子及び出力端子に関するDC特性テストの回路図
【図6】従来の入力に関するDC特性テストについて配
慮された半導体集積回路の回路図
慮された半導体集積回路の回路図
【図7】前記従来例に用いられる入力信号パターン(テ
ストパターン)の一例を示す線図
ストパターン)の一例を示す線図
1…半導体集積回路 3…内部回路 12…入力コントロール装置 14…入力トライバ 16…入力テスト電源 22a 、22b …コンパレータ 24…パス判定装置 26…出力テスト電源 BI1〜BIm 、B1、B2…入力バッファ BO1〜BOn 、B3…出力バッファ G1〜G4…AND論理ゲート G5…D型ラッチ PIO…入出力端子 PI1〜PIm …入力端子 PO1〜POn …出力端子 TG1〜TGm …NAND論理ゲート(入力テスト回
路) TM1〜TMn 、TM…マルチプレクサ(出力テスト回
路に用いられるもの) t11〜 t20…時刻
路) TM1〜TMn 、TM…マルチプレクサ(出力テスト回
路に用いられるもの) t11〜 t20…時刻
Claims (1)
- 【請求項1】内部回路として、所定の論理回路が作り込
まれた半導体集積回路において、 DC特性テストのテスト対象となる、当該半導体集積回
路の外部から前記内部回路へ信号を入力する際に用いら
れる、合計m 個の入力バッファと、 該入力バッファ毎に設けられ、前段となる別の当該入力
テスト回路のそのテスト出力T(i −1)と、当段の当
該入力テスト回路に対応する入力バッファのその出力と
の特定論理演算を行い、その演算結果を当段の当該入力
テスト回路のテスト出力Ti として出力する、互いにデ
イジチェイン接続される合計m 個の入力テスト回路と、 DC特性テストのテスト対象となる、前記内部回路から
当該半導体集積回路の外部へ信号を出力する際に用いら
れる、合計n 個の出力バッファと、 該出力バッファ毎に設けられ、対応する出力バッファの
出力を内部回路からの信号に応じて変化させるか、最終
段の前記入力テスト回路が出力する前記テスト出力Tm
に応じて変化させるか、所定の出力テスト選択信号に従
って選択する合計n 個の出力テスト回路とを備えたこと
を特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6140054A JPH085709A (ja) | 1994-06-22 | 1994-06-22 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6140054A JPH085709A (ja) | 1994-06-22 | 1994-06-22 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH085709A true JPH085709A (ja) | 1996-01-12 |
Family
ID=15259919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6140054A Pending JPH085709A (ja) | 1994-06-22 | 1994-06-22 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH085709A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003512628A (ja) * | 1999-10-19 | 2003-04-02 | アトメル・コーポレイション | デジタルcmosパッドのプログラマブルパラメトリックトグルテストのための装置および方法 |
JP2004212984A (ja) * | 2002-12-18 | 2004-07-29 | Semiconductor Energy Lab Co Ltd | 画像表示装置およびその検査方法 |
JP2006090915A (ja) * | 2004-09-27 | 2006-04-06 | Fujitsu Ltd | 半導体装置およびその試験方法 |
US7834838B2 (en) | 2002-12-18 | 2010-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and testing method of the same |
-
1994
- 1994-06-22 JP JP6140054A patent/JPH085709A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003512628A (ja) * | 1999-10-19 | 2003-04-02 | アトメル・コーポレイション | デジタルcmosパッドのプログラマブルパラメトリックトグルテストのための装置および方法 |
JP2004212984A (ja) * | 2002-12-18 | 2004-07-29 | Semiconductor Energy Lab Co Ltd | 画像表示装置およびその検査方法 |
JP4494001B2 (ja) * | 2002-12-18 | 2010-06-30 | 株式会社半導体エネルギー研究所 | 表示装置の検査方法 |
US7834838B2 (en) | 2002-12-18 | 2010-11-16 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and testing method of the same |
US8203519B2 (en) | 2002-12-18 | 2012-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and testing method of the same |
JP2006090915A (ja) * | 2004-09-27 | 2006-04-06 | Fujitsu Ltd | 半導体装置およびその試験方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10712387B2 (en) | First, second test domains and test mode select control circuitry | |
JP3340736B2 (ja) | 遅延欠陥試験方法と装置 | |
US6539511B1 (en) | Semiconductor integrated circuit devices with test circuit | |
US5907562A (en) | Testable integrated circuit with reduced power dissipation | |
JP2994666B2 (ja) | 境界走査試験セル | |
US4855669A (en) | System for scan testing of logic circuit networks | |
US5909453A (en) | Lookahead structure for fast scan testing | |
US5936448A (en) | Integrated circuit having independently testable input-output circuits and test method therefor | |
US7284174B2 (en) | Enhanced JTAG interface | |
JPH085709A (ja) | 半導体集積回路 | |
US7219282B2 (en) | Boundary scan with strobed pad driver enable | |
US5197070A (en) | Scan register and testing circuit using the same | |
US6496030B1 (en) | Scan flip-flop providing both scan and propagation delay testing | |
US7284171B2 (en) | Integrated circuit device | |
US20030070128A1 (en) | Scan path circuit for test of logic circuit | |
US7373570B2 (en) | LSI device having scan separators provided in number reduced from signal lines of combinatorial circuits | |
US6076178A (en) | Test circuit and method for DC testing LSI capable of preventing simultaneous change of signals | |
US20230258714A1 (en) | Icg test coverage with no timing overhead | |
JP3395773B2 (ja) | 半導体装置 | |
US7386773B2 (en) | Method and system for testing distributed logic circuitry | |
JP3285173B2 (ja) | アナログデジタル混載集積回路のテスト回路 | |
JPH0666890A (ja) | 半導体装置の試験装置 | |
JP2001144259A (ja) | 半導体集積回路 | |
JP2003337157A (ja) | 半導体装置のdcテスト回路及び方法 | |
JPH07198795A (ja) | 入出力バッファテスト回路 |