JPH085709A

JPH085709A - 半導体集積回路

Info

Publication number: JPH085709A
Application number: JP6140054A
Authority: JP
Inventors: Masaru Kobayashi; 賢小林
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-06-22
Filing date: 1994-06-22
Publication date: 1996-01-12

Abstract

(57)【要約】【目的】ＤＣ特性テストの作業能率を向上する。【構成】デイジチェイン接続されたＴＧ１〜ＴＧm に
ついて、その最終段のテスト出力Ｔm の論理状態が交互
にトグルするような、その各入力信号も適宜論理状態が
トグルする、入力端子ＰＩ１〜ＰＩm への入力信号パタ
ーンを入力する。出力テスト選択信号ＴＳをＨ状態とす
ることで、前記テスト出力Ｐm は出力端子ＰＯ１〜ＰＯ
n から出力することができる。入力に関するＤＣ特性テ
ストと、出力に関するＤＣ特性テストとを並行して行う
ことができ、作業時間を短縮することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、内部回路として、所定
の論理回路が作り込まれた半導体集積回路に係り、特
に、その半導体集積回路自体のＤＣ（direct current）
特性テストの作業能率を向上することができる半導体集
積回路に関する。

【０００２】

【従来の技術】半導体集積回路のテストとして、基本的
なものに、ＤＣ特性テストがある。このＤＣ特性テスト
は、テスト対象となる半導体集積回路の、入力端子や出
力端子又電源端子の、定常的な電圧や定常的な電流を測
定するというものである。

【０００３】例えば入力端子については、電源電圧に対
応する高レベル入力電圧ＶＩＨから、グランド電位に対
応する低レベル入力電圧ＶＩＬまでの、種々の電圧の信
号を入力する。この際、その入力端子に接続される入力
バッファの動作が正常であるか否かがテストされる。例
えば、該入力バッファの閾電圧ＶＴＨやＶＴＬ等が適正
であるかテストされる。

【０００４】又、入力端子に関するＤＣ特性テストにあ
っては、前記高レベル入力電圧ＶＩＨの信号入力時にお
ける入力信号電流、即ち高レベル入力電流ＩＩＨの測定
が行われる。又、前記低レベル入力電圧ＶＩＬの入力時
にあっては、その入力信号の電流、即ち低レベル入力電
流ＩＩＬを測定する。これら高レベル入力電流ＩＩＨの
測定や、低レベル入力電流ＩＩＬの測定によって、その
入力端子の入力インピーダンスが適性であるかテストさ
れるものである。

【０００５】又、半導体集積回路の出力端子にあって
は、ＤＣ特性テストとして、その出力端子の信号の電圧
の測定が行われる。例えば、その出力端子からＨ状態が
出力される場合の信号の出力電圧、即ち高レベル出力電
圧ＶＯＨの測定が行われる。又、その出力端子からＬ状
態が出力される際の信号の出力電圧、即ち低レベル出力
電圧ＶＯＬの測定が行われるものである。そのテスト対
象となる出力端子について、前記高レベル出力電圧ＶＯ
Ｈが規定以下であれば、正しいＨ状態を出力することが
できない。一方、その出力端子の前記低レベル出力電圧
ＶＯＬが規定以上であれば、正しくＬ状態を出力するこ
とはできない。

【０００６】又、半導体集積回路の電源については、入
力信号や出力信号が定常的な状態における、電源電流の
測定が行われる。ＭＯＳ（metal oxide semiconductor
）型の半導体集積回路では、定常状態における一般的
な電源電流はゼロ乃至は極小さい電流となる。ここで、
このような定常状態であっても大きな電源電流が流れる
場合には、その半導体集積回路の内部に、何らかの不良
が検出されるものである。

【０００７】図５は、従来から行われている半導体集積
回路のＤＣ特性テストにおける接続を示す回路図であ
る。

【０００８】この図５では、半導体集積回路１の入力Ｉ
や出力Ｏ等に関するＤＣ特性テストを行う際の接続例が
示されている。この図５においては、入力コントロール
装置１２と、入力ドライバ１４と、入力テスト電源１６
と、コンパレータ２２a 及び２２b と、パス判定装置２
４と、出力テスト電源２６とが用いられている。

【０００９】まず、前記半導体集積回路１の前記入力Ｉ
に関するＤＣ特性テストは、前記入力コントロール装置
１２と、前記入力ドライバ１４と、前記入力テスト電源
１６とを用いて行われる。

【００１０】前記入力コントロール装置１２は、前記半
導体集積回路１の前記入力Ｉへ順次入力する論理状態
を、信号Ｓ１１として出力する。又、該入力コントロー
ル装置１２は、後述する如く出力する前記高レベル入力
電圧ＶＩＨ及び前記低レベル入力ＶＩＬが可変な前記入
力テスト電源１６の、これら高レベル入力電圧ＶＩＨ及
び低レベル入力電圧ＶＩＬの設定を行う。

【００１１】前記入力テスト電源１６は、前記高レベル
入力電圧ＶＩＨと前記低レベル入力電圧ＶＩＬとを発生
する。前記高レベル入力電圧ＶＩＨは、前記半導体集積
回路１の前記入力Ｉへ入力されるＨ状態の電圧に対応す
る。前記低レベル入力電圧ＶＩＬは、前記半導体集積回
路１の前記入力Ｉへ入力される信号のＬ状態の電圧に対
応する。該入力テスト電源１６のこれら高レベル入力電
圧ＶＩＬ及び低レベル入力電圧ＶＩＬによって、前記入
力ドライバ１４の電源が供給される。該入力テスト電源
１６のこれら高レベル入力電圧ＶＩＨ及び低レベル入力
電圧ＶＩＬは、前記入力コントロール装置１２から入力
される信号に従って、その電圧が可変とされている。こ
れら高レベル入力電圧ＶＩＨ及び低レベル入力電圧入力
電圧ＶＩＬを変更することで、前記入力ドライバ１４が
前記半導体集積回路１へ出力するＨ状態の電圧やＬ状態
の電圧を設定するようにしている。

【００１２】前記入力ドライバ１４は、前記入力コント
ロール装置１２が出力する前記信号Ｓ１１と同一の論理
状態を、信号Ｓ１２として出力する。特に、該入力ドラ
イバ１４は、前記入力テスト電源１６から供給される電
源の電圧を変更することで、前記信号Ｓ１２のＨ状態の
電圧やＬ状態の電圧を可変とすることができる。

【００１３】一方、この図５において、前記半導体集積
回路１の出力端子のＤＣ特性テストについては、前記コ
ンパレータ２２a 及び２２b と、前記パス判定装置２４
と、出力テスト電源２６とが用いられる。

【００１４】まず、前記コンパレータ２２a 及び２２b
は、互いに同一のものであり、入力＋と、入力−と、出
力Ｕとを有する。これらコンパレータ２２a 及び２２b
は、その入力＋へ入力される電圧が、その入力−へ入力
される電圧以上となると、その出力ＵはＨ状態となる。
一方、これらコンパレータ２２a 及び２２b について
は、その入力＋へ入力される電圧が、その入力−へ入力
される電圧未満である場合、その出力ＵはＬ状態となる
ものである。

【００１５】前記コンパレータ２２a のその入力＋に
は、低レベル出力電圧ＶＯＬが入力されている。又、該
コンパレータ２２a のその入力−には、前記半導体集積
回路１が出力する信号Ｓ１３が入力されている。従っ
て、該コンパレータ２２a は、前記信号Ｓ１３が前記低
レベル出力電圧ＶＯＬ以下の場合、その前記出力Ｕから
Ｈ状態を出力する。一方、前記信号Ｓ１３が前記低レベ
ル出力電圧ＶＯＬより大きい場合、Ｌ状態を出力するも
のである。従って、該コンパレータ２２a が出力する前
記信号Ｓ１４により、前記信号Ｓ１３がＬ状態の際、そ
のＬ状態の電圧がその規定限界未満に正しく達している
か、即ち、Ｌ状態の電圧は前記低レベル出力電圧ＶＯＬ
未満という条件を満しているか否かを判定することがで
きる。

【００１６】又、前記コンパレータ２２b については、
その入力＋へは前記信号Ｓ１３が入力されており、その
入力−へは前記高レベル出力電圧ＶＯＨが入力されてい
る。従って、該コンパレータ２２b は、前記信号Ｓ１３
の電圧が前記高レベル出力電圧ＶＯＨ以上である場合、
その出力ＵからＨ状態を出力する。一方、前記信号Ｓ１
３の電圧が前記高レベル出力ＶＯＨより小さい場合、そ
の出力ＵからＬ状態を出力するというものである。従っ
て、該コンパレータ２２b によれば、その出力Ｕから出
力される前記信号Ｓ１５により、前記半導体集積回路１
が出力する前記信号Ｓ１３がＨ状態の場合、そのＨ状態
の電圧がその規定限界以上であるか、即ち、Ｈ状態の電
圧は前記高レベル出力電圧ＶＯＨ以上であるかが判定さ
れるものである。

【００１７】又、前記パス判定装置２４は、前記コンパ
レータ２２a が出力する前記信号Ｓ１４、及び前記コン
パレータ２２b が出力する前記信号Ｓ１５に基づいて、
又、前記半導体集積回路１が出力する前記信号Ｓ１３の
論理状態と突き合せることで、該信号Ｓ１３が規定の良
品条件を満しているかを判定することができる。即ち、
該パス判定装置２４は、前記信号Ｓ１３がＬ状態の場
合、前記信号Ｓ１４がＨ状態であれば、該信号Ｓ１３が
Ｌ状態となることに関しては不具合がないものと判定す
る。一方、該パス判定装置２４は、前記信号Ｓ１３がＨ
状態の場合には、前記信号Ｓ１５がＨ状態であれば、該
信号Ｓ１３のＨ状態について不具合がないものと判定す
るものである。

【００１８】前記出力テスト電源２６は、前記低レベル
出力電圧ＶＯＬと前記高レベル出力電圧ＶＯＨとを生成
する。まず、前記低レベル出力電圧ＶＯＬは、被テスト
対象となる前記半導体集積回路１がＬ状態を出力する場
合、正しくＬ状態が伝達されるための上限の電圧であ
る。即ち、前記半導体集積回路１がＬ状態を出力する場
合、その信号の電圧は該低レベル出力電圧ＶＯＬ以下と
なる必要がある。一方、前記高レベル出力電圧ＶＯＨ
は、被テスト対象となる前記半導体集積回路１がＨ状態
を出力する場合、正しくＨ状態を伝達するための下限の
電圧である。即ち、前記半導体集積回路１がＨ状態を出
力する場合、その電圧は前記高レベル出力電圧ＶＯＨ以
上となる必要があるものである。

【００１９】このように図５に示されるように、入力端
子や出力端子に関するＤＣ特性テストを行うことができ
る。即ち、入力端子に入力されるＬ状態やＨ状態を、被
テスト対象となる前記半導体集積回路１がその信号を正
しく入力できるかを判定することができる。又、被テス
ト対象となる前記半導体集積回路１が出力する信号が、
正しくＬ状態やＨ状態を出力し伝達するものであるか否
かを判定することができる。

【００２０】又、前記図５に示されるようなＤＣ特性テ
ストを行う際の作業能率を向上させるため、様々な技術
が開示されている。

【００２１】図６は、その半導体集積回路自体のＤＣ特
性テストの作業能率の向上が図られたものの論理回路図
である。この図６においては、入力端子ＰＩ１〜ＰＩm
により信号が入力され、出力端子ＰＯ１〜ＰＯn により
信号が出力される、内部回路３が作り込まれた半導体集
積回路が示されている。該内部回路３には、その半導体
集積回路を機能させるための所定の論理回路が作り込ま
れているものである。

【００２２】このような半導体集積回路において、前記
入力端子ＰＩ１〜ＰＩm については、ＤＣ特定テストに
ついて配慮されている。

【００２３】即ち、これら入力端子ＰＩ１〜ＰＩm それ
ぞれには、入力テスト回路として、ＮＡＮＤ論理ゲート
ＴＧ１〜ＴＧm が接続されている。これら入力テスト回
路とされるＮＡＮＤ論理ゲートＴＧ１〜ＴＧn は、前記
入力端子ＰＩ１〜ＰＩm に対応して設けられる入力バッ
ファＢＩ１〜ＢＩm 毎に設けられている。又、これら入
力テスト回路については、ある１つの入力テスト回路の
出力をテスト出力Ｔiとすれば、前段の入力テスト回路
のそのテスト出力Ｔ（i −１）と、当段の入力テスト回
路に対応する入力バッファのその出力との、論理積演算
を行うものである。

【００２４】又、このような各入力バッファＢＩ１〜Ｂ
Ｉm 毎に設けられた、これら入力テスト回路とされるＮ
ＡＮＤ論理ゲートＴＧ１〜ＴＧm は、互いにデイジチェ
イン接続されているものである。又、このようにデイジ
チェイン接続された最終段の前記ＮＡＮＤ論理ゲートＴ
Ｇm が出力する前記テスト出力Ｔm は、出力バッファＢ
３及び出力端子ＰＫ３を経て、半導体集積回路の外部へ
出力されている。

【００２５】図７は、前記入力テスト回路に関する動作
を示す線図である。

【００２６】この図７においては、前記図６に示される
“m ”を５としたときの、前記入力端子ＰＩ１の信号
（この図７中でＡで示される）と、前記入力端子ＰＩ２
の信号（Ｂで示される）と、前記入力端子ＰＩ３の信号
（Ｃで示される）と、前記入力端子ＰＩ４の信号（Ｄで
示される）と、前記入力端子ＰＩ５の信号（Ｅで示され
る）と共に、前記テスト出力Ｔ７として出力され、前記
出力バッファＢ３から出力される出力信号ＴＯが示され
ている。

【００２７】又、この図７に示されるように、ステップ
１からステップ１１へのそれぞれの、Ａ〜Ｅに示される
入力信号パターンは、前記入力端子ＰＩ１〜ＰＩ５へ、
テストパターンとして順次入力されるものである。又、
各ステップで入力される信号パターンに対して、この図
７に対応して示される出力信号ＴＯの論理状態と、同一
のものが前記出力端子ＰＴ３から出力されれば、そのス
テップについては特に不具合がないものとするものであ
る。このように各ステップの入力パターンを順次入力す
ることで、前記入力バッファＢＩ１〜ＢＩ５等の不良を
検出することが可能である。

【００２８】特に、この図７に示されるステップ１から
ステップ１１の入力信号パターンを順次入力しながら、
前記図５に示される前記入力ドライバ１４に供給される
電圧を、前記入力テスト電源１６にて変更しながら測定
することができる。即ち、許容された電圧を入力信号が
入力された際に、正しく論理状態を判定することができ
るかテストされるものである。

【００２９】

【発明が達成しようとする課題】しかしながら、前記図
６に示されるものは、ＤＣ特性テストの、特に入力に関
するものである。前述の如く、ＤＣ特性テストは、入力
端子に関するものと出力端子に関するものと、それぞれ
特定の入力信号パターンを用いながら独立して行われる
ものであった。

【００３０】このため、多数の入力信号パターンを用い
た入力端子に関するＤＣ特性テストと、更に多数の入力
信号パターンを用いる傾向のある出力端子に関するＤＣ
特性テストとを、このように独立して行うため、全体の
作業時間は長くなってしまうものである。特に、出力端
子に関するＤＣ特性テストは、入力端子に関するＤＣ特
性テストより多くのテストパターン及びテスト時間を要
するものであり、作業時間が掛るものであった。

【００３１】このような出力端子に関するＤＣ特性テス
トにあっては、対象となる出力端子を、Ｌ状態からＨ状
態へとトグルしたり、Ｈ状態からＬ状態へとトグルさせ
る必要がある。このようなトグルは、テスト対象となる
前記半導体集積回路１の入力端子へと、特定の入力信号
パターンを順次入力しながら行うものである。

【００３２】通常、テスト対象となる出力端子が所望の
論理状態となったところで、テスト対象となる前記半導
体集積回路１へ入力される信号を固定し、前述のような
前記コンパレータ２２a や２２b 又前記パス判定装置２
４を用いた判定を行うものであった。又、このような各
出力端子に関するＤＣ特性テストは、対象となる前記半
導体集積回路１の全ての出力端子に対して、順次行われ
るものである。

【００３３】従って、半導体集積回路１の入力端子の数
が増加すると、１つの入力信号パターンの長さも長くな
ってしまう。又、出力端子の数が増加すれば、それだけ
テスト対象が増加し、作業時間が延長してしまうもので
ある。

【００３４】本発明は、前記従来の問題点を解決するべ
くなされたもので、その半導体集積回路自体のＤＣ特性
テストの作業能率を向上することができる半導体集積回
路を提供することを目的とする。

【００３５】

【課題を達成するための手段】本発明は、内部回路とし
て、所定の論理回路が作り込まれた半導体集積回路にお
いて、ＤＣ特性テストのテスト対象となる、当該半導体
集積回路の外部から前記内部回路へ信号を入力する際に
用いられる、合計m 個の入力バッファと、該入力バッフ
ァ毎に設けられ、前段となる別の当該入力テスト回路の
そのテスト出力Ｔ（i −１）と、当段の当該入力テスト
回路に対応する入力バッファのその出力との特定論理演
算を行い、その演算結果を当段の当該入力テスト回路の
テスト出力Ｔi として出力する、互いにデイジチェイン
接続される合計m 個の入力テスト回路と、ＤＣ特性テス
トのテスト対象となる、前記内部回路から当該半導体集
積回路の外部へ信号を出力する際に用いられる、合計n
個の出力バッファと、該出力バッファ毎に設けられ、対
応する出力バッファの出力を内部回路からの信号に応じ
て変化させるか、最終段の前記入力テスト回路が出力す
る前記テスト出力Ｔm に応じて変化させるか、所定の出
力テスト選択信号に従って選択する合計n 個の出力テス
ト回路とを備えることにより、前記課題を達成したもの
である。

【００３６】

【作用】前述したように、半導体集積回路のＤＣ特性テ
ストは、従来、入力端子に関するものと出力端子に関す
るものとが、独立して行われているものであった。ま
ず、入力端子に関するＤＣ特性テストについては、複数
の入力信号パターンを要するものであり、テスト時間を
要するものであった。又、出力端子に関するＤＣ特性テ
ストについては、より一層多くの入力信号パターンを要
するものである。

【００３７】このため、本発明にあっては、このような
入力端子に関するＤＣ特性テストと、このような出力端
子に関するＤＣ特性テストとを同時に行うことで、その
ＤＣ特性テスト全体に要する作業時間を短縮し、作業能
率を向上するようにしている。

【００３８】又、出力端子に関するＤＣ特性テストにつ
いては、入力端子に関するＤＣ特性テスト等に比べて
も、従来、より一層多くの入力信号パターンを要するも
のなので、本発明ではこの点を改善するようにしてい
る。

【００３９】即ち、出力テスト選択信号を用い、“テス
ト状態”あるいは“通常状態”の選択を行うようにして
いる。テスト状態が選択された場合には、本発明では、
その半導体集積回路の出力端子の論理状態を、該半導体
集積回路外部からより容易に変更設定できるようにして
いる。従って、出力端子の論理状態を設定するために、
多くの入力信号パターンを入力する必要がなく、作業能
率を向上することができる。

【００４０】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００４１】図１は、本発明が適用された半導体集積回
路の第１実施例の論理回路図である。

【００４２】この図１においては、半導体集積回路に
は、内部回路３へと、所定の論理回路が作り込まれてい
る。該内部回路３は、入力端子ＰＩ１〜ＰＩm 及び入力
バッファＢＩ１〜ＢＩm により、その半導体集積回路外
部から信号を入力する。又、該内部回路３は、出力バッ
ファＢＯ１〜ＢＯn 又出力端子ＰＯ１〜ＰＯn により、
その半導体集積回路外部へと信号を出力する。

【００４３】又、本第１実施例の半導体集積回路は、Ｎ
ＡＮＤ論理ゲートＴＧ１〜ＴＧm と、マルチプレクサＴ
Ｍ１〜ＴＭn と、入力バッファＢ１及びＢ２と、ＡＮＤ
論理ゲートＧ１及びＧ２とを備えるものである。

【００４４】まず、前記ＮＡＮＤ論理ゲートＴＧ１は、
前記図６に示した同符号のものと同様、入力テスト回路
となっている。又、最終段の前記ＮＡＮＤ論理ゲートＴ
Ｇmが出力するそのテスト出力Ｔm は、後述する前記マ
ルチプレクサＴＭ１〜ＴＭn全ての、その入力１へと入
力されている。

【００４５】この図１に示されるように、デイジチェイ
ン接続された前記ＮＡＮＤ論理ゲートＴＧ１〜ＴＧm に
ついては、前記図７を用いて前述したような動作をする
ものである。従って、前記図７に示されるような入力信
号パターンを入力した場合、前記テスト出力信号Ｐm
（前記図７で前記出力信号ＴＯに相当）は、ステップが
１つ進む毎に、Ｈ状態とＬ状態とがトグルする。

【００４６】前記マルチプレクサＴＭ１〜ＴＭn は、本
発明の出力テスト回路に相当するものである。該マルチ
プレクサＰＭ１〜ＰＭn は、合計n 個の前記出力バッフ
ァＢＯ１〜ＢＯn 毎に設けられている。又、該マルチプ
レクサＴＭ１〜ＴＭn は、対応する前記出力バッファＢ
Ｏ１〜ＢＯn の出力を、前記内部回路３からの信号に応
じて変化させるか、最終段の前記ＮＡＮＤ論理ゲートＴ
Ｇm （入力テスト回路）が出力する前記テスト出力Ｔm
に応じて変化させるか、出力テスト選択信号ＴＳに従っ
て選択するものである。

【００４７】具体的には、該マルチプレクサＴＭ１〜Ｔ
Ｍn は、その選択入力Ｓへ入力される前記出力テスト選
択信号ＴＳに従って、その入力０へ入力される前記内部
回路３からの信号、あるいはその入力１へ入力される前
記テスト出力Ｔm とのいずれか一方を選択し、選択され
たものをその出力Ｕへ出力するというものである。即
ち、該マルチプレクサＴＭ１〜ＴＭn は、前記出力テス
ト選択信号ＴＳがＬ状態であれば、前記内部回路３から
の論理状態を対応する前記出力バッファＢＯ１〜ＢＯn
へ出力する。一方、該マルチプレクサＴＭ１〜ＴＭn
は、前記出力テスト信号ＴＳがＨ状態の場合、前記テス
ト出力Ｔm を対応する前記出力バッフアＢＯ１〜ＢＯn
へと出力するものである。

【００４８】なお、前記図１において、出力バッファＢ
Ｏ（n −１）及びＢＯn については、トライステート出
力となっている。又、このようなトライステート出力の
制御は、前記ＡＮＤ論理ゲートＧ１あるいはＧ２によっ
て行われている。

【００４９】これらＡＮＤ論理ゲートＧ１及びＧ２にお
いて、入力バッファＢ２を介して入力される出力テスト
イネーブル信号ＴＥがＨ状態となると、前記出力バッフ
ァＢＯ（n −１）及びＢＯn は、いずれも、選択状態
（イネーブル状態）となり、それぞれに入力される出力
Ｏ１〜Ｏn の信号の論理状態をそのまま出力する。

【００５０】又、これら出力バッファＢＯ（n −１）及
びＢＯn は、前記出力テストイネーブル信号ＴＥがＬ状
態となると、それぞれ対応する前記内部回路３からのイ
ネーブル信号ＴＥ１又はＴＥ２に応じて動作するもので
ある。即ち、前記出力テストイネーブル信号ＴＥがＬ状
態の場合、前記出力バッファＢＯ（n −１）はイネーブ
ル信号ＴＥ１に応じ、前記出力バッファＢＯn はイネー
ブル信号ＴＥ２に応じ、それぞれの論理状態の出力、あ
るいはそれぞれの出力のハイインピーダンス状態の制御
がなされる。

【００５１】このような本第１実施例においては、ま
ず、通常動作時は、前記出力テスト選択信号ＴＳをＬ状
態とし、前記出力テストイネーブル信号ＴＥをＬ状態と
する。これによって、前記マルチプレクサＴＭ１〜ＴＭ
n は、いずれも、それぞれの入力０をそれぞれの出力Ｕ
へ接続する。これによって、前記内部回路３の出力Ｏ１
〜Ｏn は、それぞれ前記出力端子ＴＯ１〜ＴＯn へ接続
される。従って、該内部回路３は、前述のような入力テ
スト回路や、前述のような接続テスト回路に拘らず動作
する。

【００５２】一方、本第１実施例において、入力端子に
関するＤＣ特性テストを行い、出力端子に関するＤＣ特
性テストを行う場合には、前記出力テスト選択信号ＴＳ
をＨ状態とし、前記出力テストイネーブル信号ＴＥをＨ
状態とする。この後、前記入力端子ＰＩ１〜ＰＩm へ
と、前記図７に示されるような入力信号パターンを順次
入力する。

【００５３】即ち、このような入力信号パターンにおい
て、まず、前記入力端子ＰＩ１〜ＰＩm 全てをＨ状態と
する。この後、各ステップ毎に、前記入力端子ＰＩ１か
ら前記入力端子ＰＩm まで、１ピン毎にＬ状態へ設定し
ていく。（m ＋１）ステップ後、全ての前記入力端子Ｐ
Ｉ１〜ＰＩm がＬ状態となった後には、今度は前記入力
端子ＰＩm 側から前記入力端子ＰＩ１側へと、各ステッ
プ毎に順次、Ｈ状態へと切換えていく。

【００５４】このようにすると、前記テスト出力Ｔm の
論理状態は、１ステップ毎に、Ｈ状態とＬ状態とを交互
にトグルするようになる。又、このような該テスト出力
Ｔmは、前記マルチプレクサＴＭ１〜ＴＭn 及び前記出
力バッファＢＯ１〜ＢＯn を経て、それぞれ前記出力端
子ＰＯ１〜ＰＯn から出力される。

【００５５】従って、このような入力信号パターンを順
次入力しながら、前記出力端子ＰＯ１〜ＰＩn のいずれ
かの出力を観測することで、まず、前述のような入力端
子のＤＣ特性テストを行うことができる。又、同時に前
記出力端子ＰＯ１〜ＰＯn の信号のトグルを観測するこ
とで、それぞれの出力端子のＤＣ特性テストをも同時に
行うことが可能である。

【００５６】ここで、入力端子のＤＣ特性テストについ
て考えた場合、m 本の入力端子数の場合、略（m ×２＋
１）ステップの入力信号のパターンを必要とする。一
方、出力端子に関するＤＣ特性テストについて考えた場
合、n 本の前記出力端子ＰＯ１〜ＰＯn を１ピンづつ３
ステップでＤＣ特性テストを行う場合には、（n ×３）
の入力信号パターンを要するものである。

【００５７】ここで、本実施例においては、入力端子に
関するＤＣ特性テストと、出力端子に関するＤＣ特性テ
ストを並行実行することができる。従って、入力端子に
関するＤＣ特性テストと出力端子に関するＤＣ特性テス
トとをいずれも終了するためには、（n ×２＋１）ある
いは（n ×３）のいずれか大きい方のステップ数だけ、
入力信号のテストパターンを入力すればよく、テスト時
間の短縮を図ることが可能である。

【００５８】なお、前記入力テスト回路とされた本第１
実施例の前記ＮＡＮＤ論理ゲートＴＧ１〜ＴＧm につい
ては、このようなＮＡＮＤ論理ゲートに限定されるもの
ではない。即ち、それぞれ、ＡＮＤ論理ゲートであって
もよく、ＯＲ論理ゲートであってもよく、ＮＯＲ論理ゲ
ートであってもよく、エクスクルーシブＯＲ論理ゲート
であってもよい。

【００５９】又、その他予め論理が定まったものであれ
ば、大抵のものも用いることができる。場合によって
は、異なる論理を演算するものを混在することも考えら
れるものである。

【００６０】例えば、前記ＮＡＮＤ論理ゲートＴＧ１〜
ＴＧm を、全てＡＮＤ論理ゲートとし、前記入力端子Ｐ
Ｉ１〜ＰＩm の本数を７本（n ＝７）とした場合、図２
に示されるような入力信号のテストパターンを入力すれ
ばよい。なお、ＡＮＤ論理ゲートを用いこの図２に示さ
れるような入力信号パターンを入力するものを、以降、
第２実施例と称する。

【００６１】なお、前記第１実施例あるいは前記第２実
施例において、前記出力バッファＢＯ（n −１）及びＢ
Ｏn をいずれも通常の出力バッファ（トライステート出
力ではないもの）とし、ＤＣ特性テストの対象となる出
力端子に関して、全ての出力バッファが通常のもの（ト
ライステート出力ではないもの）とすることもできる。
この場合、前記出力テストイネーブル信号ＴＥは不要で
ある。従って、入力端子ＰＴ１、入力バッファＢ２、Ａ
ＮＤ論理ゲートＧ１及び図２を省略することができる。

【００６２】図３は、本発明が適用された半導体集積回
路の第３実施例の論理回路図である。

【００６３】この図３に示される如く、本第３実施例に
おいては、前記第１実施例における入力端子の数を４と
し（m ＝４）、出力端子の数を５とし（n ＝５）とした
ものである。又、このようなものに、双方向の入出力端
子ＰＩＯを用いると共に、又入力バッファＢＩ及びトラ
イステート出力の出力バッファＢＯによる双方向バッフ
ァを用いるようにしている。

【００６４】このため、本第３実施例については、特
に、入力テスト回路として用いられるＮＡＮＤ論理ゲー
トＴＧとＤ型ラッチＧ５を備える。又、出力テスト回路
としてマルチプレクサＴＭを備える。双方向の入出力バ
ッファの前記出力バッファＢＯのイネーブルを制御する
ため、ＡＮＤ論理ゲートＧ３及びエクスクルーシブＯＲ
論理ゲートＧ４を備える。

【００６５】本第３実施例にあっても、通常状態で、Ｄ
Ｃ特性テストを行わない場合には、前記出力テスト選択
信号ＴＳをＬ状態とし、前記出力テストイネーブル信号
ＴＥをＬ状態とする。これによって、例えば前記入出力
端子ＰＩＯについても、通常の動作を行うことができ
る。即ち、前記マルチプレクサＴＭは前記内部回路３の
出力Ｏ６を選択する。又、トライステート出力の出力バ
ッファＢＯのイネーブルの制御は、イネーブル信号ＴＥ
３によって行うことができる。該イネーブル信号ＴＥ３
がＬ状態であれば、前記出力バッファＢＯはイネーブル
状態となり、該イネーブル信号ＴＥ３がＨ状態であれ
ば、ディスイネーブル状態となる。

【００６６】一方、ＤＣ特性テストを行うテスト状態に
あっては、前記出力テスト選択信号ＴＳをＨ状態とす
る。又、前記入出力端子ＰＩＯの、特に入力に関するＤ
Ｃ特性テストを行う場合、前記出力テストイネーブル信
号ＴＥをＬ状態とする。一方、前記入出力端子ＰＩＯ
の、特に出力に関するＤＣ特性テストを行う場合、前記
出力テストイネーブル信号ＴＥをＨ状態とする。

【００６７】図４は、本第３実施例の動作を示すタイム
チャートである。

【００６８】このタイムチャートにあっては、前記入力
端子ＰＩ１〜ＰＩ４それぞれから入力される入力信号Ｉ
Ｎ１〜ＩＮ４と、双方向の前記入出力端子ＰＩＯから入
力される入力信号ＩＮ５とが示されている。又、前記出
力テスト信号ＴＳ及び前記出力テストイネーブル信号Ｔ
Ｅが示されている。更に、前記入出力端子ＰＩＯに対応
する入力テスト回路として用いられる前記Ｄ型ラッチＧ
５の入力Ｄ及び出力Ｑと、前記ＮＡＮＤ論理ゲートＴＧ
が出力するテスト出力Ｔ５が示されている。又、前記出
力バッファＢＯのイネーブル制御に用いられる、前記エ
クスクルーシブＯＲ論理ゲートＧ４が出力する信号ＯＥ
Ｎが示されている。

【００６９】この図４のタイムチャートにおいて、時刻
t₁₁以前に、ＤＣ特性テストを行うべく、前記出力テス
ト選択信号ＴＳをＨ状態に設定する。又、前記入力信号
ＩＮ１〜ＩＮ５がいずれもＨ状態に設定される。

【００７０】この後、時刻 t₁₁では、前記入力信号ＩＮ
１がＬ状態となり、これに伴なって前記テスト出力Ｔ５
がＨ状態となる。時刻 t₁₂では、前記入力信号ＩＮ２が
Ｌ状態となり、これに伴なって前記テスト出力Ｔ５がＬ
状態となる。時刻 t₁₃では、前記入力信号ＩＮ３がＬ状
態となり、これに伴なって前記テスト出力Ｔ５がＨ状態
となる。時刻 t₁₄では、前記入力信号ＩＮ４がＬ状態と
なり、これに伴なって、前記テスト出力Ｔ５がＬ状態と
なる。時刻 t₁₅では、前記入力信号ＩＮ５がＬ状態とな
り、これに伴なって、前記テスト出力Ｔ５がＨ状態とな
る。

【００７１】該時刻 t₁₅において、このように前記入力
信号Ｉ５がＬ状態となると、全ての入力信号Ｉ１〜Ｉ５
がＬ状態となる。又、該時刻 t₁₅にて、前記入力信号Ｉ
５がＬ状態となると、前記Ｄ型ラッチＧ５のその入力Ｄ
の論理状態、即ちＬ状態が取り込まれ、その出力ＱはＬ
状態となる。

【００７２】この後、時刻 t₁₆において、前記入力信号
ＩＮ１〜ＩＮ５は全てＨ状態となる。これに伴なって、
前記Ｄ型ラッチＧ５のその入力Ｄへ入力される論理状態
もＨ状態となり、その出力Ｑの論理状態もＨ状態とな
る。

【００７３】又、時刻 t₁₇において、前記出力テストイ
ネーブル信号ＴＥはＨ状態とされる。このような該出力
テストイネーブル信号ＴＥの立上がりにおいて、前記Ｄ
型ラッチＧ５のその入力Ａへ入力される論理状態が保持
される。この後、時刻 t₁₈や時刻 t₁₉等で、前記入力Ｉ
Ｎ１〜ＩＮ５へ入力信号パターンを入力することで、Ｄ
Ｃ特性テストを行う。

【００７４】又、時刻 t₂₀において、このような一連の
ＤＣ特性テストを終了し、通常状態とすべく、前記出力
テスト選択信号ＴＳがＬ状態とされる。又、前記出力テ
ストイネーブル信号ＴＥについても、Ｌ状態とされてい
る。

【００７５】このように、本第３実施例においては、双
方向の入出力端子ＰＩＯを有するものであっても、本発
明が適用されたＤＣ特性テストを行うことができる。特
に、このような入出力端子ＰＩＯに対して、対応する入
力テスト回路の前記Ｄ型ラッチＧ５を備えることで、そ
の入力バッファＢＩの出力を保持し、その入力に関する
ＤＣ特性テストをも行うことができるようにしている。
又、このような双方向の入出力端子ＰＩＯの、出力につ
いてのＤＣ特性テストをも可能となっている。

【００７６】

【発明の効果】以上説明したとおり、本発明によれば、
その半導体集積回路自体のＤＣ特性テストの作業能率を
向上することができるという優れた効果を得ることがで
きる。

【図面の簡単な説明】

【図１】本発明が適用された半導体集積回路の第１実施
例あるいは第２実施例の論理回路図

【図２】前記第２実施例に用いられる入力信号パターン
（テストパターン）を示す線図

【図３】本発明が適用された半導体集積回路の第３実施
例の論理回路図

【図４】前記第３実施例の動作を示すタイムチャート

【図５】従来から行われている半導体集積回路の入力端
子及び出力端子に関するＤＣ特性テストの回路図

【図６】従来の入力に関するＤＣ特性テストについて配
慮された半導体集積回路の回路図

【図７】前記従来例に用いられる入力信号パターン（テ
ストパターン）の一例を示す線図

【符号の説明】

１…半導体集積回路３…内部回路１２…入力コントロール装置１４…入力トライバ１６…入力テスト電源２２a 、２２b …コンパレータ２４…パス判定装置２６…出力テスト電源ＢＩ１〜ＢＩm 、Ｂ１、Ｂ２…入力バッファＢＯ１〜ＢＯn 、Ｂ３…出力バッファＧ１〜Ｇ４…ＡＮＤ論理ゲートＧ５…Ｄ型ラッチＰＩＯ…入出力端子ＰＩ１〜ＰＩm …入力端子ＰＯ１〜ＰＯn …出力端子ＴＧ１〜ＴＧm …ＮＡＮＤ論理ゲート（入力テスト回
路）ＴＭ１〜ＴＭn 、ＴＭ…マルチプレクサ（出力テスト回
路に用いられるもの） t₁₁〜 t₂₀…時刻

Claims

【特許請求の範囲】

【請求項１】内部回路として、所定の論理回路が作り込
まれた半導体集積回路において、ＤＣ特性テストのテスト対象となる、当該半導体集積回
路の外部から前記内部回路へ信号を入力する際に用いら
れる、合計m 個の入力バッファと、該入力バッファ毎に設けられ、前段となる別の当該入力
テスト回路のそのテスト出力Ｔ（i −１）と、当段の当
該入力テスト回路に対応する入力バッファのその出力と
の特定論理演算を行い、その演算結果を当段の当該入力
テスト回路のテスト出力Ｔi として出力する、互いにデ
イジチェイン接続される合計m 個の入力テスト回路と、ＤＣ特性テストのテスト対象となる、前記内部回路から
当該半導体集積回路の外部へ信号を出力する際に用いら
れる、合計n 個の出力バッファと、該出力バッファ毎に設けられ、対応する出力バッファの
出力を内部回路からの信号に応じて変化させるか、最終
段の前記入力テスト回路が出力する前記テスト出力Ｔm
に応じて変化させるか、所定の出力テスト選択信号に従
って選択する合計n 個の出力テスト回路とを備えたこと
を特徴とする半導体集積回路。