JP2006090915A - 半導体装置およびその試験方法 - Google Patents
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Abstract
【解決手段】 同一構成のデジタルフィルタ150a〜150cを試験対象回路としたとき、試験時の出力値と期待値とを比較する比較回路160a〜160cをデジタルフィルタ150a〜150cに対してそれぞれ1つずつ設けて、デジタルフィルタ150aおよび150bの出力値が、それぞれ他のデジタルフィルタ150bおよび150cに対応する比較回路160bおよび160cの期待値として入力されるように、デジタルフィルタと比較回路とをデイジーチェーン接続する。そして、BISTコントローラ180から各デジタルフィルタ150a〜150cに同一の試験用信号を入力すると、比較回路160a〜160cの比較結果を基に異常な回路の有無を検出することができる。
【選択図】 図1
Description
図8に示すLSIチップ500には、信号受信回路の一部としてデジタルフィルタ510が設けられている。このデジタルフィルタ510は、例えば、多相クロックのそれぞれにより受信信号をラッチした信号を受けて、そのラッチした各信号およびその元になるクロックを選択するためのコード信号を出力するものであり、信号の受信チャネル数に応じて同じ構成のものが多数、LSIチップ500上に設けられている。
図2は、本実施の形態に係る信号受信回路が搭載される半導体チップの構成例を示す図である。また、図3は、この信号受信回路の用途を説明するための図である。
図4に示すように、信号受信回路100(100−1〜100−n,ただしnは2以上の整数)は、外部からの入力データを受信する差動アンプからなる入力回路110と、入力回路110の出力データを、多相クロックのそれぞれでラッチするサンプラー回路120と、サンプラー回路120にラッチされた各データ、および上記の多相クロックのうちの1つをそれぞれ選択的に出力する選択回路130および140と、これらの選択回路130および140の動作を制御するためのコード信号を出力するデジタルフィルタ150を具備する。
以下の説明では例として、同一半導体チップ上に同じ構成を有する3つの信号受信回路100a〜100cが設けられている場合について説明する。図1に示すように、信号受信回路100a〜100cにはそれぞれデジタルフィルタ150a〜150cが設けられ、これらのデジタルフィルタ150a〜150cは、上述したように、PDC151a〜151c、レジスタ152a〜152c、加算回路153a〜153cをそれぞれ具備する。また、本実施の形態ではこれらに加えて、デジタルフィルタ150a〜150cの試験用回路として、信号受信回路100a〜100cには、比較回路160a〜160cと、出力選択回路170a〜170cとがそれぞれ設けられている。さらに、各デジタルフィルタ150a〜150cに同一の試験用信号を供給するBISTコントローラ180も、同一の半導体チップ上に設けられている。
図5に示すように、比較回路160は、EOR(排他的論理和)ゲート回路161と2つのフリップフロップ(FF)162および163とからなり、出力選択回路170は、AND(論理積)ゲート回路171およびFF172からなる。
図6に示すように、信号受信回路100aに対応する出力選択回路170aのFF172aの出力信号が、信号受信回路100bに対応する比較回路160bのEORゲート回路161bの期待値入力端子に入力されるように結線される。同様に、信号受信回路100bに対応する出力選択回路170bのFF172bの出力信号が、信号受信回路100cに対応する比較回路160cのEORゲート回路161cの期待値入力端子に入力されるように結線される。また、比較回路160aのEORゲート回路161aの各入力端子は短絡される。
なお、図7において、ノードCLXは、FF162a〜162c,163a〜163c、172a〜172c、154a〜154c,193のそれぞれのクリア端子に接続されたノードであり、このノードCLXがLレベルからHレベルに変化した時点で動作試験が開始される。
まず、試験結果が“Pass”と判定される場合に動作について説明する。例えば、試験が開始されたタイミングT11では、ノードn0a〜n0cはいずれもHレベルとなっている。この場合、次のクロックの立ち上がりのタイミングT12で、これらの信号がFF154a〜154cでラッチされて、ノードn1a〜n1cがともにHレベルとなる。
110 入力回路
120 サンプラー回路
130,140 選択回路
150,150a〜150c デジタルフィルタ
151,151a〜151c PDC
152,152a〜152c レジスタ
153,153a〜153c 加算回路
160,160a〜160c 比較回路
170,170a〜170c 出力選択回路
180 BISTコントローラ
Claims (10)
- 同一の半導体チップ上に同一構成の電気回路が複数搭載された半導体装置において、
前記電気回路に対してそれぞれ1つずつ設けられ、前記各電気回路の出力値と期待値とを比較する複数の比較回路を有し、
前記電気回路の出力値が他の前記電気回路に対応する前記比較回路の前記期待値として入力されるように前記電気回路と前記比較回路とをデイジーチェーン接続したことを特徴とする半導体装置。 - 前記電気回路に対してそれぞれ1つずつ設けられ、当該電気回路の前記比較回路の各入力値が一致した場合には対応する前記電気回路の出力値を他の前記比較回路の前記期待値としてそのまま出力し、前記比較回路の各入力値が一致しなかった場合には固定値を出力する複数の出力選択回路をさらに有することを特徴とする請求項1記載の半導体装置。
- いずれか1つの前記電気回路に対応する前記比較回路には、前記期待値として当該電気回路の出力値を入力させるように接続し、当該比較回路側から見てデイジーチェーン接続構造の最も末端側に位置する前記比較回路の比較結果を試験結果として出力するようにしたことを特徴とする請求項2記載の半導体装置。
- 前記比較回路は、対応する前記電気回路からの出力値をクロックの入力タイミングでラッチする第1のラッチ回路と、一方の入力端子に前記第1のラッチ回路の出力信号が入力される排他的論理和ゲート回路とを具備し、
前記出力選択回路は、対応する前記比較回路の前記排他的論理和ゲート回路の出力信号が正論理のとき、当該比較回路の前記第1のラッチ回路への入力と同じタイミングで、対応する前記電気回路からの出力値をラッチして、接続された他の前記比較回路の前記排他的論理和ゲート回路の他方の入力端子に対して供給する第2のラッチ回路を具備することを特徴とする請求項3記載の半導体装置。 - 前記比較回路は、前記排他的論理和ゲート回路の反転信号を前記クロックの入力タイミングでラッチする第3のラッチ回路を具備し、
前記出力選択回路は、対応する前記比較回路の前記第3のラッチ回路の出力信号と、当該比較回路の前記第1のラッチ回路への出力信号との論理積をとる論理積ゲート回路を具備して、
前記第2のラッチ回路は前記論理積ゲート回路の出力信号を前記クロックの入力タイミングでラッチし、前記デイジーチェーン接続構造の末端側に位置する前記出力選択回路の前記第3のラッチ回路の出力値を前記試験結果として出力するようにしたことを特徴とする請求項4記載の半導体装置。 - 前記出力選択回路は、対応する前記比較回路の各入力値が一致しなかった場合には、前記固定値として負論理の信号を出力することを特徴とする請求項2記載の半導体装置。
- 前記各電気回路に同一の試験用信号を供給する試験信号出力回路を前記半導体チップ上にさらに設けたことを特徴とする請求項1記載の半導体装置。
- 同一の半導体チップ上に同一構成の電気回路が複数搭載された半導体装置の試験方法において、
前記電気回路の出力値と期待値とを比較する比較回路を前記電気回路に対してそれぞれ1つずつ設けて、前記電気回路の出力値が他の前記電気回路に対応する前記比較回路の前記期待値として入力されるように前記電気回路と前記比較回路とをデイジーチェーン接続し、
前記各電気回路に同一の試験用信号を入力して、少なくとも1つの前記比較回路の比較結果を試験結果として出力させる、
ことを特徴とする半導体装置の試験方法。 - 同一構成の電気回路がそれぞれ搭載された複数の半導体装置からなる半導体システムにおいて、
前記半導体装置に対してそれぞれ1つずつ設けられ、前記各半導体装置の前記電気回路の出力値と期待値とを比較する複数の比較回路を有し、
前記電気回路の出力値が他の前記半導体装置内の前記比較回路の前記期待値として入力されるように前記電気回路と前記比較回路とをデイジーチェーン接続したことを特徴とする半導体システム。 - 同一構成の電気回路がそれぞれ搭載された複数の半導体装置からなる半導体システムの試験方法において、
前記半導体装置の前記電気回路の出力値と期待値とを比較する比較回路を前記半導体装置に対してそれぞれ1つずつ設けて、前記電気回路の出力値が他の前記半導体装置内の前記比較回路の前記期待値として入力されるように前記電気回路と前記比較回路とをデイジーチェーン接続し、
前記各電気回路に同一の試験用信号を入力して、少なくとも1つの前記比較回路の比較結果を試験結果として出力させる、
ことを特徴とする半導体システムの試験方法。
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