JPH0856045A - 半導体レーザ装置 - Google Patents
半導体レーザ装置Info
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- JPH0856045A JPH0856045A JP18924194A JP18924194A JPH0856045A JP H0856045 A JPH0856045 A JP H0856045A JP 18924194 A JP18924194 A JP 18924194A JP 18924194 A JP18924194 A JP 18924194A JP H0856045 A JPH0856045 A JP H0856045A
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- Japan
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- barrier layer
- quantum well
- semiconductor laser
- laser device
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Abstract
(57)【要約】
【目的】 ＧａＡｓ基板上に形成され、少なくとも１層
の光を発生するＩｎＧａＡｓ量子井戸層を有する半導体
レーザの素子特性を改善し、信頼性を向上すること。 【構成】 ＧａＡｓ基板と、該ＧａＡｓ基板上に形成さ
れた少なくとも１層の光を発生するＩｎＧａＡｓ量子井
戸層１４と、ＩｎＧａＡｓＰ又はＡｌＧａＩｎＰ又はＡ
ｌＧａＩｎＡｓ又はＧａＡｓ障壁層１２，１６と、上記
ＩｎＧａＡｓ量子井戸層と上記障壁層の間に形成された
上記２層の中間の格子定数を有するＩｎＧａＡｓＰ又は
ＡｌＧａＩｎＰ又はＡｌＧａＩｎＡｓ層１３，１５から
構成される。 【効果】 本発明により活性層に注入したキャリアの量
子井戸層から障壁層への漏れが低減し、活性層からのＩ
ｎの拡散が防止され、また活性層におけるヘテロ界面で
の歪量の差が低減することにより、素子特性及び信頼性
を向上することができる。
の光を発生するＩｎＧａＡｓ量子井戸層を有する半導体
レーザの素子特性を改善し、信頼性を向上すること。 【構成】 ＧａＡｓ基板と、該ＧａＡｓ基板上に形成さ
れた少なくとも１層の光を発生するＩｎＧａＡｓ量子井
戸層１４と、ＩｎＧａＡｓＰ又はＡｌＧａＩｎＰ又はＡ
ｌＧａＩｎＡｓ又はＧａＡｓ障壁層１２，１６と、上記
ＩｎＧａＡｓ量子井戸層と上記障壁層の間に形成された
上記２層の中間の格子定数を有するＩｎＧａＡｓＰ又は
ＡｌＧａＩｎＰ又はＡｌＧａＩｎＡｓ層１３，１５から
構成される。 【効果】 本発明により活性層に注入したキャリアの量
子井戸層から障壁層への漏れが低減し、活性層からのＩ
ｎの拡散が防止され、また活性層におけるヘテロ界面で
の歪量の差が低減することにより、素子特性及び信頼性
を向上することができる。
Description
【０００１】
【産業上の利用分野】本発明は希土類添加光ファイバ増
幅器の励起光源や並列光通信ネットワーク、並列光情報
処理、光インターコネクションの光源として用いられる
半導体レーザ装置に関わる。
幅器の励起光源や並列光通信ネットワーク、並列光情報
処理、光インターコネクションの光源として用いられる
半導体レーザ装置に関わる。
【０００２】
【従来の技術】活性層にＩｎＧａＡｓ量子井戸層を有す
る発振波長が９８０ｎｍの半導体レーザ装置は、Ｅｒド
ープ光ファイバ増幅器の励起光源として用いられてい
る。この場合ＩｎＧａＡｓ量子井戸層の格子定数はＧａ
Ａｓ基板に比べて１〜２％大きく、基板に格子整合する
障壁層とＩｎＧａＡｓ量子井戸層の界面では、その格子
定数の差により格子欠陥又は転位が発生しやすく、半導
体レーザの信頼性を低下させていた。これを防止するた
めに、障壁層とＩｎＧａＡｓ量子井戸層の間に障壁層と
ＩｎＧａＡｓ量子井戸層の中間の格子定数を持つＩｎＧ
ａＡｓ歪障壁層を導入し、界面における歪量の差を低減
することにより、光出力一定条件での信頼性試験におけ
る駆動電流増加率が低減し、素子の信頼性が向上したこ
とが第４１回応用物理学関係連合講演会予稿集（２８ａ
−Ｋ−７）に報告されている。
る発振波長が９８０ｎｍの半導体レーザ装置は、Ｅｒド
ープ光ファイバ増幅器の励起光源として用いられてい
る。この場合ＩｎＧａＡｓ量子井戸層の格子定数はＧａ
Ａｓ基板に比べて１〜２％大きく、基板に格子整合する
障壁層とＩｎＧａＡｓ量子井戸層の界面では、その格子
定数の差により格子欠陥又は転位が発生しやすく、半導
体レーザの信頼性を低下させていた。これを防止するた
めに、障壁層とＩｎＧａＡｓ量子井戸層の間に障壁層と
ＩｎＧａＡｓ量子井戸層の中間の格子定数を持つＩｎＧ
ａＡｓ歪障壁層を導入し、界面における歪量の差を低減
することにより、光出力一定条件での信頼性試験におけ
る駆動電流増加率が低減し、素子の信頼性が向上したこ
とが第４１回応用物理学関係連合講演会予稿集（２８ａ
−Ｋ−７）に報告されている。
【０００３】
【発明が解決しようとする課題】従来の技術では、障壁
層にＧａＡｓ、歪障壁層にＩｎＧａＡｓを用いていた。
この場合、障壁層のＧａＡｓと量子井戸層及び歪障壁層
のＩｎＧａＡｓのバンドギャップの差が小さく、量子井
戸層に注入されたキャリアが障壁層に漏れ出すため量子
井戸層内での発光再結合効率が低く、その結果として動
作電流が高いために長期的な信頼性に問題があった。さ
らに歪障壁層及び量子井戸層中のＩｎがＧａＡｓ障壁層
中に拡散し、量子井戸層と障壁層の界面の急峻性が悪
く、それが量子井戸層の発光スペクトルのブロードニン
グを招き、素子特性を低下させていた。
層にＧａＡｓ、歪障壁層にＩｎＧａＡｓを用いていた。
この場合、障壁層のＧａＡｓと量子井戸層及び歪障壁層
のＩｎＧａＡｓのバンドギャップの差が小さく、量子井
戸層に注入されたキャリアが障壁層に漏れ出すため量子
井戸層内での発光再結合効率が低く、その結果として動
作電流が高いために長期的な信頼性に問題があった。さ
らに歪障壁層及び量子井戸層中のＩｎがＧａＡｓ障壁層
中に拡散し、量子井戸層と障壁層の界面の急峻性が悪
く、それが量子井戸層の発光スペクトルのブロードニン
グを招き、素子特性を低下させていた。
【０００４】本発明は、この量子井戸層からのキャリア
の漏れ出しやＩｎの拡散によるデバイス特性の低下を防
止し、かつＩｎＧａＡｓ歪量子井戸層と障壁層の間に格
子定数が量子井戸層と障壁層の中間の値を持つ層（以下
これを歪障壁層と記す）を挿入することにより素子の信
頼性を向上することを目的とする。
の漏れ出しやＩｎの拡散によるデバイス特性の低下を防
止し、かつＩｎＧａＡｓ歪量子井戸層と障壁層の間に格
子定数が量子井戸層と障壁層の中間の値を持つ層（以下
これを歪障壁層と記す）を挿入することにより素子の信
頼性を向上することを目的とする。
【０００５】
【課題を解決するための手段】上記目的は障壁層にＩｎ
1-xＧａxＡｓyＰ1-y又は（ＡｌxＧａ1-x）yＩｎ1-yＰ又
は（ＡｌxＧａ1-x）yＩｎ1-yＡｓ又はＧａＡｓを用い、
このＩｎ1-xＧａxＡｓyＰ1-y又は（ＡｌxＧａ1-x）yＩ
ｎ1-yＰ又は（ＡｌxＧａ1-x）yＩｎ1-yＡｓ又はＧａＡ
ｓ障壁層とＩｎＧａＡｓ量子井戸層の間に、障壁層とＩ
ｎＧａＡｓ量子井戸の中間の格子定数を持つＩｎ1-xＧ
ａxＡｓyＰ1-y又は（ＡｌxＧａ1-x）yＩｎ1-yＰ又は
（ＡｌxＧａ1-x）yＩｎ1-yＡｓ歪障壁層を形成すること
により達成される。
1-xＧａxＡｓyＰ1-y又は（ＡｌxＧａ1-x）yＩｎ1-yＰ又
は（ＡｌxＧａ1-x）yＩｎ1-yＡｓ又はＧａＡｓを用い、
このＩｎ1-xＧａxＡｓyＰ1-y又は（ＡｌxＧａ1-x）yＩ
ｎ1-yＰ又は（ＡｌxＧａ1-x）yＩｎ1-yＡｓ又はＧａＡ
ｓ障壁層とＩｎＧａＡｓ量子井戸層の間に、障壁層とＩ
ｎＧａＡｓ量子井戸の中間の格子定数を持つＩｎ1-xＧ
ａxＡｓyＰ1-y又は（ＡｌxＧａ1-x）yＩｎ1-yＰ又は
（ＡｌxＧａ1-x）yＩｎ1-yＡｓ歪障壁層を形成すること
により達成される。
【０００６】
【作用】図１３にＩｎＧａＡｓＰ４元混晶の等バンドギ
ャップ線（実線）と等格子定数線（点線）を示す。また
太線でＧａＡｓ格子整合線も示す。例えば量子井戸層を
Ｉｎ0.2Ｇａ0.8Ａｓとし（図中の点Ａ）、歪障壁層とし
てＩｎ0.1Ｇａ0.9Ａｓ（図中の点Ｆ）を用いた場合と、
それと同じ格子定数を有するＩｎ0.2Ｇａ0.8Ａｓ0.8Ｐ
0.2（図中の点Ｃ）を用いた場合を比較する。両者は格
子定数が同じであるから量子井戸層との界面における格
子定数の差は同様に低減する。しかし図１３から分かる
ように、バンドギャップはＩｎ0.2Ｇａ0.8Ａｓ0.8Ｐ0.2
の方がＩｎ0.1Ｇａ0.9Ａｓよりも大きいので、量子井戸
層からのキャリアの漏れはＩｎ0.2Ｇａ0.8Ａｓ0.8Ｐ0.2
歪障壁層を用いることで低減し、しきい電流やしきい電
流密度等の素子特性は向上する。歪障壁層としてＡｌＧ
ａＩｎＰ或いはＡｌＧａＩｎＡｓを用いても同様の効果
がある。さらに障壁層としてＩｎ組成がＩｎＧａＡｓ量
子井戸層と等しいＩｎ0.2Ｇａ0.8Ａｓ0.59Ｐ0.41を用い
た場合には（図中の点Ｅ）、ＧａＡｓを障壁層に用いた
場合に比べて膜厚５ｎｍのＩｎＧａＡｓ量子井戸層との
バンドギャップの差はＧａＡｓ障壁層の場合の約１６０
ｍｅＶから約３５０ｍｅＶと２倍以上に拡大する。障壁
層をＡｌＧａＩｎＰ或いはＡｌＧａＩｎＡｓとした場合
も同様にバンドギャップの差は拡大する。この様に障壁
層にＩｎＧａＡｓＰ又はＡｌＧａＩｎＰ又はＡｌＧａＩ
ｎＡｓを用いることにより量子井戸層からの注入したキ
ャリアの漏れは低減し、しきい電流やしきい電流密度等
の素子特性は向上する。さらに以上のように歪障壁層及
び障壁層にＩｎＧａＡｓ量子井戸層と同じＩｎ組成のＩ
ｎＧａＡｓＰ（例えば歪障壁層に図中のＢやＣやＤ、障
壁層に図中のＥ）を用いることにより、Ｉｎの拡散が生
じずヘテロ界面の急峻性が保たれる。
ャップ線（実線）と等格子定数線（点線）を示す。また
太線でＧａＡｓ格子整合線も示す。例えば量子井戸層を
Ｉｎ0.2Ｇａ0.8Ａｓとし（図中の点Ａ）、歪障壁層とし
てＩｎ0.1Ｇａ0.9Ａｓ（図中の点Ｆ）を用いた場合と、
それと同じ格子定数を有するＩｎ0.2Ｇａ0.8Ａｓ0.8Ｐ
0.2（図中の点Ｃ）を用いた場合を比較する。両者は格
子定数が同じであるから量子井戸層との界面における格
子定数の差は同様に低減する。しかし図１３から分かる
ように、バンドギャップはＩｎ0.2Ｇａ0.8Ａｓ0.8Ｐ0.2
の方がＩｎ0.1Ｇａ0.9Ａｓよりも大きいので、量子井戸
層からのキャリアの漏れはＩｎ0.2Ｇａ0.8Ａｓ0.8Ｐ0.2
歪障壁層を用いることで低減し、しきい電流やしきい電
流密度等の素子特性は向上する。歪障壁層としてＡｌＧ
ａＩｎＰ或いはＡｌＧａＩｎＡｓを用いても同様の効果
がある。さらに障壁層としてＩｎ組成がＩｎＧａＡｓ量
子井戸層と等しいＩｎ0.2Ｇａ0.8Ａｓ0.59Ｐ0.41を用い
た場合には（図中の点Ｅ）、ＧａＡｓを障壁層に用いた
場合に比べて膜厚５ｎｍのＩｎＧａＡｓ量子井戸層との
バンドギャップの差はＧａＡｓ障壁層の場合の約１６０
ｍｅＶから約３５０ｍｅＶと２倍以上に拡大する。障壁
層をＡｌＧａＩｎＰ或いはＡｌＧａＩｎＡｓとした場合
も同様にバンドギャップの差は拡大する。この様に障壁
層にＩｎＧａＡｓＰ又はＡｌＧａＩｎＰ又はＡｌＧａＩ
ｎＡｓを用いることにより量子井戸層からの注入したキ
ャリアの漏れは低減し、しきい電流やしきい電流密度等
の素子特性は向上する。さらに以上のように歪障壁層及
び障壁層にＩｎＧａＡｓ量子井戸層と同じＩｎ組成のＩ
ｎＧａＡｓＰ（例えば歪障壁層に図中のＢやＣやＤ、障
壁層に図中のＥ）を用いることにより、Ｉｎの拡散が生
じずヘテロ界面の急峻性が保たれる。
【０００７】以上のようにＧａＡｓ基板上に形成され、
光を発生するＩｎＧａＡｓ量子井戸層を有する半導体レ
ーザ装置において、障壁層にＩｎＧａＡｓＰ又はＡｌＧ
ａＩｎＰ又はＡｌＧａＩｎＡｓ又はＧａＡｓを用い、障
壁層とＩｎＧａＡｓ量子井戸層の間に両者の中間の格子
定数を有するＩｎＧａＡｓＰ又はＡｌＧａＩｎＰ又はＡ
ｌＧａＩｎＡｓ歪障壁層を導入することにより、量子井
戸層から障壁層への注入したキャリアの漏れ、及びＩｎ
の拡散が防止され、かつ量子井戸層と障壁層のヘテロ界
面における歪量差が低減されることにより、格子欠陥や
転位の発生が抑制される。その結果、素子の特性及び信
頼性を向上することができる。
光を発生するＩｎＧａＡｓ量子井戸層を有する半導体レ
ーザ装置において、障壁層にＩｎＧａＡｓＰ又はＡｌＧ
ａＩｎＰ又はＡｌＧａＩｎＡｓ又はＧａＡｓを用い、障
壁層とＩｎＧａＡｓ量子井戸層の間に両者の中間の格子
定数を有するＩｎＧａＡｓＰ又はＡｌＧａＩｎＰ又はＡ
ｌＧａＩｎＡｓ歪障壁層を導入することにより、量子井
戸層から障壁層への注入したキャリアの漏れ、及びＩｎ
の拡散が防止され、かつ量子井戸層と障壁層のヘテロ界
面における歪量差が低減されることにより、格子欠陥や
転位の発生が抑制される。その結果、素子の特性及び信
頼性を向上することができる。
【０００８】また、障壁層に格子定数がＧａＡｓよりも
小さい層を用いることにより、活性層内の格子のゆがみ
が低減し、さらに信頼性を向上させることができる。但
しＩｎ1-xＧａxＡｓyＰ1-y４元混晶には非混和領域と呼
ばれる、熱力学的に不安定であり良好な結晶が得られな
い組成が存在するため、Ａｓ組成ｙが０．４以上である
ことが必要である。
小さい層を用いることにより、活性層内の格子のゆがみ
が低減し、さらに信頼性を向上させることができる。但
しＩｎ1-xＧａxＡｓyＰ1-y４元混晶には非混和領域と呼
ばれる、熱力学的に不安定であり良好な結晶が得られな
い組成が存在するため、Ａｓ組成ｙが０．４以上である
ことが必要である。
【０００９】
（実施例１）図１は本発明の実施例１における半導体レ
ーザの断面図である。図は光の進行方向と垂直な面内の
断面図である。また図２は、図１の活性層４の拡大図で
ある。結晶成長は減圧ＭＯＣＶＤ法を用いて行った。成
長圧力は４０ｔｏｒｒ、成長温度は６５０℃である。Ｓ
ｉドープｎ型（００１）ＧａＡｓ基板１（キャリア濃度
２×１０18／ｃｍ3）上にｎ型ＧａＡｓバッファ層２
（Ｓｅドープ、キャリア濃度１×１０18／ｃｍ3、膜厚
０．２μｍ）、ｎ型Ｉｎ0.49Ｇａ0.51Ｐクラッド層３
（Ｓｅドープ、キャリア濃度８×１０17／ｃｍ3、膜厚
１．５μｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.59Ｐ0.41障壁層１
２（膜厚３５ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.8Ｐ0.2歪障
壁層１３（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ量子井戸
層１４（膜厚５ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.8Ｐ0.2歪
障壁層１５（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.59Ｐ
0.41障壁層１６（膜厚３５ｎｍ）、ｐ型Ｉｎ0.49Ｇａ
0.51Ｐクラッド層５（Ｚｎドープ、キャリア濃度６×１
０17／ｃｍ3、膜厚０．２５μｍ）、ｐ型ＧａＡｓ層６
（Ｚｎドープ、キャリア濃度６×１０17／ｃｍ3、膜厚
２０ｎｍ）、ｐ型Ｉｎ0.49Ｇａ0.51Ｐクラッド層７（Ｚ
ｎドープ、キャリア濃度８×１０17／ｃｍ3、膜厚１．
３μｍ）、ｐ型Ｉｎ0.1Ｇａ0.9Ａｓ0.8Ｐ0.2層８（Ｚｎ
ドープ、キャリア濃度２×１０18／ｃｍ3、膜厚０．０
５μｍ）、ｐ型ＧａＡｓキャップ層９（Ｚｎドープ、キ
ャリア濃度１×１０19／ｃｍ3、膜厚０．１５μｍ）を
順次成長させる。
ーザの断面図である。図は光の進行方向と垂直な面内の
断面図である。また図２は、図１の活性層４の拡大図で
ある。結晶成長は減圧ＭＯＣＶＤ法を用いて行った。成
長圧力は４０ｔｏｒｒ、成長温度は６５０℃である。Ｓ
ｉドープｎ型（００１）ＧａＡｓ基板１（キャリア濃度
２×１０18／ｃｍ3）上にｎ型ＧａＡｓバッファ層２
（Ｓｅドープ、キャリア濃度１×１０18／ｃｍ3、膜厚
０．２μｍ）、ｎ型Ｉｎ0.49Ｇａ0.51Ｐクラッド層３
（Ｓｅドープ、キャリア濃度８×１０17／ｃｍ3、膜厚
１．５μｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.59Ｐ0.41障壁層１
２（膜厚３５ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.8Ｐ0.2歪障
壁層１３（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ量子井戸
層１４（膜厚５ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.8Ｐ0.2歪
障壁層１５（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.59Ｐ
0.41障壁層１６（膜厚３５ｎｍ）、ｐ型Ｉｎ0.49Ｇａ
0.51Ｐクラッド層５（Ｚｎドープ、キャリア濃度６×１
０17／ｃｍ3、膜厚０．２５μｍ）、ｐ型ＧａＡｓ層６
（Ｚｎドープ、キャリア濃度６×１０17／ｃｍ3、膜厚
２０ｎｍ）、ｐ型Ｉｎ0.49Ｇａ0.51Ｐクラッド層７（Ｚ
ｎドープ、キャリア濃度８×１０17／ｃｍ3、膜厚１．
３μｍ）、ｐ型Ｉｎ0.1Ｇａ0.9Ａｓ0.8Ｐ0.2層８（Ｚｎ
ドープ、キャリア濃度２×１０18／ｃｍ3、膜厚０．０
５μｍ）、ｐ型ＧａＡｓキャップ層９（Ｚｎドープ、キ
ャリア濃度１×１０19／ｃｍ3、膜厚０．１５μｍ）を
順次成長させる。
【００１０】次に通常のＣＶＤ工程とホトレジスト工程
により幅３μｍのＳｉＯ2ストライプを形成し、それを
マスクとして半導体層６、７、８、９を化学エッチング
して凸状にする。この上にエッチングで用いたＳｉＯ2
ストライプを選択成長のマスクとしてｎ型Ｉｎ0.49Ｇａ
0.51Ｐブロック層１０（Ｓｅドープ、キャリア濃度２×
１０18／ｃｍ3、膜厚１．５μｍ）を成長させる。その
後上記ＳｉＯ2マスクを除去し、その上にｐ型ＧａＡｓ
コンタクト層１１（Ｚｎドープ、キャリア濃度２×１０
19／ｃｍ3、膜厚１．０μｍ）を成長させる。その後正
電極としてＡｕ−Ｃｒ１７を、負電極としてＡｕ−Ｇｅ
１８を真空蒸着して形成する。最後に結晶を劈開して長
さ９００μｍのレーザチップを得る。
により幅３μｍのＳｉＯ2ストライプを形成し、それを
マスクとして半導体層６、７、８、９を化学エッチング
して凸状にする。この上にエッチングで用いたＳｉＯ2
ストライプを選択成長のマスクとしてｎ型Ｉｎ0.49Ｇａ
0.51Ｐブロック層１０（Ｓｅドープ、キャリア濃度２×
１０18／ｃｍ3、膜厚１．５μｍ）を成長させる。その
後上記ＳｉＯ2マスクを除去し、その上にｐ型ＧａＡｓ
コンタクト層１１（Ｚｎドープ、キャリア濃度２×１０
19／ｃｍ3、膜厚１．０μｍ）を成長させる。その後正
電極としてＡｕ−Ｃｒ１７を、負電極としてＡｕ−Ｇｅ
１８を真空蒸着して形成する。最後に結晶を劈開して長
さ９００μｍのレーザチップを得る。
【００１１】こうして作製した素子は室温において発振
波長９８０ｎｍで直流発振し、しきい電流は約１２ｍ
Ａ、しきい電流密度は２５０Ａ／ｃｍ2であり、光出力
１８０ｍＷまで安定な横単一モードであった。障壁層に
ＧａＡｓを用いた場合のしきい電流は約２０ｍＡ、しき
い電流密度は４００Ａ／ｃｍ2であり、障壁層をＧａＡ
ｓからＩｎＧａＡｓＰに換えたことにより素子特性が向
上した。
波長９８０ｎｍで直流発振し、しきい電流は約１２ｍ
Ａ、しきい電流密度は２５０Ａ／ｃｍ2であり、光出力
１８０ｍＷまで安定な横単一モードであった。障壁層に
ＧａＡｓを用いた場合のしきい電流は約２０ｍＡ、しき
い電流密度は４００Ａ／ｃｍ2であり、障壁層をＧａＡ
ｓからＩｎＧａＡｓＰに換えたことにより素子特性が向
上した。
【００１２】また５０℃、光出力１００ｍＷで寿命試験
を行ったところ、駆動電流増加率（光出力を１００ｍＷ
に保つのに必要な電流値が一定時間に初期電流値に対し
て増加する割合）はＩｎＧａＡｓＰ障壁層とＩｎＧａＡ
ｓ量子井戸層の間にＩｎＧａＡｓＰ歪障壁層を形成しな
いものに比べ３割程度であり、活性層界面での歪量の差
を低減することにより素子の信頼性が向上した。
を行ったところ、駆動電流増加率（光出力を１００ｍＷ
に保つのに必要な電流値が一定時間に初期電流値に対し
て増加する割合）はＩｎＧａＡｓＰ障壁層とＩｎＧａＡ
ｓ量子井戸層の間にＩｎＧａＡｓＰ歪障壁層を形成しな
いものに比べ３割程度であり、活性層界面での歪量の差
を低減することにより素子の信頼性が向上した。
【００１３】この様に、ＧａＡｓ基板上に形成され、光
を発生するＩｎＧａＡｓ量子井戸層を有する半導体レー
ザにおいて、活性層の障壁層をＧａＡｓからＩｎＧａＡ
ｓＰとし、さらにＩｎＧａＡｓ量子井戸層とＩｎＧａＡ
ｓＰ障壁層の間に両者の中間の格子定数を持つＩｎＧａ
ＡｓＰ歪障壁層を形成することにより、駆動電流が低減
し、駆動電流増加率が減少したことにより、５０℃、光
出力１００ｍＷでの素子の寿命が５万時間から２０万時
間以上に伸びた。
を発生するＩｎＧａＡｓ量子井戸層を有する半導体レー
ザにおいて、活性層の障壁層をＧａＡｓからＩｎＧａＡ
ｓＰとし、さらにＩｎＧａＡｓ量子井戸層とＩｎＧａＡ
ｓＰ障壁層の間に両者の中間の格子定数を持つＩｎＧａ
ＡｓＰ歪障壁層を形成することにより、駆動電流が低減
し、駆動電流増加率が減少したことにより、５０℃、光
出力１００ｍＷでの素子の寿命が５万時間から２０万時
間以上に伸びた。
【００１４】本実施例における活性層４を、２層以上の
ＩｎＧａＡｓ量子井戸層とＩｎＧａＡｓＰ障壁層及びＩ
ｎＧａＡｓＰ歪障壁層から構成される多重量子井戸構造
としても同様の効果が得られる。また本実施例における
ｐ型とｎ型を全て逆転した構造においても同様の効果が
得られる。
ＩｎＧａＡｓ量子井戸層とＩｎＧａＡｓＰ障壁層及びＩ
ｎＧａＡｓＰ歪障壁層から構成される多重量子井戸構造
としても同様の効果が得られる。また本実施例における
ｐ型とｎ型を全て逆転した構造においても同様の効果が
得られる。
【００１５】（実施例２）図３は本発明の実施例２にお
ける半導体レーザの断面図である。図は光の進行方向と
垂直な面内の断面図である。また図４は、図３の活性層
２２の拡大図である。結晶成長は減圧ＭＯＣＶＤ法を用
いて行った。成長圧力は４０ｔｏｒｒ、成長温度は６５
０℃である。Ｓｉドープｎ型（００１）ＧａＡｓ基板１
９（キャリア濃度２×１０18／ｃｍ3）上にｎ型ＧａＡ
ｓバッファ層２０（Ｓｅドープ、キャリア濃度１×１０
18／ｃｍ3、膜厚０．２μｍ）、ｎ型Ｉｎ0.49Ｇａ0.51
Ｐクラッド層２１（Ｓｅドープ、キャリア濃度８×１０
17／ｃｍ3、膜厚１．５μｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ
0.59Ｐ0.41障壁層３０、Ｉｎ0.2Ｇａ0.8Ａｓ0.7Ｐ0.3歪
障壁層３１（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.8Ｐ
0.2歪障壁層３２（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ
0.9Ｐ0.1歪障壁層３３（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ0.8
Ａｓ量子井戸層３４（膜厚５ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａ
ｓ0.9Ｐ0.1歪障壁層３５（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ
0.8Ａｓ0.8Ｐ0.2歪障壁層３６（膜厚１ｎｍ）、Ｉｎ0.2
Ｇａ0.8Ａｓ0.7Ｐ0.3歪障壁層３７（膜厚１ｎｍ）、Ｉ
ｎ0.2Ｇａ0.8Ａｓ0.59Ｐ0.41障壁層３８、ｐ型Ｉｎ0.49
Ｇａ0.51Ｐクラッド層２３（Ｚｎドープ、キャリア濃度
６×１０17／ｃｍ3、膜厚０．２５μｍ）、ｐ型ＧａＡ
ｓ層２４（Ｚｎドープ、キャリア濃度６×１０17／ｃｍ
3、膜厚２０ｎｍ）、ｐ型Ｉｎ0.49Ｇａ0.51Ｐクラッド
層２５（Ｚｎドープ、キャリア濃度８×１０17／ｃ
ｍ3、膜厚１．３μｍ）、ｐ型Ｉｎ0.1Ｇａ0.9Ａｓ0.8Ｐ
0.2層２６（Ｚｎドープ、キャリア濃度２×１０18／ｃ
ｍ3、膜厚０．０５μｍ）、ｐ型ＧａＡｓキャップ層２
７（Ｚｎドープ、キャリア濃度１×１０19／ｃｍ3、膜
厚０．１５μｍ）を順次成長させる。
ける半導体レーザの断面図である。図は光の進行方向と
垂直な面内の断面図である。また図４は、図３の活性層
２２の拡大図である。結晶成長は減圧ＭＯＣＶＤ法を用
いて行った。成長圧力は４０ｔｏｒｒ、成長温度は６５
０℃である。Ｓｉドープｎ型（００１）ＧａＡｓ基板１
９（キャリア濃度２×１０18／ｃｍ3）上にｎ型ＧａＡ
ｓバッファ層２０（Ｓｅドープ、キャリア濃度１×１０
18／ｃｍ3、膜厚０．２μｍ）、ｎ型Ｉｎ0.49Ｇａ0.51
Ｐクラッド層２１（Ｓｅドープ、キャリア濃度８×１０
17／ｃｍ3、膜厚１．５μｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ
0.59Ｐ0.41障壁層３０、Ｉｎ0.2Ｇａ0.8Ａｓ0.7Ｐ0.3歪
障壁層３１（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.8Ｐ
0.2歪障壁層３２（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ
0.9Ｐ0.1歪障壁層３３（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ0.8
Ａｓ量子井戸層３４（膜厚５ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａ
ｓ0.9Ｐ0.1歪障壁層３５（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ
0.8Ａｓ0.8Ｐ0.2歪障壁層３６（膜厚１ｎｍ）、Ｉｎ0.2
Ｇａ0.8Ａｓ0.7Ｐ0.3歪障壁層３７（膜厚１ｎｍ）、Ｉ
ｎ0.2Ｇａ0.8Ａｓ0.59Ｐ0.41障壁層３８、ｐ型Ｉｎ0.49
Ｇａ0.51Ｐクラッド層２３（Ｚｎドープ、キャリア濃度
６×１０17／ｃｍ3、膜厚０．２５μｍ）、ｐ型ＧａＡ
ｓ層２４（Ｚｎドープ、キャリア濃度６×１０17／ｃｍ
3、膜厚２０ｎｍ）、ｐ型Ｉｎ0.49Ｇａ0.51Ｐクラッド
層２５（Ｚｎドープ、キャリア濃度８×１０17／ｃ
ｍ3、膜厚１．３μｍ）、ｐ型Ｉｎ0.1Ｇａ0.9Ａｓ0.8Ｐ
0.2層２６（Ｚｎドープ、キャリア濃度２×１０18／ｃ
ｍ3、膜厚０．０５μｍ）、ｐ型ＧａＡｓキャップ層２
７（Ｚｎドープ、キャリア濃度１×１０19／ｃｍ3、膜
厚０．１５μｍ）を順次成長させる。
【００１６】次に通常のＣＶＤ工程とホトレジスト工程
により幅３μｍのＳｉＯ2ストライプを形成し、それを
マスクとして半導体層２４、２５、２６、２７を化学エ
ッチングして凸状にする。この上にエッチングで用いた
ＳｉＯ2ストライプを選択成長のマスクとしてｎ型Ｉｎ
0.49Ｇａ0.51Ｐブロック層２８（Ｓｅドープ、キャリア
濃度２×１０18／ｃｍ3、膜厚１．５μｍ）を成長させ
る。その後上記ＳｉＯ2マスクを除去し、その上にｐ型
ＧａＡｓコンタクト層２９（Ｚｎドープ、キャリア濃度
２×１０19／ｃｍ3、膜厚１．０μｍ）を成長させる。
その後正電極としてＡｕ−Ｃｒ３９を、負電極としてＡ
ｕ−Ｇｅ４０を真空蒸着して形成する。最後に結晶を劈
開して長さ９００μｍのレーザチップを得る。
により幅３μｍのＳｉＯ2ストライプを形成し、それを
マスクとして半導体層２４、２５、２６、２７を化学エ
ッチングして凸状にする。この上にエッチングで用いた
ＳｉＯ2ストライプを選択成長のマスクとしてｎ型Ｉｎ
0.49Ｇａ0.51Ｐブロック層２８（Ｓｅドープ、キャリア
濃度２×１０18／ｃｍ3、膜厚１．５μｍ）を成長させ
る。その後上記ＳｉＯ2マスクを除去し、その上にｐ型
ＧａＡｓコンタクト層２９（Ｚｎドープ、キャリア濃度
２×１０19／ｃｍ3、膜厚１．０μｍ）を成長させる。
その後正電極としてＡｕ−Ｃｒ３９を、負電極としてＡ
ｕ−Ｇｅ４０を真空蒸着して形成する。最後に結晶を劈
開して長さ９００μｍのレーザチップを得る。
【００１７】こうして作製した素子は室温において発振
波長９８０ｎｍで直流発振し、しきい電流は約１０ｍ
Ａ、しきい電流密度は２５０Ａ／ｃｍ2であり、光出力
１８０ｍＷまで安定な横単一モードであった。障壁層に
ＧａＡｓを用いた場合のしきい電流は約２０ｍＡ、しき
い電流密度は４００Ａ／ｃｍ2であり、障壁層をＧａＡ
ｓからＩｎＧａＡｓＰに換えたことにより素子特性が向
上した。
波長９８０ｎｍで直流発振し、しきい電流は約１０ｍ
Ａ、しきい電流密度は２５０Ａ／ｃｍ2であり、光出力
１８０ｍＷまで安定な横単一モードであった。障壁層に
ＧａＡｓを用いた場合のしきい電流は約２０ｍＡ、しき
い電流密度は４００Ａ／ｃｍ2であり、障壁層をＧａＡ
ｓからＩｎＧａＡｓＰに換えたことにより素子特性が向
上した。
【００１８】また本実施例では実施例１に比べて歪障壁
層を３層構造としてさらに界面における歪量の差が低減
しているため、５０℃、光出力１００ｍＷで寿命試験を
行ったところ、駆動電流増加率は実施例１に比べてさら
に低減し、ＩｎＧａＡｓＰ障壁層とＩｎＧａＡｓ量子井
戸層の間にＩｎＧａＡｓＰ歪障壁層を形成しないものに
比べ２割程度であり、活性層界面での歪量の差を低減す
ることにより素子の信頼性が向上した。
層を３層構造としてさらに界面における歪量の差が低減
しているため、５０℃、光出力１００ｍＷで寿命試験を
行ったところ、駆動電流増加率は実施例１に比べてさら
に低減し、ＩｎＧａＡｓＰ障壁層とＩｎＧａＡｓ量子井
戸層の間にＩｎＧａＡｓＰ歪障壁層を形成しないものに
比べ２割程度であり、活性層界面での歪量の差を低減す
ることにより素子の信頼性が向上した。
【００１９】（実施例３）図５は本発明の実施例３にお
ける半導体レーザの断面図である。図は光の進行方向と
垂直な面内の断面図である。また図６は、図５の活性層
４４の拡大図である。結晶成長は減圧ＭＯＣＶＤ法を用
いて行った。成長圧力は４０ｔｏｒｒ、成長温度は６５
０℃である。Ｓｉドープｎ型（００１）ＧａＡｓ基板４
１（キャリア濃度２×１０18／ｃｍ3）上にｎ型ＧａＡ
ｓバッファ層４２（Ｓｅドープ、キャリア濃度１×１０
18／ｃｍ3、膜厚０．２μｍ）、ｎ型Ｉｎ0.49Ｇａ0.51
Ｐクラッド層４３（Ｓｅドープ、キャリア濃度８×１０
17／ｃｍ3、膜厚１．５μｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ
0.59Ｐ0.41障壁層５２（膜厚３５ｎｍ）、Ｉｎ0.2Ｇａ
0.8ＡｓyＰ1-y歪障壁層５３（膜厚２ｎｍ、但しｙは成
長方向に沿って０．５９から１の間で連続的に増加）、
Ｉｎ0.2Ｇａ0.8Ａｓ量子井戸層５４（膜厚５ｎｍ）、Ｉ
ｎ0.2Ｇａ0.8ＡｓyＰ1-y歪障壁層５５（膜厚２ｎｍ、但
しｙは成長方向に沿って１から０．５９の間で連続的に
減少）、Ｉｎ0.2Ｇａ0.8Ａｓ0.59Ｐ0.41障壁層５６（膜
厚３５ｎｍ）、ｐ型Ｉｎ0.49Ｇａ0.51Ｐクラッド層４５
（Ｚｎドープ、キャリア濃度６×１０17／ｃｍ3、膜厚
０．２５μｍ）、ｐ型ＧａＡｓ層４６（Ｚｎドープ、キ
ャリア濃度６×１０17／ｃｍ3、膜厚２０ｎｍ）、ｐ型
Ｉｎ0.49Ｇａ0.51Ｐクラッド層４７（Ｚｎドープ、キャ
リア濃度８×１０17／ｃｍ3、膜厚１．３μｍ）、ｐ型
Ｉｎ0.1Ｇａ0.9Ａｓ0.8Ｐ0.2層４８（Ｚｎドープ、キャ
リア濃度２×１０18／ｃｍ3、膜厚０．０５μｍ）、ｐ
型ＧａＡｓキャップ層４９（Ｚｎドープ、キャリア濃度
１×１０19／ｃｍ3、膜厚０．１５μｍ）を順次成長さ
せる。
ける半導体レーザの断面図である。図は光の進行方向と
垂直な面内の断面図である。また図６は、図５の活性層
４４の拡大図である。結晶成長は減圧ＭＯＣＶＤ法を用
いて行った。成長圧力は４０ｔｏｒｒ、成長温度は６５
０℃である。Ｓｉドープｎ型（００１）ＧａＡｓ基板４
１（キャリア濃度２×１０18／ｃｍ3）上にｎ型ＧａＡ
ｓバッファ層４２（Ｓｅドープ、キャリア濃度１×１０
18／ｃｍ3、膜厚０．２μｍ）、ｎ型Ｉｎ0.49Ｇａ0.51
Ｐクラッド層４３（Ｓｅドープ、キャリア濃度８×１０
17／ｃｍ3、膜厚１．５μｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ
0.59Ｐ0.41障壁層５２（膜厚３５ｎｍ）、Ｉｎ0.2Ｇａ
0.8ＡｓyＰ1-y歪障壁層５３（膜厚２ｎｍ、但しｙは成
長方向に沿って０．５９から１の間で連続的に増加）、
Ｉｎ0.2Ｇａ0.8Ａｓ量子井戸層５４（膜厚５ｎｍ）、Ｉ
ｎ0.2Ｇａ0.8ＡｓyＰ1-y歪障壁層５５（膜厚２ｎｍ、但
しｙは成長方向に沿って１から０．５９の間で連続的に
減少）、Ｉｎ0.2Ｇａ0.8Ａｓ0.59Ｐ0.41障壁層５６（膜
厚３５ｎｍ）、ｐ型Ｉｎ0.49Ｇａ0.51Ｐクラッド層４５
（Ｚｎドープ、キャリア濃度６×１０17／ｃｍ3、膜厚
０．２５μｍ）、ｐ型ＧａＡｓ層４６（Ｚｎドープ、キ
ャリア濃度６×１０17／ｃｍ3、膜厚２０ｎｍ）、ｐ型
Ｉｎ0.49Ｇａ0.51Ｐクラッド層４７（Ｚｎドープ、キャ
リア濃度８×１０17／ｃｍ3、膜厚１．３μｍ）、ｐ型
Ｉｎ0.1Ｇａ0.9Ａｓ0.8Ｐ0.2層４８（Ｚｎドープ、キャ
リア濃度２×１０18／ｃｍ3、膜厚０．０５μｍ）、ｐ
型ＧａＡｓキャップ層４９（Ｚｎドープ、キャリア濃度
１×１０19／ｃｍ3、膜厚０．１５μｍ）を順次成長さ
せる。
【００２０】次に通常のＣＶＤ工程とホトレジスト工程
により幅３μｍのＳｉＯ2ストライプを形成し、それを
マスクとして半導体層４６、４７、４８、４９を化学エ
ッチングして凸状にする。この上にエッチングで用いた
ＳｉＯ2ストライプを選択成長のマスクとしてｎ型Ｉｎ
0.49Ｇａ0.51Ｐブロック層５０（Ｓｅドープ、キャリア
濃度２×１０18／ｃｍ3、膜厚１．５μｍ）を成長させ
る。その後上記ＳｉＯ2マスクを除去し、その上にｐ型
ＧａＡｓコンタクト層５１（Ｚｎドープ、キャリア濃度
２×１０19／ｃｍ3、膜厚１．０μｍ）を成長させる。
その後正電極としてＡｕ−Ｃｒ５７を、負電極としてＡ
ｕ−Ｇｅ５８を真空蒸着して形成する。最後に結晶を劈
開して長さ９００μｍのレーザチップを得る。
により幅３μｍのＳｉＯ2ストライプを形成し、それを
マスクとして半導体層４６、４７、４８、４９を化学エ
ッチングして凸状にする。この上にエッチングで用いた
ＳｉＯ2ストライプを選択成長のマスクとしてｎ型Ｉｎ
0.49Ｇａ0.51Ｐブロック層５０（Ｓｅドープ、キャリア
濃度２×１０18／ｃｍ3、膜厚１．５μｍ）を成長させ
る。その後上記ＳｉＯ2マスクを除去し、その上にｐ型
ＧａＡｓコンタクト層５１（Ｚｎドープ、キャリア濃度
２×１０19／ｃｍ3、膜厚１．０μｍ）を成長させる。
その後正電極としてＡｕ−Ｃｒ５７を、負電極としてＡ
ｕ−Ｇｅ５８を真空蒸着して形成する。最後に結晶を劈
開して長さ９００μｍのレーザチップを得る。
【００２１】こうして作製した素子は室温において発振
波長９８０ｎｍで直流発振し、しきい電流は約１２ｍ
Ａ、しきい電流密度は２５０Ａ／ｃｍ2であり、光出力
１８０ｍＷまで安定な横単一モードであった。障壁層に
ＧａＡｓを用いた場合のしきい電流は約２０ｍＡ、しき
い電流密度は４００Ａ／ｃｍ2であり、障壁層をＧａＡ
ｓからＩｎＧａＡｓＰに換えたことにより素子特性が向
上した。
波長９８０ｎｍで直流発振し、しきい電流は約１２ｍ
Ａ、しきい電流密度は２５０Ａ／ｃｍ2であり、光出力
１８０ｍＷまで安定な横単一モードであった。障壁層に
ＧａＡｓを用いた場合のしきい電流は約２０ｍＡ、しき
い電流密度は４００Ａ／ｃｍ2であり、障壁層をＧａＡ
ｓからＩｎＧａＡｓＰに換えたことにより素子特性が向
上した。
【００２２】また本構造では、歪障壁層の格子定数が活
性層の格子定数と障壁層の格子定数の間で連続的に変化
しているため、ヘテロ界面における歪量の差がなく、５
０℃、光出力１００ｍＷで寿命試験を行ったところ、駆
動電流増加率はＩｎＧａＡｓＰ障壁層とＩｎＧａＡｓ量
子井戸層の間にＩｎＧａＡｓＰ歪障壁層を形成しないも
のの１割程度であり、活性層界面での歪量の差をなくす
ことにより素子の信頼性が格段に向上した。
性層の格子定数と障壁層の格子定数の間で連続的に変化
しているため、ヘテロ界面における歪量の差がなく、５
０℃、光出力１００ｍＷで寿命試験を行ったところ、駆
動電流増加率はＩｎＧａＡｓＰ障壁層とＩｎＧａＡｓ量
子井戸層の間にＩｎＧａＡｓＰ歪障壁層を形成しないも
のの１割程度であり、活性層界面での歪量の差をなくす
ことにより素子の信頼性が格段に向上した。
【００２３】（実施例４）図７は本発明の実施例４にお
ける半導体レーザの断面図である。図は光の進行方向と
垂直な面内の断面図である。また図８は、図７の活性層
６２の拡大図である。結晶成長は減圧ＭＯＣＶＤ法を用
いて行った。成長圧力は４０ｔｏｒｒ、成長温度は６５
０℃である。Ｓｉドープｎ型（００１）ＧａＡｓ基板５
９（キャリア濃度２×１０18／ｃｍ3）上にｎ型ＧａＡ
ｓバッファ層６０（Ｓｅドープ、キャリア濃度１×１０
18／ｃｍ3、膜厚０．２μｍ）、ｎ型Ｉｎ0.49Ｇａ0.51
Ｐクラッド層６１（Ｓｅドープ、キャリア濃度８×１０
17／ｃｍ3、膜厚１．５μｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ
0.59Ｐ0.41障壁層７０（膜厚１５ｎｍ）、Ｉｎ0.1Ｇａ
0.9Ａｓ0.7Ｐ0.3障壁層７１（膜厚２０ｎｍ）、Ｉｎ0.2
Ｇａ0.8Ａｓ0.59Ｐ0.41障壁層７２（膜厚１ｎｍ）、Ｉ
ｎ0.2Ｇａ0.8Ａｓ0.8Ｐ0.2歪障壁層７３（膜厚１ｎ
ｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ量子井戸層７４（膜厚５ｎ
ｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.8Ｐ0.2歪障壁層７５（膜厚
１ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.59Ｐ0.41障壁層７６
（膜厚１ｎｍ）、Ｉｎ0.1Ｇａ0.9Ａｓ0.7Ｐ0.3障壁層７
７（膜厚２０ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.59Ｐ0.41障
壁層７８（膜厚１５ｎｍ）、ｐ型Ｉｎ0.49Ｇａ0.51Ｐク
ラッド層６３（Ｚｎドープ、キャリア濃度６×１０17／
ｃｍ3、膜厚０．２５μｍ）、ｐ型ＧａＡｓ層６４（Ｚ
ｎドープ、キャリア濃度６×１０17／ｃｍ3、膜厚２０
ｎｍ）、ｐ型Ｉｎ0.49Ｇａ0.51Ｐクラッド層６５（Ｚｎ
ドープ、キャリア濃度８×１０17／ｃｍ3、膜厚１．３
μｍ）、ｐ型Ｉｎ0.1Ｇａ0.9Ａｓ0.8Ｐ0.2層６６（Ｚｎ
ドープ、キャリア濃度２×１０18／ｃｍ3、膜厚０．０
５μｍ）、ｐ型ＧａＡｓキャップ層６７（Ｚｎドープ、
キャリア濃度１×１０19／ｃｍ3、膜厚０．１５μｍ）
を順次成長させる。
ける半導体レーザの断面図である。図は光の進行方向と
垂直な面内の断面図である。また図８は、図７の活性層
６２の拡大図である。結晶成長は減圧ＭＯＣＶＤ法を用
いて行った。成長圧力は４０ｔｏｒｒ、成長温度は６５
０℃である。Ｓｉドープｎ型（００１）ＧａＡｓ基板５
９（キャリア濃度２×１０18／ｃｍ3）上にｎ型ＧａＡ
ｓバッファ層６０（Ｓｅドープ、キャリア濃度１×１０
18／ｃｍ3、膜厚０．２μｍ）、ｎ型Ｉｎ0.49Ｇａ0.51
Ｐクラッド層６１（Ｓｅドープ、キャリア濃度８×１０
17／ｃｍ3、膜厚１．５μｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ
0.59Ｐ0.41障壁層７０（膜厚１５ｎｍ）、Ｉｎ0.1Ｇａ
0.9Ａｓ0.7Ｐ0.3障壁層７１（膜厚２０ｎｍ）、Ｉｎ0.2
Ｇａ0.8Ａｓ0.59Ｐ0.41障壁層７２（膜厚１ｎｍ）、Ｉ
ｎ0.2Ｇａ0.8Ａｓ0.8Ｐ0.2歪障壁層７３（膜厚１ｎ
ｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ量子井戸層７４（膜厚５ｎ
ｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.8Ｐ0.2歪障壁層７５（膜厚
１ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.59Ｐ0.41障壁層７６
（膜厚１ｎｍ）、Ｉｎ0.1Ｇａ0.9Ａｓ0.7Ｐ0.3障壁層７
７（膜厚２０ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ0.59Ｐ0.41障
壁層７８（膜厚１５ｎｍ）、ｐ型Ｉｎ0.49Ｇａ0.51Ｐク
ラッド層６３（Ｚｎドープ、キャリア濃度６×１０17／
ｃｍ3、膜厚０．２５μｍ）、ｐ型ＧａＡｓ層６４（Ｚ
ｎドープ、キャリア濃度６×１０17／ｃｍ3、膜厚２０
ｎｍ）、ｐ型Ｉｎ0.49Ｇａ0.51Ｐクラッド層６５（Ｚｎ
ドープ、キャリア濃度８×１０17／ｃｍ3、膜厚１．３
μｍ）、ｐ型Ｉｎ0.1Ｇａ0.9Ａｓ0.8Ｐ0.2層６６（Ｚｎ
ドープ、キャリア濃度２×１０18／ｃｍ3、膜厚０．０
５μｍ）、ｐ型ＧａＡｓキャップ層６７（Ｚｎドープ、
キャリア濃度１×１０19／ｃｍ3、膜厚０．１５μｍ）
を順次成長させる。
【００２４】次に通常のＣＶＤ工程とホトレジスト工程
により幅３μｍのＳｉＯ2ストライプを形成し、それを
マスクとして半導体層６４、６５、６６、６７を化学エ
ッチングして凸状にする。この上にエッチングで用いた
ＳｉＯ2ストライプを選択成長のマスクとしてｎ型Ｉｎ
0.49Ｇａ0.51Ｐブロック層６８（Ｓｅドープ、キャリア
濃度２×１０18／ｃｍ3、膜厚１．５μｍ）を成長させ
る。その後上記ＳｉＯ2マスクを除去し、その上にｐ型
ＧａＡｓコンタクト層６９（Ｚｎドープ、キャリア濃度
２×１０19／ｃｍ3、膜厚１．０μｍ）を成長させる。
その後正電極としてＡｕ−Ｃｒ７９を、負電極としてＡ
ｕ−Ｇｅ８０を真空蒸着して形成する。最後に結晶を劈
開して長さ９００μｍのレーザチップを得る。
により幅３μｍのＳｉＯ2ストライプを形成し、それを
マスクとして半導体層６４、６５、６６、６７を化学エ
ッチングして凸状にする。この上にエッチングで用いた
ＳｉＯ2ストライプを選択成長のマスクとしてｎ型Ｉｎ
0.49Ｇａ0.51Ｐブロック層６８（Ｓｅドープ、キャリア
濃度２×１０18／ｃｍ3、膜厚１．５μｍ）を成長させ
る。その後上記ＳｉＯ2マスクを除去し、その上にｐ型
ＧａＡｓコンタクト層６９（Ｚｎドープ、キャリア濃度
２×１０19／ｃｍ3、膜厚１．０μｍ）を成長させる。
その後正電極としてＡｕ−Ｃｒ７９を、負電極としてＡ
ｕ−Ｇｅ８０を真空蒸着して形成する。最後に結晶を劈
開して長さ９００μｍのレーザチップを得る。
【００２５】こうして作製した素子は室温において発振
波長９８０ｎｍで直流発振し、しきい電流は約１２ｍ
Ａ、しきい電流密度は２５０Ａ／ｃｍ2であり、光出力
１８０ｍＷまで安定な横単一モードであった。障壁層に
ＧａＡｓを用いた場合のしきい電流は約２０ｍＡ、しき
い電流密度は４００Ａ／ｃｍ2であり、障壁層をＧａＡ
ｓからＩｎＧａＡｓＰに換えたことにより素子特性が向
上した。
波長９８０ｎｍで直流発振し、しきい電流は約１２ｍ
Ａ、しきい電流密度は２５０Ａ／ｃｍ2であり、光出力
１８０ｍＷまで安定な横単一モードであった。障壁層に
ＧａＡｓを用いた場合のしきい電流は約２０ｍＡ、しき
い電流密度は４００Ａ／ｃｍ2であり、障壁層をＧａＡ
ｓからＩｎＧａＡｓＰに換えたことにより素子特性が向
上した。
【００２６】また本実施例では、活性層内の格子歪を低
減するため、障壁層の格子定数をＧａＡｓよりも小さく
している。このためＩｎＧａＡｓ量子井戸層と障壁層の
格子定数の差は、障壁層がＧａＡｓに格子整合している
場合に比べさらに大きくなる。このため歪障壁層を導入
し、界面における歪量の差を低減する効果が大きく現れ
る。５０℃、光出力１００ｍＷで寿命試験を行ったとこ
ろ、駆動電流増加率はＩｎＧａＡｓＰ障壁層とＩｎＧａ
Ａｓ量子井戸層の間にＩｎＧａＡｓＰ歪障壁層を形成し
ないものに比べ３％程度であり、障壁層の格子定数をＧ
ａＡｓに比べて小さくすることにより活性層内の格子歪
を低減し、さらに活性層界面での歪量の差を低減するこ
とにより素子の信頼性が向上した。
減するため、障壁層の格子定数をＧａＡｓよりも小さく
している。このためＩｎＧａＡｓ量子井戸層と障壁層の
格子定数の差は、障壁層がＧａＡｓに格子整合している
場合に比べさらに大きくなる。このため歪障壁層を導入
し、界面における歪量の差を低減する効果が大きく現れ
る。５０℃、光出力１００ｍＷで寿命試験を行ったとこ
ろ、駆動電流増加率はＩｎＧａＡｓＰ障壁層とＩｎＧａ
Ａｓ量子井戸層の間にＩｎＧａＡｓＰ歪障壁層を形成し
ないものに比べ３％程度であり、障壁層の格子定数をＧ
ａＡｓに比べて小さくすることにより活性層内の格子歪
を低減し、さらに活性層界面での歪量の差を低減するこ
とにより素子の信頼性が向上した。
【００２７】（実施例５）図９は本発明の実施例５にお
ける半導体レーザの断面図である。図は光の進行方向と
垂直な面内の断面図である。また図１０は図９の活性層
８４の拡大図である。結晶成長は減圧ＭＯＣＶＤ法を用
いて行った。成長圧力は４０ｔｏｒｒ、成長温度は６５
０℃である。Ｓｉドープｎ型（００１）ＧａＡｓ基板８
１（キャリア濃度２×１０18／ｃｍ3）上にｎ型ＧａＡ
ｓバッファ層８２（Ｓｅドープ、キャリア濃度１×１０
18／ｃｍ3、膜厚０．１μｍ）、ｎ型Ａｌ0.5Ｇａ0.5Ａ
ｓクラッド層８３（Ｓｅドープ、キャリア濃度８×１０
17／ｃｍ3、膜厚１．５μｍ）、Ａｌ0.3Ｇａ0.7Ａｓ障
壁層８７（膜厚３５ｎｍ）、Ａｌ0.18Ｇａ0.72Ｉｎ0.1
Ａｓ歪障壁層８８（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ
量子井戸層８９（膜厚７ｎｍ）、Ａｌ0.18Ｇａ0.72Ｉｎ
0.1Ａｓ歪障壁層９０（膜厚１ｎｍ）、Ａｌ0.3Ｇａ0.7
Ａｓ障壁層９１（膜厚３５ｎｍ）、ｐ型Ａｌ0.5Ｇａ0.5
Ａｓクラッド層８５（Ｚｎドープ、キャリア濃度８×１
０17／ｃｍ3、膜厚１．５μｍ）、ｐ型ＧａＡｓコンタ
クト層８６（Ｚｎドープ、キャリア濃度１×１０19／ｃ
ｍ3、膜厚０．２μｍ）を順次成長させる。
ける半導体レーザの断面図である。図は光の進行方向と
垂直な面内の断面図である。また図１０は図９の活性層
８４の拡大図である。結晶成長は減圧ＭＯＣＶＤ法を用
いて行った。成長圧力は４０ｔｏｒｒ、成長温度は６５
０℃である。Ｓｉドープｎ型（００１）ＧａＡｓ基板８
１（キャリア濃度２×１０18／ｃｍ3）上にｎ型ＧａＡ
ｓバッファ層８２（Ｓｅドープ、キャリア濃度１×１０
18／ｃｍ3、膜厚０．１μｍ）、ｎ型Ａｌ0.5Ｇａ0.5Ａ
ｓクラッド層８３（Ｓｅドープ、キャリア濃度８×１０
17／ｃｍ3、膜厚１．５μｍ）、Ａｌ0.3Ｇａ0.7Ａｓ障
壁層８７（膜厚３５ｎｍ）、Ａｌ0.18Ｇａ0.72Ｉｎ0.1
Ａｓ歪障壁層８８（膜厚１ｎｍ）、Ｉｎ0.2Ｇａ0.8Ａｓ
量子井戸層８９（膜厚７ｎｍ）、Ａｌ0.18Ｇａ0.72Ｉｎ
0.1Ａｓ歪障壁層９０（膜厚１ｎｍ）、Ａｌ0.3Ｇａ0.7
Ａｓ障壁層９１（膜厚３５ｎｍ）、ｐ型Ａｌ0.5Ｇａ0.5
Ａｓクラッド層８５（Ｚｎドープ、キャリア濃度８×１
０17／ｃｍ3、膜厚１．５μｍ）、ｐ型ＧａＡｓコンタ
クト層８６（Ｚｎドープ、キャリア濃度１×１０19／ｃ
ｍ3、膜厚０．２μｍ）を順次成長させる。
【００２８】次に通常のＣＶＤ工程とホトレジスト工程
により幅３μｍのＳｉＯ2ストライプを形成し、それを
マスクとしてｐ型ＧａＡｓコンタクト層８６及びｐ型Ａ
ｌ0.5Ｇａ0.5Ａｓクラッド層８５半導体層を化学エッチ
ングして凸状にする。さらにＳｉＯ2ストライプを除去
した後、ＣＶＤ工程とホトレジスト工程により上記エッ
チング過程で残ったｐ型ＧａＡｓコンタクト層８６以外
の表面にＳｉＯ2絶縁膜９２を形成し、その後正電極と
してＡｕ−Ｃｒ９３を、負電極としてＡｕ−Ｇｅ９４を
真空蒸着して形成する。最後に結晶を劈開して長さ９０
０μｍのレーザチップを得る。
により幅３μｍのＳｉＯ2ストライプを形成し、それを
マスクとしてｐ型ＧａＡｓコンタクト層８６及びｐ型Ａ
ｌ0.5Ｇａ0.5Ａｓクラッド層８５半導体層を化学エッチ
ングして凸状にする。さらにＳｉＯ2ストライプを除去
した後、ＣＶＤ工程とホトレジスト工程により上記エッ
チング過程で残ったｐ型ＧａＡｓコンタクト層８６以外
の表面にＳｉＯ2絶縁膜９２を形成し、その後正電極と
してＡｕ−Ｃｒ９３を、負電極としてＡｕ−Ｇｅ９４を
真空蒸着して形成する。最後に結晶を劈開して長さ９０
０μｍのレーザチップを得る。
【００２９】こうして作製した素子は室温において発振
波長９８０ｎｍで直流発振し、しきい電流は約１２ｍ
Ａ、しきい電流密度は２５０Ａ／ｃｍ2であり、光出力
１８０ｍＷまで安定な横単一モードであった。歪障壁層
を導入しない場合のしきい電流は約２０ｍＡ、しきい電
流密度は４００Ａ／ｃｍ2であり、ＡｌＧａＩｎＡｓ歪
障壁層を導入したことにより素子特性が向上した。
波長９８０ｎｍで直流発振し、しきい電流は約１２ｍ
Ａ、しきい電流密度は２５０Ａ／ｃｍ2であり、光出力
１８０ｍＷまで安定な横単一モードであった。歪障壁層
を導入しない場合のしきい電流は約２０ｍＡ、しきい電
流密度は４００Ａ／ｃｍ2であり、ＡｌＧａＩｎＡｓ歪
障壁層を導入したことにより素子特性が向上した。
【００３０】また５０℃、光出力１００ｍＷで寿命試験
を行ったところ、駆動電流増加率はＡｌＧａＡｓ障壁層
とＩｎＧａＡｓ量子井戸層の間にＡｌＧａＩｎＡｓ歪障
壁層を形成しないものに比べ３割程度であり、活性層界
面での歪量の差を低減することにより素子の信頼性が向
上した。
を行ったところ、駆動電流増加率はＡｌＧａＡｓ障壁層
とＩｎＧａＡｓ量子井戸層の間にＡｌＧａＩｎＡｓ歪障
壁層を形成しないものに比べ３割程度であり、活性層界
面での歪量の差を低減することにより素子の信頼性が向
上した。
【００３１】（実施例６）図１１は本発明の実施例６に
おける半導体レーザの断面図である。図は光の進行方向
と垂直な面内の断面図である。また図１２は図１１の活
性層９８の拡大図である。結晶成長は減圧ＭＯＣＶＤ法
を用いて行った。成長圧力は４０ｔｏｒｒ、成長温度は
６５０℃である。Ｓｉドープｎ型（００１）ＧａＡｓ基
板９５（キャリア濃度２×１０18／ｃｍ3）上にｎ型Ｇ
ａＡｓバッファ層９６（Ｓｅドープ、キャリア濃度１×
１０18／ｃｍ3、膜厚０．１μｍ)、ｎ型Ａｌ0.1Ｇａ
0.41Ｉｎ0.49Ｐクラッド層９７（Ｓｅドープ、キャリア
濃度８×１０17／ｃｍ3、膜厚１．５μｍ）、Ａｌ0.05
Ｇａ0.46Ｉｎ0.49Ｐ障壁層１０１（膜厚３５ｎｍ）、Ａ
ｌ0.05Ｇａ0.40Ｉｎ0.55Ｐ歪障壁層１０２（膜厚１ｎ
ｍ)、Ｉｎ0.2Ｇａ0.8Ａｓ量子井戸層１０３（膜厚７ｎ
ｍ)、Ａｌ0.05Ｇａ0.40Ｉｎ0.55Ｐ歪障壁層１０４（膜
厚１ｎｍ)、Ａｌ0.05Ｇａ0.46Ｉｎ0.49Ｐ障壁層１０５
（膜厚３５ｎｍ)、ｐ型Ａｌ0.1Ｇａ0.41Ｉｎ0.49Ｐクラ
ッド層９９（Ｚｎドープ、キャリア濃度８×１０17／ｃ
ｍ3、膜厚１．５μｍ)、ｐ型ＧａＡｓコンタクト層１０
０（Ｚｎドープ、キャリア濃度１×１０19／ｃｍ3、膜
厚０．２μｍ）を順次成長させる。
おける半導体レーザの断面図である。図は光の進行方向
と垂直な面内の断面図である。また図１２は図１１の活
性層９８の拡大図である。結晶成長は減圧ＭＯＣＶＤ法
を用いて行った。成長圧力は４０ｔｏｒｒ、成長温度は
６５０℃である。Ｓｉドープｎ型（００１）ＧａＡｓ基
板９５（キャリア濃度２×１０18／ｃｍ3）上にｎ型Ｇ
ａＡｓバッファ層９６（Ｓｅドープ、キャリア濃度１×
１０18／ｃｍ3、膜厚０．１μｍ)、ｎ型Ａｌ0.1Ｇａ
0.41Ｉｎ0.49Ｐクラッド層９７（Ｓｅドープ、キャリア
濃度８×１０17／ｃｍ3、膜厚１．５μｍ）、Ａｌ0.05
Ｇａ0.46Ｉｎ0.49Ｐ障壁層１０１（膜厚３５ｎｍ）、Ａ
ｌ0.05Ｇａ0.40Ｉｎ0.55Ｐ歪障壁層１０２（膜厚１ｎ
ｍ)、Ｉｎ0.2Ｇａ0.8Ａｓ量子井戸層１０３（膜厚７ｎ
ｍ)、Ａｌ0.05Ｇａ0.40Ｉｎ0.55Ｐ歪障壁層１０４（膜
厚１ｎｍ)、Ａｌ0.05Ｇａ0.46Ｉｎ0.49Ｐ障壁層１０５
（膜厚３５ｎｍ)、ｐ型Ａｌ0.1Ｇａ0.41Ｉｎ0.49Ｐクラ
ッド層９９（Ｚｎドープ、キャリア濃度８×１０17／ｃ
ｍ3、膜厚１．５μｍ)、ｐ型ＧａＡｓコンタクト層１０
０（Ｚｎドープ、キャリア濃度１×１０19／ｃｍ3、膜
厚０．２μｍ）を順次成長させる。
【００３２】次に通常のＣＶＤ工程とホトレジスト工程
により幅３μｍのＳｉＯ2ストライプを形成し、それを
マスクとしてｐ型ＧａＡｓコンタクト層１００及びｐ型
Ａｌ0.5Ｇａ0.5Ａｓクラッド層９９半導体層を化学エッ
チングして凸状にする。さらにＳｉＯ2ストライプを除
去した後、ＣＶＤ工程とホトレジスト工程により上記エ
ッチング過程で残ったｐ型ＧａＡｓコンタクト層１００
以外の表面にＳｉＯ2絶縁膜１０６を形成し、その後正
電極としてＡｕ−Ｃｒ１０７を、負電極としてＡｕ−Ｇ
ｅ１０８を真空蒸着して形成する。最後に結晶を劈開し
て長さ９００μｍのレーザチップを得る。
により幅３μｍのＳｉＯ2ストライプを形成し、それを
マスクとしてｐ型ＧａＡｓコンタクト層１００及びｐ型
Ａｌ0.5Ｇａ0.5Ａｓクラッド層９９半導体層を化学エッ
チングして凸状にする。さらにＳｉＯ2ストライプを除
去した後、ＣＶＤ工程とホトレジスト工程により上記エ
ッチング過程で残ったｐ型ＧａＡｓコンタクト層１００
以外の表面にＳｉＯ2絶縁膜１０６を形成し、その後正
電極としてＡｕ−Ｃｒ１０７を、負電極としてＡｕ−Ｇ
ｅ１０８を真空蒸着して形成する。最後に結晶を劈開し
て長さ９００μｍのレーザチップを得る。
【００３３】こうして作製した素子は室温において発振
波長９８０ｎｍで直流発振し、しきい電流は約１２ｍ
Ａ、しきい電流密度は２５０Ａ／ｃｍ2であり、光出力
１８０ｍＷまで安定な横単一モードであった。障壁層に
ＧａＡｓを用いた場合のしきい電流は約２０ｍＡ、しき
い電流密度は４００Ａ／ｃｍ2であり、障壁層をＧａＡ
ｓからＡｌＧａＩｎＰに換えたことにより素子特性が向
上した。
波長９８０ｎｍで直流発振し、しきい電流は約１２ｍ
Ａ、しきい電流密度は２５０Ａ／ｃｍ2であり、光出力
１８０ｍＷまで安定な横単一モードであった。障壁層に
ＧａＡｓを用いた場合のしきい電流は約２０ｍＡ、しき
い電流密度は４００Ａ／ｃｍ2であり、障壁層をＧａＡ
ｓからＡｌＧａＩｎＰに換えたことにより素子特性が向
上した。
【００３４】また５０℃、光出力１００ｍＷで寿命試験
を行ったところ、駆動電流増加率はＡｌＧａＩｎＰ障壁
層とＩｎＧａＡｓ量子井戸層の間にＡｌＧａＩｎＰ歪障
壁層を形成しないものに比べ３割程度であり、活性層界
面での歪量の差を低減することにより素子の信頼性が向
上した。
を行ったところ、駆動電流増加率はＡｌＧａＩｎＰ障壁
層とＩｎＧａＡｓ量子井戸層の間にＡｌＧａＩｎＰ歪障
壁層を形成しないものに比べ３割程度であり、活性層界
面での歪量の差を低減することにより素子の信頼性が向
上した。
【００３５】
【発明の効果】本発明によれば、ＧａＡｓ基板上に形成
され、少なくとも１層の光を発生するＩｎＧａＡｓ量子
井戸を有する半導体レーザ装置において、障壁層をＩｎ
ＧａＡｓＰ又はＡｌＧａＩｎＰ又はＡｌＧａＩｎＡｓ又
はＧａＡｓとし、該障壁層と上記ＩｎＧａＡｓ量子井戸
層の間に両者の中間の格子定数を有するＩｎＧａＡｓＰ
層又はＡｌＧａＩｎＰ層を形成することにより、量子井
戸層から障壁層への注入したキャリアの漏れ及びＩｎの
拡散が低減し、活性層におけるヘテロ界面での歪量の差
が低減することにより、素子特性及び信頼性を向上する
ことができた。
され、少なくとも１層の光を発生するＩｎＧａＡｓ量子
井戸を有する半導体レーザ装置において、障壁層をＩｎ
ＧａＡｓＰ又はＡｌＧａＩｎＰ又はＡｌＧａＩｎＡｓ又
はＧａＡｓとし、該障壁層と上記ＩｎＧａＡｓ量子井戸
層の間に両者の中間の格子定数を有するＩｎＧａＡｓＰ
層又はＡｌＧａＩｎＰ層を形成することにより、量子井
戸層から障壁層への注入したキャリアの漏れ及びＩｎの
拡散が低減し、活性層におけるヘテロ界面での歪量の差
が低減することにより、素子特性及び信頼性を向上する
ことができた。
【図１】本発明における実施例１の半導体レーザの断面
図。
図。
【図２】図１の部分拡大図。
【図３】本発明における実施例２の半導体レーザの断面
図。
図。
【図４】図３の部分拡大図。
【図５】本発明における実施例３の半導体レーザの断面
図。
図。
【図６】図５の部分拡大図。
【図７】本発明における実施例４の半導体レーザの断面
図。
図。
【図８】図７の部分拡大図。
【図９】本発明における実施例５の半導体レーザの断面
図。
図。
【図１０】図９の部分拡大図。
【図１１】本発明における実施例６の半導体レーザの断
面図。
面図。
【図１２】図１１の部分拡大図。
【図１３】ＩｎＧａＡｓＰ４元混晶の等バンドギャップ
線及び等格子定数線。
線及び等格子定数線。
１，１９，４１，５９，８１，９５…ｎ型GaAs基板、
３，２１，４３，６１…ｎ型InGaPクラッド層、４，２
２，４４，６２，８４，９８…活性層、５，７，２３，
２５，４５，４７，６３，６５…ｐ型InGaPクラッド
層、６，２４，４６，６４…ｐ型GaAs層、８，２６，４
８，６６…ｐ型In0.1Ga0.9As0.8P0.2層、１０，２８，
５０，６８…ｎ型InGaPブロック層、１２，１６，３
０，３８，５２，５，６，７０，７２，７６，７８…In
0.2Ga0.8As0.59P0.41障壁層、１３，１５，３２，３
６，７３，７５…In0.2Ga0.8As0.8P0.2歪障壁層，１
４，３４，５４，７４，８９，１０３…In0.2Ga0.8As歪
量子井戸層、３１，３７…In0.2Ga0.8As0.7P0.3歪障壁
層、３３，３5…In0.2Ga0.8As0.9P0.1歪障壁層、５３，
５５…In0.2Ga0.8AsyP1-y歪障壁層（但し０．５９＜ｙ
＜１）、７１，７７…In0.1Ga0.9As0.7P0.3障壁層、８
３…ｎ型Al0.5Ga0.5Asクラッド層、８５…ｐ型Al0.5Ga
0.5Asクラッド層、８７，９１…Al0.3Ga0.7As障壁層、
８８，９０…Al0.18Ga0.72In0.1As歪障壁層、９７…ｎ
型Al0.1Ga0.41In0.47Pクラッド層、９９…ｐ型Al0.1Ga
0.41In0.47Pクラッド層、１０１，１０５…Al0.05Ga
0.46In0.49P障壁層、１０２，１０４…Al0.05Ga0.40In
0.55P歪障壁層。
３，２１，４３，６１…ｎ型InGaPクラッド層、４，２
２，４４，６２，８４，９８…活性層、５，７，２３，
２５，４５，４７，６３，６５…ｐ型InGaPクラッド
層、６，２４，４６，６４…ｐ型GaAs層、８，２６，４
８，６６…ｐ型In0.1Ga0.9As0.8P0.2層、１０，２８，
５０，６８…ｎ型InGaPブロック層、１２，１６，３
０，３８，５２，５，６，７０，７２，７６，７８…In
0.2Ga0.8As0.59P0.41障壁層、１３，１５，３２，３
６，７３，７５…In0.2Ga0.8As0.8P0.2歪障壁層，１
４，３４，５４，７４，８９，１０３…In0.2Ga0.8As歪
量子井戸層、３１，３７…In0.2Ga0.8As0.7P0.3歪障壁
層、３３，３5…In0.2Ga0.8As0.9P0.1歪障壁層、５３，
５５…In0.2Ga0.8AsyP1-y歪障壁層（但し０．５９＜ｙ
＜１）、７１，７７…In0.1Ga0.9As0.7P0.3障壁層、８
３…ｎ型Al0.5Ga0.5Asクラッド層、８５…ｐ型Al0.5Ga
0.5Asクラッド層、８７，９１…Al0.3Ga0.7As障壁層、
８８，９０…Al0.18Ga0.72In0.1As歪障壁層、９７…ｎ
型Al0.1Ga0.41In0.47Pクラッド層、９９…ｐ型Al0.1Ga
0.41In0.47Pクラッド層、１０１，１０５…Al0.05Ga
0.46In0.49P障壁層、１０２，１０４…Al0.05Ga0.40In
0.55P歪障壁層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 豊中 隆司 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所光技術開発推進本部内
Claims (11)
- 【請求項１】ＧａＡｓ基板上に形成され、少なくとも１
層の光を発生するＩｎＧａＡｓ量子井戸層と、該量子井
戸層よりも屈折率が小さく且つ禁制帯幅の大きいクラッ
ド層と、発生した光からレーザ光を得るための共振器構
造から構成される半導体レーザ装置において、上記Ｉｎ
ＧａＡｓ量子井戸層の両側又は片側一方に隣接して少な
くとも１層のＩｎ1-xＧａxＡｓyＰ1-y層（但し０≦ｙ＜
１）が形成され、該Ｉｎ1-xＧａxＡｓyＰ1-y層の格子定
数がＧａＡｓよりも大きく、上記ＩｎＧａＡｓよりも小
さいことを特徴とする半導体レーザ装置。 - 【請求項２】ＧａＡｓ基板上に形成され、少なくとも１
層の光を発生するＩｎＧａＡｓ量子井戸層と、該量子井
戸層よりも屈折率が小さく且つ禁制帯幅の大きいクラッ
ド層と、発生した光からレーザ光を得るための共振器構
造から構成される半導体レーザ装置において、上記Ｉｎ
ＧａＡｓ量子井戸層の両側又は片側一方に隣接して少な
くとも１層の（ＡｌxＧａ1-x）yＩｎ1-yＰ層又は（Ａｌ
xＧａ1-x）yＩｎ1-yＡｓ層が形成され、該（ＡｌxＧａ
1-x）yＩｎ1-yＰ層又は（ＡｌxＧａ1-x）yＩｎ1-yＡｓ
層の格子定数がＧａＡｓよりも大きく、上記ＩｎＧａＡ
ｓよりも小さいことを特徴とする半導体レーザ装置。 - 【請求項３】請求項１又は２の半導体レーザ装置におい
て、上記ＩｎＧａＡｓ層に隣接する上記Ｉｎ1-xＧａxＡ
ｓyＰ1-y層、或いは（ＡｌxＧａ1-x）yＩｎ1-yＰ層、或
いは（ＡｌxＧａ1-x）yＩｎ1-yＡｓ層の格子定数が、該
ＩｎＧａＡｓ層から離れるに従って段階的又は連続的に
減少することを特徴とする半導体レーザ装置。 - 【請求項４】請求項１又は２又は３の半導体レーザ装置
において、クラッド層が少なくとも１層の上記ＧａＡｓ
基板に格子整合するＩｎ1-xＧａxＡｓyＰ1-y層（但し０
≦ｙ＜１）から構成されることを特徴とする半導体レー
ザ装置。 - 【請求項５】請求項１、２、３又は４の半導体レーザ装
置において、上記ＩｎＧａＡｓ量子井戸層に隣接する上
記Ｉｎ1-xＧａxＡｓyＰ1-y層又は（ＡｌxＧａ1-x）yＩ
ｎ1-yＰ層又は（ＡｌxＧａ1-x）yＩｎ1-yＡｓ層に隣接
して障壁層が形成され、該障壁層の格子定数が該Ｉｎ
1-xＧａxＡｓyＰ1-y層又は該（ＡｌxＧａ1-x）yＩｎ1-y
Ｐ層又は該（ＡｌxＧａ1-x）yＩｎ1-yＡｓ層よりも小さ
いことを特徴とする半導体レーザ装置。 - 【請求項６】請求項１、２、３、４又は５の半導体レー
ザ装置において、上記ＩｎＧａＡｓ量子井戸層に隣接す
る上記Ｉｎ1-xＧａxＡｓyＰ1-y層又は（ＡｌxＧａ1-x）
yＩｎ1-yＰ層又は（ＡｌxＧａ1-x）yＩｎ1-yＡｓ層に隣
接して障壁層が形成され、該障壁層の格子定数がＧａＡ
ｓよりも小さいことを特徴とする半導体レーザ装置。 - 【請求項７】請求項５又は６の半導体レーザ装置におい
て、上記障壁層がＩｎ1-xＧａxＡｓyＰ1-y（但し０≦ｙ
＜１）であることを特徴とする半導体レーザ装置。 - 【請求項８】請求項５又は６の半導体レーザ装置におい
て、上記障壁層が（ＡｌxＧａ1-x）yＩｎ1-yＰ層又は
（ＡｌxＧａ1-x）yＩｎ1-yＡｓ層であることを特徴とす
る半導体レーザ装置。 - 【請求項９】請求項５の半導体レーザ装置において、上
記障壁層がＧａＡｓであることを特徴とする半導体レー
ザ装置。 - 【請求項１０】請求項７又は８の半導体レーザ装置にお
いて、上記ＩｎＧａＡｓ量子井戸層と、該量子井戸層に
隣接する上記Ｉｎ1-xＧａxＡｓyＰ1-y層又は上記（Ａｌ
xＧａ1-x）yＩｎ1-yＰ層又は上記（ＡｌxＧａ1-x）yＩ
ｎ1-yＡｓ層と、該Ｉｎ1-xＧａxＡｓyＰ1-y層又は該
（ＡｌxＧａ1-x）yＩｎ1-yＰ層又は該（ＡｌxＧａ1-x）
yＩｎ1-yＡｓ層に隣接する障壁層のＩｎ組成が等しいこ
とを特徴とする半導体レーザ装置。 - 【請求項１１】請求項１、３、４、５、６、７、８、９
又は１０の半導体レーザ装置において、上記ＩｎＧａＡ
ｓ量子井戸層に隣接する上記Ｉｎ1-xＧａxＡｓyＰ1-y層
又はＩｎ1-xＧａxＡｓyＰ1-y障壁層のＡｓ組成ｙが、
０．４≦ｙ＜１であることを特徴とする半導体レーザ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18924194A JPH0856045A (ja) | 1994-08-11 | 1994-08-11 | 半導体レーザ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18924194A JPH0856045A (ja) | 1994-08-11 | 1994-08-11 | 半導体レーザ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0856045A true JPH0856045A (ja) | 1996-02-27 |
Family
ID=16237984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18924194A Pending JPH0856045A (ja) | 1994-08-11 | 1994-08-11 | 半導体レーザ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0856045A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242575A (ja) * | 1997-02-25 | 1998-09-11 | Hitachi Ltd | 半導体素子 |
| US5832018A (en) * | 1996-02-08 | 1998-11-03 | The Furukawa Electric Co., Ltd. | Semiconductor laser device |
| KR100240641B1 (ko) * | 1997-02-10 | 2000-01-15 | 정선종 | 반도체 레이저 |
| JP2002158403A (ja) * | 2000-11-20 | 2002-05-31 | Hamamatsu Photonics Kk | 半導体レーザダイオード |
| JP2004296845A (ja) * | 2003-03-27 | 2004-10-21 | Ricoh Co Ltd | 量子井戸構造および半導体発光素子および光送信モジュールおよび光伝送システム |
| US7269196B2 (en) * | 2004-07-06 | 2007-09-11 | Avago Technologies Fiber Ip (Singapore) Pte. Ltd. | Method for increasing maximum modulation speed of a light emitting device, and light emitting device with increased maximum modulation speed and quantum well structure thereof |
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