JPH0855965A - 過電圧保護機構を有する集積回路およびその保護方法 - Google Patents
過電圧保護機構を有する集積回路およびその保護方法Info
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Abstract
ムを提供する。 【構成】 いくつか異なるタイプの過電圧保護装置を活
用し、ESD導電パスを異なる電力線間に供給するES
D保護システムを設ける。例えば、異なる電源の接地線
間、ICパッドおよび電源線間に分岐ダイオード(28
および30)を、ICパッドおよび接地間にSCR保護
機構(32)を、そして異なる電源VDD線間に厚型フ
ィールドデバイス保護機構(80,82,84,86お
よび88)を用いことができる。
Description
関し、特にその回路に用いられる静電放電保護装置に関
するものである。
charge)現象は、一般的に、人体または機械装置から生
じる電界等、様々な源から発生する高圧パルス(通常、
数kV)、適度の電流(2〜3A)、および短い継続時
間(100ns付近)の結果として生じる。これらの現
象に近いいくつかの分析モデルが以下のように展開され
ている。すなわち、1)装置の取り扱い中等の人体の動
きに起因するESDを象徴する人体モデル(MILーS
TD883C、方法3015.7でより詳細に説明され
ており、ここでその記載を参照する)、2)自動化され
た組み立てエリアで展開される充電に起因するESDを
特徴づける機械モデル、3)装置製造および装置取り扱
いに起因するESDに近い充電化装置モデルである。
る共通の課題をもたらし、極薄のゲート酸化物および非
常に短いチャネルを有する相補形MOS(CMOS)装
置においては特に厄介な問題となる。上記構成では通常
20〜30V程度までしか耐えられない。したがって、
CMOS ICを介して伝わるESDパルスは、酸化物
破壊、または装置や接続の焼損を引き起こす可能性があ
り、破滅を招くような結果を潜在的に保持している。ま
た、このESDパルスは、厚型フィールドデバイス(th
ick field device) での「ラッチアップ(装置破壊現
象)」状態をも誘引し得る。
する回路基板上に適当な帯電防止の保護機構を設けるこ
とにより幾分和らげることができるが、それでもなお、
回路基板製作プロセス中やその前段階で、ICはESD
の影響を受けやすい。ESD問題に対する製造スタッフ
全員の自覚、または電気的に接地させる防護用のブレス
レット着用等の対策が、IC寿命期間の側面でリスクを
縮小するが、これも部分的な解決策でしかない。それゆ
え、ICそれ自身内部にESD保護回路を備えることが
望まれている。
の一つとして、ICチップボンディングパッドまたはタ
ーミナルと内部IC回路との間に介在するレジスタを使
用するものがある。これは、レジスタを通る入力信号の
一部を減らすことにより、ESD電圧をほとんど消費す
るものである。この保護回路を用いることにより、CM
OSラッチアップ電流も同様に減少させることができ
る。しかしながら、あいにくなことにこの従来技術にお
いては、入力レジスタと、ボンディングパッドの寄生誘
電体や入力線との組み合わせが重大なRC時間の遅延を
生じ、IC動作スピードを制限するという問題点があ
る。
イオードを使用してESD電流を分岐して接地するもの
がある。この試みは、しかしながらいくつかの欠点を有
している。すなわち、そのようなダイオードは、重大な
一連の寄生抵抗を有するのが普通であり、分岐されるべ
き電流量を制限してしまう。さらにまた、増加した飽和
電流や減少した半導体バンドギャップによって、順電流
が温度に伴い増加してしまう。このように、ESD事象
に起因する加熱が電流伝導能力を制限する。この抵抗を
削減すべく大面積ダイオードを用いることもできるが、
この変更に伴ってチップ密度が減少し、入力回路の静電
容量は増加する。
証されているが、それらは全て保護されるべき回路が単
電圧設計であるという仮定のもとで機能するものであ
る。すなわち、回路の全てのセクションが電圧VDDを
共有するという仮定のもとで成り立つ。単電圧設計に比
べ、混合電圧源を活用する回路タイプの方が多く、そこ
では、回路の異なるセクションが異なる動作電圧を使用
する。この種の回路の例としては、特定用途向け集積回
路(ASIC)があげられ、孤立した電力および接地バ
スがI/Oおよびコア回路のために使用されるか、ある
いは、アナログおよびディジタル回路用に分離したバス
が使用される。異なる電源をI/Oおよびコア回路等に
用いるASIC設計においては、ESD事象の間に消費
される莫大な量の電力が小さな論理エリアの不良原因と
なる。それとは逆に、論理エリアが大きくI/Oエリア
が相対的に小さいならば、ESDの発生がI/Oエリア
を代わりに破壊するかもしれない。
なされたものであり、混合電圧回路で動作可能なESD
保護システムを提供することを目的とする。
るシステムで動作可能なESD保護システムを提供する
ことを目的とする。
に、本発明によれば、いくつか異なるタイプの過電圧保
護装置を活用し、ESD導電パスを異なる電力線間に供
給するESD保護システムを設ける。例えば、異なる電
源の接地線間、ICパッドおよび電源線間に分岐ダイオ
ードを、ICパッドおよび接地間にSCR保護機構を、
そして異なる電源VDD線間に厚型フィールドデバイス
保護機構を用いことができる。
イッチング特性がその用途にからくも適合するような装
置を用いたとしても、二つの回路要素間に発生するES
Dに備えた導電パスが実装可能となる。
とコア論理回路とに、あるいはディジタル回路とアナロ
グ回路とに、しばしば別個の電力源が用いられる。補足
的に、高速で動作すべく設計された構成要素に電力を供
給するために比較的高電圧の電源を用い、低速で動作す
べく設計された構成要素に電力を供給するためには比較
的低電圧の電源を用いることもできる。説明を明確にす
るために、下記略語の表にこれらの電圧を示す。
低電力 VDDCORE5 コア論理回路用5V VDD VDDCORE3 コア論理回路用3.3V VDD低
電力 VDDA アナログ回路用VDD VSSIO I/O回路接地 VSSCORE コア論理回路接地 VSSA アナログ回路接地 図1は本発明に係わるESD保護機構を備えた模範的な
混合電圧ICアーキテクチャーのブロック図である。図
1に見られるように、該ICはVDDCORE3の+
3.3V低電力コア論理回路パッド10と、VDDCO
RE5の+5Vコア論理回路パッド12と、VDDIO
3の+3.3V低電力周辺I/O回路パッド14と、V
DDIO5の+5V周辺I/O回路パッド16と、VD
DAのVDDアナログ回路パッド18と、VSSCOR
Eのコア回路接地パッド20と、VSSIOのI/O回
路接地パッド22と、VSSAのアナログ回路接地パッ
ド24とを有している。またこのICは、種々のIC構
成要素を外部要素と接続するため、複数のパッドIOP
AD26も保有している。簡略化と理解を明瞭にするた
めに、それらパッド26の一つだけが図中に示されてい
る。
80,82,84,86および88が種々のVDDパッ
ドとVSSIO 22の間に、またはVDDパッドそれ
ら自身の間に介在している。そして、厚型フィールドデ
バイス90が3Vおよび5VのコアVDDパッド10お
よび12の間に介在する。また、厚型フィールドデバイ
ス92が3Vおよび5VのIOVDDパッド間に介在す
る。
VSSCOREのコア論理接地パッド20間のダイオー
ドアッセンブリ28は、IOPAD26およびVSSC
OREパッド20との間に伝わるESD事象に向けて導
電パスを備える。このESDがIOPAD26で起こ
り、VSSCOREパッド20に伝わる場合に、それは
SCR32およびVSSIOのI/O接地パッド22を
通ってVSSCOREパッド20に流れていく。
Aパッド24間に介在するダイオードアッセンブリ30
は、構成上ダイオードアッセンブリ28と実質上同じも
のである。このダイオードアッセンブリ30は、IOP
AD 26およびVSSAパッド24間を通過するES
Dに向けて導電パスを備えている。
D 26およびVDDIO5パッド16間に置かれる。
もう一つのダイオードパス56は、IOPAD 26お
よびVSSIO 22間に置かれる。そして、IPパッ
ドの外側に位置するSCR32がVSSIO 22に対
してのESD保護を提供する。
の放射状スライスを示す。ここで、VSSIOチップリ
ング22Aは金属トレースであり、チップの外周縁に伸
びている。図中、一つのIOパッド26が示されてい
る。そして、IOパッドの外側に位置するSCRがVS
SIOリング22Aに対してのESD保護を提供する。
このSCRはIOパッドの全幅に伸びている。IOパッ
ドの内側には、他の電圧源信号線に向けた金属リングが
ある。順次、それらはVDDIO3 14、VDDIO
5 16、VSSIO 22、VSSCORE(図示せ
ず)、VDDCORE5(図示せず)、およびVDDC
ORE3(図示せず)を有してなる。
のリング周辺に位置している。そして、Pチャネルダイ
オードD2 44はVDDIO3の下に位置し、VDD
IO5にIOパッドを接続する。また、Nチャネルダイ
オードD3 56は第二のVSIOリング22Bの真
下、あるいはそれと隣接する位置に置かれる。レジスタ
64はIOパッドおよびNチャネルダイオード56の間
に配置される。
る。
イオードアッセンブリ28の半分につき複数の(少なく
とも3個の、より好ましくは5個の)直列ダイオード3
4が備わっている。
に、3つのダイオード34の各々は、P+能動アノード
36とNウェルカソードから構成される。これらダイオ
ードは金属接点42を介して直列に接続されている。す
なわち、金属接点42は、一ダイオードのP+アノード
36と、隣接するダイオードのNウェル38のN+領域
とを接続している。隣接するダイオードは金属トレース
42によって直列に接続される。好ましくは、N+接続
40および各ダイオード34のP+アノード36の間隔
が約1.0μm(例えば1.2μm)、各ダイオード3
4の全幅が約数10μm(例えば60μm)となる。さ
らに、ダイオードは25℃で0.5Vのトリップポイン
ト電圧Vtを供給するように製造される。
示す平面図である。各ダイオードはP+能動アノード3
6を備えたNウェル38を有する。Nウェル38上で、
このP+アノード36の向かい側にあるのがN+カソー
ド40である。そして、一ダイオードのN+カソードと
次のダイオードのP+アノード(図示せず)とを接続す
るのが金属層42である。金属層の真下には、基板留め
具41がある。
を形成する10個のダイオードの代表的なレイアウト図
であり、一連の基板留め具41、カソード40およびア
ノード36を示している。明瞭化するため、金属層42
の接続が寄せ集めたように示されているが、層をなすこ
の金属が実際に連続するシート状であってもよい。
度依存性を有するものであり、これらダイオードのトリ
ップポイント電圧Vtが25℃での0.5Vから90℃
での0.3Vまで変化し得ることに留意すべきである。
このため、本構成をVSSIOおよびVSSCORE等
のVSSバス間で使用するには、上記のような変動が問
題とならないことが必要不可欠である。例えば、ダイオ
ードが図1の装置で用いられのは、VSSバス間の分離
が通常はノイズ分離のためになされていて、少なくとも
3つのダイオード34の直列接続が、結合されたNウェ
ルのシート抵抗(約1kΩ/□)により、ノイズ信号を
抑えるためである。この抑圧はVtの温度依存性を無視
してなされる。しかしながら、一続きのダイオード34
をダイオードアッセンブリ28であまり多く用いないこ
とが重要である。なぜならば、結合されたシート抵抗
は、ESD発生の間にダイオード34の起動を禁止する
ほど大きくなるからである。
ド24間に介在するダイオードアッセンブリ30は、構
成上ダイオードアッセンブリ28と実質上同じものであ
る。このダイオードアッセンブリ30(図1)は、IO
PAD26およびVSSAパッド24間を通過するES
Dに向けて導電パスを備える。
2およびD3の個々の詳細を示す。ダイオードD2およ
びD3は二つの形式のうちいずれを取ってもよい。IO
PAD26が入力パッド26aである場合、ダイオード
D2はPチャネルMOSトランジスタ46によって形成
された寄生ダイオードであり、またPチャネルMOSト
ランジスタ46のゲートはVDDIO5に結びつけられ
ている。一方、IOPAD26が出力パッド26bであ
る場合に、ダイオードD2は、同様のPチャネルMOS
トランジスタ48と、パッドのPチャネルMOSトラン
ジスタ出力ドライバ50との組み合わせにより形成され
た寄生ダイオードとなる。これらダイオードは、それぞ
れ、正のESDパルスがIOPAD26からVDDIO
5に伝わる時にオンに変わる。
ッド22間にあるダイオードD3も、ダイオードD2と
同様、二つの形式のうちいずれを取ってもよい。IOP
AD26が入力パッド26aである場合、ダイオードD
3はNチャネルMOSトランジスタ58によって形成さ
れた寄生ダイオードであり、図7に示されるように、N
チャネルMOSトランジスタ58のゲートはVSSIO
に結びつけられている。一方、IOPAD26が出力パ
ッド26bである場合に、ダイオードD3は、同様のN
チャネルMOS接地ゲートトランジスタ60と、パッド
のNチャネルMOSトランジスタ出力ドライバ62との
組み合わせにより形成された寄生ダイオードとなる。こ
れらダイオードは、それぞれ、負のESDパルスがIO
PAD26からVSSIOに伝わる時にオンに変わる。
60および62(図7)の動作についてさらに説明す
る。MOSトランジスタのゲートがそのソースに結びつ
いている場合、そのバイアス降伏電圧は一般的にBVd
ssと称される。NチャネルMOSトランジスタ60お
よび62はサブミクロン(1μm未満)単位の処理に基
づいて形成されるのが好ましく、これらトランジスタの
ゲートが接地される場合に、約13Vでオンに変わる。
これが起こると、IOPAD26からVSSIO22ま
で正であるESDパルスの消費のために、これら装置は
電流パスとして機能する。トランジスタ60および62
のBVdss動作を示すグラフは図10に示される。
術においては、ゲート酸化物降伏電圧が少なくとも20
Vであり、これらのパラメータは受け入れ可能なもので
あった。しかし、サブミクロンの単位の処理等、最近の
製造技術において用いられる極薄のゲート酸化物では、
降伏電圧が約17〜18Vとなる。16Vの逆バイアス
降伏電圧では、もはや良好な動作の許容性を与えること
ができない。
ード56と平行に据え付けられる。SCR32はESD
発生の間にオンに変わり、それによってダイオード56
を保護することができる。そうであっても、SCR32
がオンに変わる前、ESD発生のほんの初期段階におい
て、ダイオード56が不良となる可能性もある。この可
能性を取り除くために、20Ωのポリレジスタ64(図
7)が各NチャネルMOSトランジスタ60または62
のゲートフィンガーに加えられ、SCR32の起動前に
達する電流を制限する。その結果、NチャネルMOSト
ランジスタ60および62の幅を広げ、レジスタ64に
よって引き起こされる駆動電流の減少を補償する必要が
ある。
ダイオードを用いることも可能かもしれないが、厚型フ
ィールドデバイスはより安定した温度特性を有してい
る。一連のダイオードを用いる時、通常の動作状態でオ
ンに変わらないだけのダイオードの数が必要となる。し
かしながら、ダイオードのターンオン電圧は温度依存を
示す。この種のダイオード特性を図9に示す。最初の軌
跡91は、90℃で順電圧に抗する電流を描く。一方、
二番目の軌跡93は25℃で順電圧に抗する電流を描
く。90℃で、ダイオードは0.30Vで1μA(1E
−6)を通す。25℃の場合では、数桁小さい電流しか
通さず、0.48Vで1μAを通すことができる。この
好ましくない温度感応性は、多重ダイオードが直列に接
続される場合にその度合いを増す。
造のより完璧な説明と、そのような装置における動作と
は、米国特許同時係属出願08/129,224、「シ
リコン制御整流器用厚型フィールドインプラント(Fiel
d Implant for Silicon Controlled Rectifier)」で説
明されており、ここでその記載を参照する。
成されている。すなわち、Nウェル105(N+領域1
07と結合して)、P基板109およびN+領域111
である。領域OX1およびOX2は、フィールド酸化物
として形成される領域である。また、領域113は、S
CRドーパントインプラントを受ける領域を反映し、S
CRの特性を調整すべく制御される。そのようなフィー
ルドインプラントの無いSCRは、基板上の他の装置と
同様のトリガ特性を有すると推測される。フィールドイ
ンプラント投与量が増し、領域113でのドーパント濃
度が増すにつれ、以下のことが発生する。 1)Nウェ
ルおよびP基板間の接合における降伏電圧が減少し、次
いでラッチアップトリガ電圧が減少する。
よって形成された)NPNトランジスタの利得が減少
し、次いでラッチアップトリガ電流が増加する。
よび保持電流が増加する。
上回るフィールドインプラント投与量で達成され得る。
10E13/cm2 を上回るとさらによく、約2E14
/cm2 でベストとなる。SCRフィールドインプラン
ト領域113は、より高い濃度を有し、SCRとして機
能すべく限定して生成された装置において形成されると
いう点において、習慣的に用いられているフィールドイ
ンプラントと異なっている。
に提供する一方、N+領域119はP基板109のため
に接点を提供する。NウェルをパッドM1(電圧源)に
接続し、一方でP基板をVSSに接続することにより、
このNウェルはP基板に対して偏る。
Rに対するトリガリング入力として働く。
であり、対応する構成は同一の参照番号で示されてい
る。明瞭化するため、金属層(PAD M1およびMI
VSS SCRIBE)の説明を省くが、図11と同
じく横に広がることは了解されよう。
められている。図2に示されるように、SCR32はI
Oパッド26の全幅に広がっている。図13は好ましい
SCRのレイアウトを示す。以上、図11、図12およ
び図13は対応する構成に同一符号を使用している。図
示のとおり、Nウェル105、P+領域103、N+領
域107と111、およびフィールドインプラント13
3がIOパッドの幅で平行に広がっている。
を示す。通常の動作時(ESD無し)では、IOパッド
の電圧が0Vと論理レベルVLとの間で切り替わる。正
のESDがIOPAD26からVSSIOパッド22に
発生すると、電圧がしきい値Vtに至るまで上昇し、し
きい値に達するとSCRはオンに変わって電流を通す。
電流が増加するにつれ、電圧は減少し、SCRは保持領
域に入る。Vtは約11.5V、保持電圧は約2Vであ
るのが好ましい。このように、SCRはESD電流をほ
とんど消費して接地し、この電圧がIOパッドに接続さ
れたその他装置の降伏電圧を超えないようにする。
属出願08/259,239、「ESD保護用厚型フィ
ールドMOS装置」で説明されたように、厚型フィール
ドデバイス80は半導体要素であり、上記出願の記載を
参照し、その説明を以下に要約する。
初膜装置の断面を示している。ここで、二つのN+拡散
領域ゾーン131と133がP基板中にある。拡散ゾー
ンおよび介在するP基板がNPN厚型フィールドデバイ
スを形成する。N拡散ゾーン131および133は、そ
れぞれ金属導電部143および145に対する接点13
9および141を有している。
は、N+拡散ゾーン間の領域147におけるP形ドーパ
ントの規模の大きいインプラントによって調節される。
例えば、40keVで1.7E14/cm2 のホウ素イ
ンプラントが平均厚膜降伏電圧をインプラント無し(1
4.57V)の約14.5Vから約10.0V(9.9
8V)まで下げる。これは、保護すべきMOS装置用の
ゲート酸化物降伏電圧が約14Vの場合に特に適してい
る。
ル135および137が、Nウェル接点139および1
41の下にそれぞれ備えられていてもよい。N+拡散ゾ
ーンが0.25μmの深さである場合、2μm深さのウ
ェルが考えられる。そして、ESDパルスが繰り返され
る間に、金属/シリコン接触エリアが熱くなり、シリコ
ンがN+拡散ゾーンから金属層に移動して接合スパイク
を生成すると推測される。Nウェルは、上記接合スパイ
クがP基板まで貫通しないことを保証する。
ルドデバイスのマスク層を示す。マスクパターンは図1
4で対応する要素と同一符号で分類され、後に文字
「m」が続く。すなわち、第一および第二のN拡散ゾー
ン131mおよび133mが組み合わされたパターンを
形成する。そして、規模の大きいPインプラント147
mのマスクが、組み合わされたN拡散ゾーンをくまなく
通る曲がりくねったパターンを形成する。二つのN拡散
ゾーン131mおよび133mは、それぞれ補足的なN
ウェルマスク135mまたは137mを有している。こ
のNウェルは接触位置139および141の下にある。
また、金属層としては、この領域にNウェルとして同じ
マスクパターンを用いる。
F3とTF4のためのレイアウトを示し、双方ともL字
形レイアウトを有し、集積回路の角に配置されている。
このL形レイアウトと、共通の角位置とがレイアウトに
融通性を与える。これらのタイプの代表的な厚型フィー
ルドデバイスの特性グラフは図8に示されている。この
グラフにおいて、軌跡52は、ESD発生中、テスト電
流伝達容量に加えられる最初の高ストレス状態での装置
の動作を示している。また軌跡54は、10回目の高ス
トレス発生時の装置動作を示している。各ストレス発生
時では、入力電圧が0から20Vへと進められる時に電
流が測定される。図8に見られるように、40μm幅の
厚型フィールドデバイスは100mAの電流を処理す
る。
ーナで厚型フィールドデバイスが1mm製造幅で部分的
に設計され得る。したがって、その全幅は4mmであ
る。40μm幅の厚型フィールドデバイスは100mA
の電流を安全に処理できるので、この縮尺での設計は、
4mm幅の装置が10Aの電流を損傷を受けることなく
処理することが理論的に可能であることを示している。
つまり、組み合わされたパターンがN拡散ゾーン間の界
面の拡大を可能にする(線形で、組み合わせ形ではない
パターンと比べる場合)。この拡大された界面は、次い
で集積回路の単位表面積あたりの電流伝達容量を増大す
る。
3パッド10に通じるESD導電パスを備えた厚型フィ
ールドデバイス80に加え、その他の厚型フィールドデ
バイスがVSSIOパッド22をVDDパッドに接続す
る。例えば、厚型フィールドデバイス82がVDDCO
RE5パッド12からのESDパスを、厚型フィールド
デバイス84がVDDIO3パッド14からのESDパ
スを、厚型フィールドデバイス86がVDDIO5パッ
ド16からのパスを、そして厚型フィールドデバイス8
8がVDDAパッド18からのパスをそれぞれVSSI
Oパッド22につなげる。このように、ESDがIOP
AD26とVDDパッドのうちの一つとの間に発生する
場合に、SCRがオンに変わり、VSSIOパッド22
に導通して、厚型フィールドデバイス80、82、8
4、86または88のうち一つがそれぞれ導通する。
90および92が、VDDコアパッド10および12の
間に、またはVDD I/Oパッド14および16の間
に、それぞれ置かれる。VDDCORE3パッド10と
VDDCORE5パッド12との間の厚型フィールドデ
バイス90は、それらパッドのいずれかとIOPAD2
6との間でESDが発生する時オンに変わり、パッドの
うち一つがESDパルスを受信する際、パッド間の電流
密度を均一にすべく機能する。その結果、厚型フィール
ドデバイス80または82はそれぞれ起動される。厚型
フィールドデバイス92も、同様の機能をVDDIO3
パッドとVDDIO5パッドとの間に付与する。
が、本発明の原理および特許請求の範囲を逸脱すること
なく、上記実施例に変更を加えることが可能であること
は、当業者にとって明らかである。
に関して説明したが、本発明はそのような環境に決して
制限されるものではなく、ESD保護が適当であると共
に、製造技術が可能となるならば、いかなる回路環境に
おいても実際に利用できることは言うまでもない。
れば、いくつか異なるタイプの過電圧保護装置を活用
し、ESD導電パスを異なる電力線間に供給するESD
保護システムが設けられ、例えば、異なる電源の接地線
間、ICパッドおよび電源線間に分岐ダイオードを、I
Cパッドおよび接地間にSCR保護機構を、そして異な
る電源VDD線間に厚型フィールドデバイス保護機構を
用いことができる。従って、スイッチング特性がその用
途にやっと適合するような装置を用いたとしても、二つ
の回路要素間に発生するESDに備えた導電パスを実装
することができる。
例を示すブロック図である。
ド周辺のレイアウト図である。
面図である。
略図である。
ドを示す概略図である。
としての厚型フィールドデバイス性能を示すグラフであ
る。
オードの性能を示すグラフである。
すグラフである。
平面図である。
側面図である。
である。
イスの平面図である。
能特性を示すグラフである。
イス
Claims (31)
- 【請求項1】 過電圧保護機構を有する集積回路におい
て、 複数の電源の内からそれぞれ異なる一つの電源によって
作動可能となり、接地端子と該接地端子よりも大きな正
の電位で起動するVDD端子とをそれぞれが備えている
複数の電力入力端子セットと、 前記複数の電力入力端子セットの内からそれぞれ第一の
端子と第二の端子との間で電気的に接続された複数の能
動過電圧保護装置とを備えることを特徴とする集積回
路。 - 【請求項2】 請求項1記載の集積回路において、前記
過電圧保護装置が前記第一の端子であるVDD端子と前
記第二の端子である接地端子との間で電気的に接続され
ていることを特徴とする集積回路。 - 【請求項3】 請求項2記載の集積回路において、前記
過電圧保護装置が、前記VDD端子と接続する第一の端
子と前記接地端子と接続する第二の端子とを備えた厚型
フィールドデバイスであることを特徴とする集積回路。 - 【請求項4】 請求項3記載の集積回路において、前記
集積回路が半導体チップ上に配置されると共に、前記厚
型フィールドデバイスが前記チップ上で互いに物理的に
隔離された複数のパーツを有することを特徴とする集積
回路。 - 【請求項5】 請求項1記載の集積回路において、前記
過電圧保護装置が前記第一の端子であるVDD端子と前
記第二の端子であるVDD端子との間で電気的に接続さ
れていることを特徴とする集積回路。 - 【請求項6】 請求項5記載の集積回路において、前記
過電圧保護装置が、前記第一のVDD端子と接続する第
一の端子と前記第二のVDD端子と接続する第二の端子
とを備えた厚型フィールドデバイスであることを特徴と
する集積回路。 - 【請求項7】 請求項6記載の集積回路において、前記
第一のVDD端子が第一の電位差を前記集積回路の所定
部分に印加すると共に、前記第二のVDD端子が第二の
電位差を前記所定部分に印加することを特徴とする集積
回路。 - 【請求項8】 請求項1記載の集積回路において、前記
過電圧保護装置が前記第一の端子である接地端子と前記
第二の端子である接地端子との間で電気的に接続されて
いることを特徴とする集積回路。 - 【請求項9】 請求項8記載の集積回路において、前記
過電圧保護装置が、前記第一の接地端子と接続する第一
の端子と前記第二の接地端子と接続する第二の端子とを
備えたダイオードアッセンブリであることを特徴とする
集積回路。 - 【請求項10】 請求項9記載の集積回路において、前
記ダイオードアッセンブリが、第一の極性を有する第一
のダイオードグループと、前記第一の極性とは反対の第
二の極性を有する第二のダイオードグループとを含んで
なり、前記第一および第二のダイオードグループがそれ
ぞれ二つの端子を有し、その内ダイオードグループの第
一の端子同士が全体として接続されると共に、ダイオー
ドグループの第二の端子同士が全体として接続されるこ
とを特徴とする集積回路。 - 【請求項11】 請求項10記載の集積回路において、
前記第一および第二のダイオードグループはそれぞれ直
列に接続された複数のダイオードからなることを特徴と
する集積回路。 - 【請求項12】 請求項1記載の集積回路において、前
記過電圧保護装置が前記集積回路の入出力端子と前記複
数の電力入力端子セットの一端子との間に電気的に接続
されることを特徴とする集積回路。 - 【請求項13】 請求項12記載の集積回路において、
前記複数の電力入力端子セットの一端子がVDD端子で
あることを特徴とする集積回路。 - 【請求項14】 請求項13記載の集積回路において、
前記過電圧保護装置がダイオードであることを特徴とす
る集積回路。 - 【請求項15】 請求項14記載の集積回路において、
前記ダイオードがMOSトランジスタを有してなる寄生
ダイオードであり、該トランジスタのゲートがそのソー
スと電気的に接続して前記複数の電力入力端子セットの
一端子と接続することを特徴とする集積回路。 - 【請求項16】 請求項15記載の集積回路において、
前記複数の電力入力端子セットの一端子がVDD端子で
あり、前記MOSトランジスタがPチャネルMOSトラ
ンジスタであることを特徴とする集積回路。 - 【請求項17】 請求項15記載の集積回路において、
前記複数の電力入力端子セットの一端子が接地端子であ
り、前記MOSトランジスタがNチャネルMOSトラン
ジスタであることを特徴とする集積回路。 - 【請求項18】 請求項17記載の集積回路において、
前記入出力端子が出力端子であることを特徴とする集積
回路。 - 【請求項19】 請求項18記載の集積回路において、
前記過電圧保護装置がMOSトランジスタ出力ドライバ
をさらに備え、そのゲートがそのソースと電気的に接続
された前記MOSトランジスタと、該出力ドライバとが
協同して前記寄生ダイオードを形作ることを特徴とする
集積回路。 - 【請求項20】 請求項19記載の集積回路において、
前記出力端子と前記出力ドライバのドレインとの間で直
列に接続されたレジスタをさらに備えることを特徴とす
る集積回路。 - 【請求項21】 請求項12記載の集積回路において、
前記複数の電力入力端子セットの一端子が接地端子であ
ることを特徴とする集積回路。 - 【請求項22】 請求項21記載の集積回路において、
前記過電圧保護装置がダイオードを備えることを特徴と
する集積回路。 - 【請求項23】 請求項22記載の集積回路において、
前記ダイオードがMOSトランジスタを有してなる寄生
ダイオードであり、該トランジスタのゲートがそのソー
スと電気的に接続して前記複数の電力入力端子セットの
一端子と接続することを特徴とする集積回路。 - 【請求項24】 請求項23記載の集積回路において、
前記複数の電力入力端子セットの一端子がVDD端子で
あり、前記MOSトランジスタがPチャネルMOSトラ
ンジスタであることを特徴とする集積回路。 - 【請求項25】 請求項23記載の集積回路において、
前記複数の電力入力端子セットの一端子が接地端子であ
り、前記MOSトランジスタがNチャネルMOSトラン
ジスタであることを特徴とする集積回路。 - 【請求項26】 請求項25記載の集積回路において、
前記入出力端子が出力端子であることを特徴とする集積
回路。 - 【請求項27】 請求項26記載の集積回路において、
前記過電圧保護装置がMOSトランジスタ出力ドライバ
をさらに備え、そのゲートがそのソースと電気的に接続
された前記MOSトランジスタと、該出力ドライバとが
協同して前記寄生ダイオードを形作ることを特徴とする
集積回路。 - 【請求項28】 請求項27記載の集積回路において、
前記出力端子と前記出力ドライバのドレインとの間で直
列に接続されたレジスタをさらに備えることを特徴とす
る集積回路。 - 【請求項29】 請求項22記載の集積回路において、
前記過電圧保護装置はシリコンコントローラ整流器を前
記ダイオードと並列に設けることを特徴とする集積回
路。 - 【請求項30】 集積回路の過電圧保護方法において、 過電圧パルスを第一の電力入力端子で受信するステップ
と、 電流パスを作り前記パルスの一部を第二の電力入力端子
に導くステップと、 前記第一の入力端子からの電流パスを作り前記パルスの
残りを第三の電力入力端子に導くステップと、 前記第二の入力端子からの電流パスを作り前記第二の入
力端子に導かれた前記パルス部分を前記第三の入力端子
に導くステップとを有することを特徴とする過電圧保護
方法。 - 【請求項31】 前記過電圧保護方法において、各ステ
ップを形作る前記電流パスの少なくとも一つが厚型フィ
ールドデバイスを用いてその電流パスを作るステップを
含んでいることを特徴とする過電圧保護方法。
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