JPH0855965A - 過電圧保護機構を有する集積回路およびその保護方法 - Google Patents
過電圧保護機構を有する集積回路およびその保護方法Info
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- JPH0855965A JPH0855965A JP7144283A JP14428395A JPH0855965A JP H0855965 A JPH0855965 A JP H0855965A JP 7144283 A JP7144283 A JP 7144283A JP 14428395 A JP14428395 A JP 14428395A JP H0855965 A JPH0855965 A JP H0855965A
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Abstract
(57)【要約】
【目的】 混合電圧回路で動作可能なＥＳＤ保護システ
ムを提供する。 【構成】 いくつか異なるタイプの過電圧保護装置を活
用し、ＥＳＤ導電パスを異なる電力線間に供給するＥＳ
Ｄ保護システムを設ける。例えば、異なる電源の接地線
間、ＩＣパッドおよび電源線間に分岐ダイオード（２８
および３０）を、ＩＣパッドおよび接地間にＳＣＲ保護
機構（３２）を、そして異なる電源ＶＤＤ線間に厚型フ
ィールドデバイス保護機構（８０，８２，８４，８６お
よび８８）を用いことができる。
ムを提供する。 【構成】 いくつか異なるタイプの過電圧保護装置を活
用し、ＥＳＤ導電パスを異なる電力線間に供給するＥＳ
Ｄ保護システムを設ける。例えば、異なる電源の接地線
間、ＩＣパッドおよび電源線間に分岐ダイオード（２８
および３０）を、ＩＣパッドおよび接地間にＳＣＲ保護
機構（３２）を、そして異なる電源ＶＤＤ線間に厚型フ
ィールドデバイス保護機構（８０，８２，８４，８６お
よび８８）を用いことができる。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路半導体装置に
関し、特にその回路に用いられる静電放電保護装置に関
するものである。
関し、特にその回路に用いられる静電放電保護装置に関
するものである。
【０００２】
【従来の技術】静電放電（ＥＳＤ： electrostatic dis
charge）現象は、一般的に、人体または機械装置から生
じる電界等、様々な源から発生する高圧パルス（通常、
数ｋＶ）、適度の電流（２〜３Ａ）、および短い継続時
間（１００ｎｓ付近）の結果として生じる。これらの現
象に近いいくつかの分析モデルが以下のように展開され
ている。すなわち、１）装置の取り扱い中等の人体の動
きに起因するＥＳＤを象徴する人体モデル（ＭＩＬーＳ
ＴＤ８８３Ｃ、方法３０１５．７でより詳細に説明され
ており、ここでその記載を参照する）、２）自動化され
た組み立てエリアで展開される充電に起因するＥＳＤを
特徴づける機械モデル、３）装置製造および装置取り扱
いに起因するＥＳＤに近い充電化装置モデルである。
charge）現象は、一般的に、人体または機械装置から生
じる電界等、様々な源から発生する高圧パルス（通常、
数ｋＶ）、適度の電流（２〜３Ａ）、および短い継続時
間（１００ｎｓ付近）の結果として生じる。これらの現
象に近いいくつかの分析モデルが以下のように展開され
ている。すなわち、１）装置の取り扱い中等の人体の動
きに起因するＥＳＤを象徴する人体モデル（ＭＩＬーＳ
ＴＤ８８３Ｃ、方法３０１５．７でより詳細に説明され
ており、ここでその記載を参照する）、２）自動化され
た組み立てエリアで展開される充電に起因するＥＳＤを
特徴づける機械モデル、３）装置製造および装置取り扱
いに起因するＥＳＤに近い充電化装置モデルである。
【０００３】ＥＳＤは集積回路（ＩＣ）電子技術におけ
る共通の課題をもたらし、極薄のゲート酸化物および非
常に短いチャネルを有する相補形ＭＯＳ（ＣＭＯＳ）装
置においては特に厄介な問題となる。上記構成では通常
２０〜３０Ｖ程度までしか耐えられない。したがって、
ＣＭＯＳ ＩＣを介して伝わるＥＳＤパルスは、酸化物
破壊、または装置や接続の焼損を引き起こす可能性があ
り、破滅を招くような結果を潜在的に保持している。ま
た、このＥＳＤパルスは、厚型フィールドデバイス（th
ick field device） での「ラッチアップ（装置破壊現
象）」状態をも誘引し得る。
る共通の課題をもたらし、極薄のゲート酸化物および非
常に短いチャネルを有する相補形ＭＯＳ（ＣＭＯＳ）装
置においては特に厄介な問題となる。上記構成では通常
２０〜３０Ｖ程度までしか耐えられない。したがって、
ＣＭＯＳ ＩＣを介して伝わるＥＳＤパルスは、酸化物
破壊、または装置や接続の焼損を引き起こす可能性があ
り、破滅を招くような結果を潜在的に保持している。ま
た、このＥＳＤパルスは、厚型フィールドデバイス（th
ick field device） での「ラッチアップ（装置破壊現
象）」状態をも誘引し得る。
【０００４】このＥＳＤにまつわる問題は、ＩＣを搭載
する回路基板上に適当な帯電防止の保護機構を設けるこ
とにより幾分和らげることができるが、それでもなお、
回路基板製作プロセス中やその前段階で、ＩＣはＥＳＤ
の影響を受けやすい。ＥＳＤ問題に対する製造スタッフ
全員の自覚、または電気的に接地させる防護用のブレス
レット着用等の対策が、ＩＣ寿命期間の側面でリスクを
縮小するが、これも部分的な解決策でしかない。それゆ
え、ＩＣそれ自身内部にＥＳＤ保護回路を備えることが
望まれている。
する回路基板上に適当な帯電防止の保護機構を設けるこ
とにより幾分和らげることができるが、それでもなお、
回路基板製作プロセス中やその前段階で、ＩＣはＥＳＤ
の影響を受けやすい。ＥＳＤ問題に対する製造スタッフ
全員の自覚、または電気的に接地させる防護用のブレス
レット着用等の対策が、ＩＣ寿命期間の側面でリスクを
縮小するが、これも部分的な解決策でしかない。それゆ
え、ＩＣそれ自身内部にＥＳＤ保護回路を備えることが
望まれている。
【０００５】
【発明が解決しようとする課題】従来のＥＳＤ保護回路
の一つとして、ＩＣチップボンディングパッドまたはタ
ーミナルと内部ＩＣ回路との間に介在するレジスタを使
用するものがある。これは、レジスタを通る入力信号の
一部を減らすことにより、ＥＳＤ電圧をほとんど消費す
るものである。この保護回路を用いることにより、ＣＭ
ＯＳラッチアップ電流も同様に減少させることができ
る。しかしながら、あいにくなことにこの従来技術にお
いては、入力レジスタと、ボンディングパッドの寄生誘
電体や入力線との組み合わせが重大なＲＣ時間の遅延を
生じ、ＩＣ動作スピードを制限するという問題点があ
る。
の一つとして、ＩＣチップボンディングパッドまたはタ
ーミナルと内部ＩＣ回路との間に介在するレジスタを使
用するものがある。これは、レジスタを通る入力信号の
一部を減らすことにより、ＥＳＤ電圧をほとんど消費す
るものである。この保護回路を用いることにより、ＣＭ
ＯＳラッチアップ電流も同様に減少させることができ
る。しかしながら、あいにくなことにこの従来技術にお
いては、入力レジスタと、ボンディングパッドの寄生誘
電体や入力線との組み合わせが重大なＲＣ時間の遅延を
生じ、ＩＣ動作スピードを制限するという問題点があ
る。
【０００６】また、他の従来技術の解決策としては、ダ
イオードを使用してＥＳＤ電流を分岐して接地するもの
がある。この試みは、しかしながらいくつかの欠点を有
している。すなわち、そのようなダイオードは、重大な
一連の寄生抵抗を有するのが普通であり、分岐されるべ
き電流量を制限してしまう。さらにまた、増加した飽和
電流や減少した半導体バンドギャップによって、順電流
が温度に伴い増加してしまう。このように、ＥＳＤ事象
に起因する加熱が電流伝導能力を制限する。この抵抗を
削減すべく大面積ダイオードを用いることもできるが、
この変更に伴ってチップ密度が減少し、入力回路の静電
容量は増加する。
イオードを使用してＥＳＤ電流を分岐して接地するもの
がある。この試みは、しかしながらいくつかの欠点を有
している。すなわち、そのようなダイオードは、重大な
一連の寄生抵抗を有するのが普通であり、分岐されるべ
き電流量を制限してしまう。さらにまた、増加した飽和
電流や減少した半導体バンドギャップによって、順電流
が温度に伴い増加してしまう。このように、ＥＳＤ事象
に起因する加熱が電流伝導能力を制限する。この抵抗を
削減すべく大面積ダイオードを用いることもできるが、
この変更に伴ってチップ密度が減少し、入力回路の静電
容量は増加する。
【０００７】上記従来の試みが使用可能であることは立
証されているが、それらは全て保護されるべき回路が単
電圧設計であるという仮定のもとで機能するものであ
る。すなわち、回路の全てのセクションが電圧ＶＤＤを
共有するという仮定のもとで成り立つ。単電圧設計に比
べ、混合電圧源を活用する回路タイプの方が多く、そこ
では、回路の異なるセクションが異なる動作電圧を使用
する。この種の回路の例としては、特定用途向け集積回
路（ＡＳＩＣ）があげられ、孤立した電力および接地バ
スがＩ／Ｏおよびコア回路のために使用されるか、ある
いは、アナログおよびディジタル回路用に分離したバス
が使用される。異なる電源をＩ／Ｏおよびコア回路等に
用いるＡＳＩＣ設計においては、ＥＳＤ事象の間に消費
される莫大な量の電力が小さな論理エリアの不良原因と
なる。それとは逆に、論理エリアが大きくＩ／Ｏエリア
が相対的に小さいならば、ＥＳＤの発生がＩ／Ｏエリア
を代わりに破壊するかもしれない。
証されているが、それらは全て保護されるべき回路が単
電圧設計であるという仮定のもとで機能するものであ
る。すなわち、回路の全てのセクションが電圧ＶＤＤを
共有するという仮定のもとで成り立つ。単電圧設計に比
べ、混合電圧源を活用する回路タイプの方が多く、そこ
では、回路の異なるセクションが異なる動作電圧を使用
する。この種の回路の例としては、特定用途向け集積回
路（ＡＳＩＣ）があげられ、孤立した電力および接地バ
スがＩ／Ｏおよびコア回路のために使用されるか、ある
いは、アナログおよびディジタル回路用に分離したバス
が使用される。異なる電源をＩ／Ｏおよびコア回路等に
用いるＡＳＩＣ設計においては、ＥＳＤ事象の間に消費
される莫大な量の電力が小さな論理エリアの不良原因と
なる。それとは逆に、論理エリアが大きくＩ／Ｏエリア
が相対的に小さいならば、ＥＳＤの発生がＩ／Ｏエリア
を代わりに破壊するかもしれない。
【０００８】本発明は上記従来の問題を除去するために
なされたものであり、混合電圧回路で動作可能なＥＳＤ
保護システムを提供することを目的とする。
なされたものであり、混合電圧回路で動作可能なＥＳＤ
保護システムを提供することを目的とする。
【０００９】また本発明は、複数の独立した電源を有す
るシステムで動作可能なＥＳＤ保護システムを提供する
ことを目的とする。
るシステムで動作可能なＥＳＤ保護システムを提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、いくつか異なるタイプの過電圧保
護装置を活用し、ＥＳＤ導電パスを異なる電力線間に供
給するＥＳＤ保護システムを設ける。例えば、異なる電
源の接地線間、ＩＣパッドおよび電源線間に分岐ダイオ
ードを、ＩＣパッドおよび接地間にＳＣＲ保護機構を、
そして異なる電源ＶＤＤ線間に厚型フィールドデバイス
保護機構を用いことができる。
に、本発明によれば、いくつか異なるタイプの過電圧保
護装置を活用し、ＥＳＤ導電パスを異なる電力線間に供
給するＥＳＤ保護システムを設ける。例えば、異なる電
源の接地線間、ＩＣパッドおよび電源線間に分岐ダイオ
ードを、ＩＣパッドおよび接地間にＳＣＲ保護機構を、
そして異なる電源ＶＤＤ線間に厚型フィールドデバイス
保護機構を用いことができる。
【００１１】
【作用】上記構成のＥＳＤ保護システムにおいては、ス
イッチング特性がその用途にからくも適合するような装
置を用いたとしても、二つの回路要素間に発生するＥＳ
Ｄに備えた導電パスが実装可能となる。
イッチング特性がその用途にからくも適合するような装
置を用いたとしても、二つの回路要素間に発生するＥＳ
Ｄに備えた導電パスが実装可能となる。
【００１２】
【実施例】上述したように、ＡＳＩＣでは、Ｉ／Ｏ回路
とコア論理回路とに、あるいはディジタル回路とアナロ
グ回路とに、しばしば別個の電力源が用いられる。補足
的に、高速で動作すべく設計された構成要素に電力を供
給するために比較的高電圧の電源を用い、低速で動作す
べく設計された構成要素に電力を供給するためには比較
的低電圧の電源を用いることもできる。説明を明確にす
るために、下記略語の表にこれらの電圧を示す。
とコア論理回路とに、あるいはディジタル回路とアナロ
グ回路とに、しばしば別個の電力源が用いられる。補足
的に、高速で動作すべく設計された構成要素に電力を供
給するために比較的高電圧の電源を用い、低速で動作す
べく設計された構成要素に電力を供給するためには比較
的低電圧の電源を用いることもできる。説明を明確にす
るために、下記略語の表にこれらの電圧を示す。
【００１３】 ＶＤＤＩＯ５ 周辺Ｉ／Ｏ回路用５Ｖ ＶＤＤ ＶＤＤＩＯ３ 周辺Ｉ／Ｏ回路用３．３Ｖ ＶＤＤ
低電力 ＶＤＤＣＯＲＥ５ コア論理回路用５Ｖ ＶＤＤ ＶＤＤＣＯＲＥ３ コア論理回路用３．３Ｖ ＶＤＤ低
電力 ＶＤＤＡ アナログ回路用ＶＤＤ ＶＳＳＩＯ Ｉ／Ｏ回路接地 ＶＳＳＣＯＲＥ コア論理回路接地 ＶＳＳＡ アナログ回路接地 図１は本発明に係わるＥＳＤ保護機構を備えた模範的な
混合電圧ＩＣアーキテクチャーのブロック図である。図
１に見られるように、該ＩＣはＶＤＤＣＯＲＥ３の＋
３．３Ｖ低電力コア論理回路パッド１０と、ＶＤＤＣＯ
ＲＥ５の＋５Ｖコア論理回路パッド１２と、ＶＤＤＩＯ
３の＋３．３Ｖ低電力周辺Ｉ／Ｏ回路パッド１４と、Ｖ
ＤＤＩＯ５の＋５Ｖ周辺Ｉ／Ｏ回路パッド１６と、ＶＤ
ＤＡのＶＤＤアナログ回路パッド１８と、ＶＳＳＣＯＲ
Ｅのコア回路接地パッド２０と、ＶＳＳＩＯのＩ／Ｏ回
路接地パッド２２と、ＶＳＳＡのアナログ回路接地パッ
ド２４とを有している。またこのＩＣは、種々のＩＣ構
成要素を外部要素と接続するため、複数のパッドＩＯＰ
ＡＤ２６も保有している。簡略化と理解を明瞭にするた
めに、それらパッド２６の一つだけが図中に示されてい
る。
低電力 ＶＤＤＣＯＲＥ５ コア論理回路用５Ｖ ＶＤＤ ＶＤＤＣＯＲＥ３ コア論理回路用３．３Ｖ ＶＤＤ低
電力 ＶＤＤＡ アナログ回路用ＶＤＤ ＶＳＳＩＯ Ｉ／Ｏ回路接地 ＶＳＳＣＯＲＥ コア論理回路接地 ＶＳＳＡ アナログ回路接地 図１は本発明に係わるＥＳＤ保護機構を備えた模範的な
混合電圧ＩＣアーキテクチャーのブロック図である。図
１に見られるように、該ＩＣはＶＤＤＣＯＲＥ３の＋
３．３Ｖ低電力コア論理回路パッド１０と、ＶＤＤＣＯ
ＲＥ５の＋５Ｖコア論理回路パッド１２と、ＶＤＤＩＯ
３の＋３．３Ｖ低電力周辺Ｉ／Ｏ回路パッド１４と、Ｖ
ＤＤＩＯ５の＋５Ｖ周辺Ｉ／Ｏ回路パッド１６と、ＶＤ
ＤＡのＶＤＤアナログ回路パッド１８と、ＶＳＳＣＯＲ
Ｅのコア回路接地パッド２０と、ＶＳＳＩＯのＩ／Ｏ回
路接地パッド２２と、ＶＳＳＡのアナログ回路接地パッ
ド２４とを有している。またこのＩＣは、種々のＩＣ構
成要素を外部要素と接続するため、複数のパッドＩＯＰ
ＡＤ２６も保有している。簡略化と理解を明瞭にするた
めに、それらパッド２６の一つだけが図中に示されてい
る。
【００１４】ここで、相当数の厚型フィールドデバイス
８０，８２，８４，８６および８８が種々のＶＤＤパッ
ドとＶＳＳＩＯ ２２の間に、またはＶＤＤパッドそれ
ら自身の間に介在している。そして、厚型フィールドデ
バイス９０が３Ｖおよび５ＶのコアＶＤＤパッド１０お
よび１２の間に介在する。また、厚型フィールドデバイ
ス９２が３Ｖおよび５ＶのＩＯＶＤＤパッド間に介在す
る。
８０，８２，８４，８６および８８が種々のＶＤＤパッ
ドとＶＳＳＩＯ ２２の間に、またはＶＤＤパッドそれ
ら自身の間に介在している。そして、厚型フィールドデ
バイス９０が３Ｖおよび５ＶのコアＶＤＤパッド１０お
よび１２の間に介在する。また、厚型フィールドデバイ
ス９２が３Ｖおよび５ＶのＩＯＶＤＤパッド間に介在す
る。
【００１５】ＶＳＳＩＯのＩ／Ｏ接地パッド２２および
ＶＳＳＣＯＲＥのコア論理接地パッド２０間のダイオー
ドアッセンブリ２８は、ＩＯＰＡＤ２６およびＶＳＳＣ
ＯＲＥパッド２０との間に伝わるＥＳＤ事象に向けて導
電パスを備える。このＥＳＤがＩＯＰＡＤ２６で起こ
り、ＶＳＳＣＯＲＥパッド２０に伝わる場合に、それは
ＳＣＲ３２およびＶＳＳＩＯのＩ／Ｏ接地パッド２２を
通ってＶＳＳＣＯＲＥパッド２０に流れていく。
ＶＳＳＣＯＲＥのコア論理接地パッド２０間のダイオー
ドアッセンブリ２８は、ＩＯＰＡＤ２６およびＶＳＳＣ
ＯＲＥパッド２０との間に伝わるＥＳＤ事象に向けて導
電パスを備える。このＥＳＤがＩＯＰＡＤ２６で起こ
り、ＶＳＳＣＯＲＥパッド２０に伝わる場合に、それは
ＳＣＲ３２およびＶＳＳＩＯのＩ／Ｏ接地パッド２２を
通ってＶＳＳＣＯＲＥパッド２０に流れていく。
【００１６】次に、ＶＳＳＩＯパッド２２およびＶＳＳ
Ａパッド２４間に介在するダイオードアッセンブリ３０
は、構成上ダイオードアッセンブリ２８と実質上同じも
のである。このダイオードアッセンブリ３０は、ＩＯＰ
ＡＤ ２６およびＶＳＳＡパッド２４間を通過するＥＳ
Ｄに向けて導電パスを備えている。
Ａパッド２４間に介在するダイオードアッセンブリ３０
は、構成上ダイオードアッセンブリ２８と実質上同じも
のである。このダイオードアッセンブリ３０は、ＩＯＰ
ＡＤ ２６およびＶＳＳＡパッド２４間を通過するＥＳ
Ｄに向けて導電パスを備えている。
【００１７】シングルダイオードパス４４は、ＩＯＰＡ
Ｄ ２６およびＶＤＤＩＯ５パッド１６間に置かれる。
もう一つのダイオードパス５６は、ＩＯＰＡＤ ２６お
よびＶＳＳＩＯ ２２間に置かれる。そして、ＩＰパッ
ドの外側に位置するＳＣＲ３２がＶＳＳＩＯ ２２に対
してのＥＳＤ保護を提供する。
Ｄ ２６およびＶＤＤＩＯ５パッド１６間に置かれる。
もう一つのダイオードパス５６は、ＩＯＰＡＤ ２６お
よびＶＳＳＩＯ ２２間に置かれる。そして、ＩＰパッ
ドの外側に位置するＳＣＲ３２がＶＳＳＩＯ ２２に対
してのＥＳＤ保護を提供する。
【００１８】図２はＩＯパッド周辺におけるチップから
の放射状スライスを示す。ここで、ＶＳＳＩＯチップリ
ング２２Ａは金属トレースであり、チップの外周縁に伸
びている。図中、一つのＩＯパッド２６が示されてい
る。そして、ＩＯパッドの外側に位置するＳＣＲがＶＳ
ＳＩＯリング２２Ａに対してのＥＳＤ保護を提供する。
このＳＣＲはＩＯパッドの全幅に伸びている。ＩＯパッ
ドの内側には、他の電圧源信号線に向けた金属リングが
ある。順次、それらはＶＤＤＩＯ３ １４、ＶＤＤＩＯ
５ １６、ＶＳＳＩＯ ２２、ＶＳＳＣＯＲＥ（図示せ
ず）、ＶＤＤＣＯＲＥ５（図示せず）、およびＶＤＤＣ
ＯＲＥ３（図示せず）を有してなる。
の放射状スライスを示す。ここで、ＶＳＳＩＯチップリ
ング２２Ａは金属トレースであり、チップの外周縁に伸
びている。図中、一つのＩＯパッド２６が示されてい
る。そして、ＩＯパッドの外側に位置するＳＣＲがＶＳ
ＳＩＯリング２２Ａに対してのＥＳＤ保護を提供する。
このＳＣＲはＩＯパッドの全幅に伸びている。ＩＯパッ
ドの内側には、他の電圧源信号線に向けた金属リングが
ある。順次、それらはＶＤＤＩＯ３ １４、ＶＤＤＩＯ
５ １６、ＶＳＳＩＯ ２２、ＶＳＳＣＯＲＥ（図示せ
ず）、ＶＤＤＣＯＲＥ５（図示せず）、およびＶＤＤＣ
ＯＲＥ３（図示せず）を有してなる。
【００１９】ＩＯパッド用ＥＳＤ保護機構は、それぞれ
のリング周辺に位置している。そして、Ｐチャネルダイ
オードＤ２ ４４はＶＤＤＩＯ３の下に位置し、ＶＤＤ
ＩＯ５にＩＯパッドを接続する。また、Ｎチャネルダイ
オードＤ３ ５６は第二のＶＳＩＯリング２２Ｂの真
下、あるいはそれと隣接する位置に置かれる。レジスタ
６４はＩＯパッドおよびＮチャネルダイオード５６の間
に配置される。
のリング周辺に位置している。そして、Ｐチャネルダイ
オードＤ２ ４４はＶＤＤＩＯ３の下に位置し、ＶＤＤ
ＩＯ５にＩＯパッドを接続する。また、Ｎチャネルダイ
オードＤ３ ５６は第二のＶＳＩＯリング２２Ｂの真
下、あるいはそれと隣接する位置に置かれる。レジスタ
６４はＩＯパッドおよびＮチャネルダイオード５６の間
に配置される。
【００２０】個々の保護装置の詳細はより詳しく後述す
る。
る。
【００２１】図４の概略図で詳細に示されるように、ダ
イオードアッセンブリ２８の半分につき複数の（少なく
とも３個の、より好ましくは５個の）直列ダイオード３
４が備わっている。
イオードアッセンブリ２８の半分につき複数の（少なく
とも３個の、より好ましくは５個の）直列ダイオード３
４が備わっている。
【００２２】図３の側面図でより明瞭に示されるよう
に、３つのダイオード３４の各々は、Ｐ＋能動アノード
３６とＮウェルカソードから構成される。これらダイオ
ードは金属接点４２を介して直列に接続されている。す
なわち、金属接点４２は、一ダイオードのＰ＋アノード
３６と、隣接するダイオードのＮウェル３８のＮ＋領域
とを接続している。隣接するダイオードは金属トレース
４２によって直列に接続される。好ましくは、Ｎ＋接続
４０および各ダイオード３４のＰ＋アノード３６の間隔
が約１．０μｍ（例えば１．２μｍ）、各ダイオード３
４の全幅が約数１０μｍ（例えば６０μｍ）となる。さ
らに、ダイオードは２５℃で０．５Ｖのトリップポイン
ト電圧Ｖｔを供給するように製造される。
に、３つのダイオード３４の各々は、Ｐ＋能動アノード
３６とＮウェルカソードから構成される。これらダイオ
ードは金属接点４２を介して直列に接続されている。す
なわち、金属接点４２は、一ダイオードのＰ＋アノード
３６と、隣接するダイオードのＮウェル３８のＮ＋領域
とを接続している。隣接するダイオードは金属トレース
４２によって直列に接続される。好ましくは、Ｎ＋接続
４０および各ダイオード３４のＰ＋アノード３６の間隔
が約１．０μｍ（例えば１．２μｍ）、各ダイオード３
４の全幅が約数１０μｍ（例えば６０μｍ）となる。さ
らに、ダイオードは２５℃で０．５Ｖのトリップポイン
ト電圧Ｖｔを供給するように製造される。
【００２３】図６はダイオード３４の一つをより詳細に
示す平面図である。各ダイオードはＰ＋能動アノード３
６を備えたＮウェル３８を有する。Ｎウェル３８上で、
このＰ＋アノード３６の向かい側にあるのがＮ＋カソー
ド４０である。そして、一ダイオードのＮ＋カソードと
次のダイオードのＰ＋アノード（図示せず）とを接続す
るのが金属層４２である。金属層の真下には、基板留め
具４１がある。
示す平面図である。各ダイオードはＰ＋能動アノード３
６を備えたＮウェル３８を有する。Ｎウェル３８上で、
このＰ＋アノード３６の向かい側にあるのがＮ＋カソー
ド４０である。そして、一ダイオードのＮ＋カソードと
次のダイオードのＰ＋アノード（図示せず）とを接続す
るのが金属層４２である。金属層の真下には、基板留め
具４１がある。
【００２４】次に、図５はダイオードアッセンブリ２８
を形成する１０個のダイオードの代表的なレイアウト図
であり、一連の基板留め具４１、カソード４０およびア
ノード３６を示している。明瞭化するため、金属層４２
の接続が寄せ集めたように示されているが、層をなすこ
の金属が実際に連続するシート状であってもよい。
を形成する１０個のダイオードの代表的なレイアウト図
であり、一連の基板留め具４１、カソード４０およびア
ノード３６を示している。明瞭化するため、金属層４２
の接続が寄せ集めたように示されているが、層をなすこ
の金属が実際に連続するシート状であってもよい。
【００２５】ここで、ダイオード３４の動作がまさに温
度依存性を有するものであり、これらダイオードのトリ
ップポイント電圧Ｖｔが２５℃での０．５Ｖから９０℃
での０．３Ｖまで変化し得ることに留意すべきである。
このため、本構成をＶＳＳＩＯおよびＶＳＳＣＯＲＥ等
のＶＳＳバス間で使用するには、上記のような変動が問
題とならないことが必要不可欠である。例えば、ダイオ
ードが図１の装置で用いられのは、ＶＳＳバス間の分離
が通常はノイズ分離のためになされていて、少なくとも
３つのダイオード３４の直列接続が、結合されたＮウェ
ルのシート抵抗（約１ｋΩ／□）により、ノイズ信号を
抑えるためである。この抑圧はＶｔの温度依存性を無視
してなされる。しかしながら、一続きのダイオード３４
をダイオードアッセンブリ２８であまり多く用いないこ
とが重要である。なぜならば、結合されたシート抵抗
は、ＥＳＤ発生の間にダイオード３４の起動を禁止する
ほど大きくなるからである。
度依存性を有するものであり、これらダイオードのトリ
ップポイント電圧Ｖｔが２５℃での０．５Ｖから９０℃
での０．３Ｖまで変化し得ることに留意すべきである。
このため、本構成をＶＳＳＩＯおよびＶＳＳＣＯＲＥ等
のＶＳＳバス間で使用するには、上記のような変動が問
題とならないことが必要不可欠である。例えば、ダイオ
ードが図１の装置で用いられのは、ＶＳＳバス間の分離
が通常はノイズ分離のためになされていて、少なくとも
３つのダイオード３４の直列接続が、結合されたＮウェ
ルのシート抵抗（約１ｋΩ／□）により、ノイズ信号を
抑えるためである。この抑圧はＶｔの温度依存性を無視
してなされる。しかしながら、一続きのダイオード３４
をダイオードアッセンブリ２８であまり多く用いないこ
とが重要である。なぜならば、結合されたシート抵抗
は、ＥＳＤ発生の間にダイオード３４の起動を禁止する
ほど大きくなるからである。
【００２６】ＶＳＳＩＯパッド２２およびＶＳＳＡパッ
ド２４間に介在するダイオードアッセンブリ３０は、構
成上ダイオードアッセンブリ２８と実質上同じものであ
る。このダイオードアッセンブリ３０（図１）は、ＩＯ
ＰＡＤ２６およびＶＳＳＡパッド２４間を通過するＥＳ
Ｄに向けて導電パスを備える。
ド２４間に介在するダイオードアッセンブリ３０は、構
成上ダイオードアッセンブリ２８と実質上同じものであ
る。このダイオードアッセンブリ３０（図１）は、ＩＯ
ＰＡＤ２６およびＶＳＳＡパッド２４間を通過するＥＳ
Ｄに向けて導電パスを備える。
【００２７】次に、図７を用いて、図１のダイオードＤ
２およびＤ３の個々の詳細を示す。ダイオードＤ２およ
びＤ３は二つの形式のうちいずれを取ってもよい。ＩＯ
ＰＡＤ２６が入力パッド２６ａである場合、ダイオード
Ｄ２はＰチャネルＭＯＳトランジスタ４６によって形成
された寄生ダイオードであり、またＰチャネルＭＯＳト
ランジスタ４６のゲートはＶＤＤＩＯ５に結びつけられ
ている。一方、ＩＯＰＡＤ２６が出力パッド２６ｂであ
る場合に、ダイオードＤ２は、同様のＰチャネルＭＯＳ
トランジスタ４８と、パッドのＰチャネルＭＯＳトラン
ジスタ出力ドライバ５０との組み合わせにより形成され
た寄生ダイオードとなる。これらダイオードは、それぞ
れ、正のＥＳＤパルスがＩＯＰＡＤ２６からＶＤＤＩＯ
５に伝わる時にオンに変わる。
２およびＤ３の個々の詳細を示す。ダイオードＤ２およ
びＤ３は二つの形式のうちいずれを取ってもよい。ＩＯ
ＰＡＤ２６が入力パッド２６ａである場合、ダイオード
Ｄ２はＰチャネルＭＯＳトランジスタ４６によって形成
された寄生ダイオードであり、またＰチャネルＭＯＳト
ランジスタ４６のゲートはＶＤＤＩＯ５に結びつけられ
ている。一方、ＩＯＰＡＤ２６が出力パッド２６ｂであ
る場合に、ダイオードＤ２は、同様のＰチャネルＭＯＳ
トランジスタ４８と、パッドのＰチャネルＭＯＳトラン
ジスタ出力ドライバ５０との組み合わせにより形成され
た寄生ダイオードとなる。これらダイオードは、それぞ
れ、正のＥＳＤパルスがＩＯＰＡＤ２６からＶＤＤＩＯ
５に伝わる時にオンに変わる。
【００２８】また、ＩＯＰＡＤ２６およびＶＳＳＩＯパ
ッド２２間にあるダイオードＤ３も、ダイオードＤ２と
同様、二つの形式のうちいずれを取ってもよい。ＩＯＰ
ＡＤ２６が入力パッド２６ａである場合、ダイオードＤ
３はＮチャネルＭＯＳトランジスタ５８によって形成さ
れた寄生ダイオードであり、図７に示されるように、Ｎ
チャネルＭＯＳトランジスタ５８のゲートはＶＳＳＩＯ
に結びつけられている。一方、ＩＯＰＡＤ２６が出力パ
ッド２６ｂである場合に、ダイオードＤ３は、同様のＮ
チャネルＭＯＳ接地ゲートトランジスタ６０と、パッド
のＮチャネルＭＯＳトランジスタ出力ドライバ６２との
組み合わせにより形成された寄生ダイオードとなる。こ
れらダイオードは、それぞれ、負のＥＳＤパルスがＩＯ
ＰＡＤ２６からＶＳＳＩＯに伝わる時にオンに変わる。
ッド２２間にあるダイオードＤ３も、ダイオードＤ２と
同様、二つの形式のうちいずれを取ってもよい。ＩＯＰ
ＡＤ２６が入力パッド２６ａである場合、ダイオードＤ
３はＮチャネルＭＯＳトランジスタ５８によって形成さ
れた寄生ダイオードであり、図７に示されるように、Ｎ
チャネルＭＯＳトランジスタ５８のゲートはＶＳＳＩＯ
に結びつけられている。一方、ＩＯＰＡＤ２６が出力パ
ッド２６ｂである場合に、ダイオードＤ３は、同様のＮ
チャネルＭＯＳ接地ゲートトランジスタ６０と、パッド
のＮチャネルＭＯＳトランジスタ出力ドライバ６２との
組み合わせにより形成された寄生ダイオードとなる。こ
れらダイオードは、それぞれ、負のＥＳＤパルスがＩＯ
ＰＡＤ２６からＶＳＳＩＯに伝わる時にオンに変わる。
【００２９】Ｎチャネル接地ゲートＭＯＳトランジスタ
６０および６２（図７）の動作についてさらに説明す
る。ＭＯＳトランジスタのゲートがそのソースに結びつ
いている場合、そのバイアス降伏電圧は一般的にＢＶｄ
ｓｓと称される。ＮチャネルＭＯＳトランジスタ６０お
よび６２はサブミクロン（１μｍ未満）単位の処理に基
づいて形成されるのが好ましく、これらトランジスタの
ゲートが接地される場合に、約１３Ｖでオンに変わる。
これが起こると、ＩＯＰＡＤ２６からＶＳＳＩＯ２２ま
で正であるＥＳＤパルスの消費のために、これら装置は
電流パスとして機能する。トランジスタ６０および６２
のＢＶｄｓｓ動作を示すグラフは図１０に示される。
６０および６２（図７）の動作についてさらに説明す
る。ＭＯＳトランジスタのゲートがそのソースに結びつ
いている場合、そのバイアス降伏電圧は一般的にＢＶｄ
ｓｓと称される。ＮチャネルＭＯＳトランジスタ６０お
よび６２はサブミクロン（１μｍ未満）単位の処理に基
づいて形成されるのが好ましく、これらトランジスタの
ゲートが接地される場合に、約１３Ｖでオンに変わる。
これが起こると、ＩＯＰＡＤ２６からＶＳＳＩＯ２２ま
で正であるＥＳＤパルスの消費のために、これら装置は
電流パスとして機能する。トランジスタ６０および６２
のＢＶｄｓｓ動作を示すグラフは図１０に示される。
【００３０】古いほうの（すなわち、大規模な）製造技
術においては、ゲート酸化物降伏電圧が少なくとも２０
Ｖであり、これらのパラメータは受け入れ可能なもので
あった。しかし、サブミクロンの単位の処理等、最近の
製造技術において用いられる極薄のゲート酸化物では、
降伏電圧が約１７〜１８Ｖとなる。１６Ｖの逆バイアス
降伏電圧では、もはや良好な動作の許容性を与えること
ができない。
術においては、ゲート酸化物降伏電圧が少なくとも２０
Ｖであり、これらのパラメータは受け入れ可能なもので
あった。しかし、サブミクロンの単位の処理等、最近の
製造技術において用いられる極薄のゲート酸化物では、
降伏電圧が約１７〜１８Ｖとなる。１６Ｖの逆バイアス
降伏電圧では、もはや良好な動作の許容性を与えること
ができない。
【００３１】このために、ＳＣＲ３２（図１）がダイオ
ード５６と平行に据え付けられる。ＳＣＲ３２はＥＳＤ
発生の間にオンに変わり、それによってダイオード５６
を保護することができる。そうであっても、ＳＣＲ３２
がオンに変わる前、ＥＳＤ発生のほんの初期段階におい
て、ダイオード５６が不良となる可能性もある。この可
能性を取り除くために、２０Ωのポリレジスタ６４（図
７）が各ＮチャネルＭＯＳトランジスタ６０または６２
のゲートフィンガーに加えられ、ＳＣＲ３２の起動前に
達する電流を制限する。その結果、ＮチャネルＭＯＳト
ランジスタ６０および６２の幅を広げ、レジスタ６４に
よって引き起こされる駆動電流の減少を補償する必要が
ある。
ード５６と平行に据え付けられる。ＳＣＲ３２はＥＳＤ
発生の間にオンに変わり、それによってダイオード５６
を保護することができる。そうであっても、ＳＣＲ３２
がオンに変わる前、ＥＳＤ発生のほんの初期段階におい
て、ダイオード５６が不良となる可能性もある。この可
能性を取り除くために、２０Ωのポリレジスタ６４（図
７）が各ＮチャネルＭＯＳトランジスタ６０または６２
のゲートフィンガーに加えられ、ＳＣＲ３２の起動前に
達する電流を制限する。その結果、ＮチャネルＭＯＳト
ランジスタ６０および６２の幅を広げ、レジスタ６４に
よって引き起こされる駆動電流の減少を補償する必要が
ある。
【００３２】厚型フィールドデバイスの代わりに一連の
ダイオードを用いることも可能かもしれないが、厚型フ
ィールドデバイスはより安定した温度特性を有してい
る。一連のダイオードを用いる時、通常の動作状態でオ
ンに変わらないだけのダイオードの数が必要となる。し
かしながら、ダイオードのターンオン電圧は温度依存を
示す。この種のダイオード特性を図９に示す。最初の軌
跡９１は、９０℃で順電圧に抗する電流を描く。一方、
二番目の軌跡９３は２５℃で順電圧に抗する電流を描
く。９０℃で、ダイオードは０．３０Ｖで１μＡ（１Ｅ
−６）を通す。２５℃の場合では、数桁小さい電流しか
通さず、０．４８Ｖで１μＡを通すことができる。この
好ましくない温度感応性は、多重ダイオードが直列に接
続される場合にその度合いを増す。
ダイオードを用いることも可能かもしれないが、厚型フ
ィールドデバイスはより安定した温度特性を有してい
る。一連のダイオードを用いる時、通常の動作状態でオ
ンに変わらないだけのダイオードの数が必要となる。し
かしながら、ダイオードのターンオン電圧は温度依存を
示す。この種のダイオード特性を図９に示す。最初の軌
跡９１は、９０℃で順電圧に抗する電流を描く。一方、
二番目の軌跡９３は２５℃で順電圧に抗する電流を描
く。９０℃で、ダイオードは０．３０Ｖで１μＡ（１Ｅ
−６）を通す。２５℃の場合では、数桁小さい電流しか
通さず、０．４８Ｖで１μＡを通すことができる。この
好ましくない温度感応性は、多重ダイオードが直列に接
続される場合にその度合いを増す。
【００３３】図１１は良好なＳＣＲの断面図である。製
造のより完璧な説明と、そのような装置における動作と
は、米国特許同時係属出願０８／１２９，２２４、「シ
リコン制御整流器用厚型フィールドインプラント（Fiel
d Implant for Silicon Controlled Rectifier）」で説
明されており、ここでその記載を参照する。
造のより完璧な説明と、そのような装置における動作と
は、米国特許同時係属出願０８／１２９，２２４、「シ
リコン制御整流器用厚型フィールドインプラント（Fiel
d Implant for Silicon Controlled Rectifier）」で説
明されており、ここでその記載を参照する。
【００３４】図１１のＳＣＲは４つの半導体領域から形
成されている。すなわち、Ｎウェル１０５（Ｎ＋領域１
０７と結合して）、Ｐ基板１０９およびＮ＋領域１１１
である。領域ＯＸ１およびＯＸ２は、フィールド酸化物
として形成される領域である。また、領域１１３は、Ｓ
ＣＲドーパントインプラントを受ける領域を反映し、Ｓ
ＣＲの特性を調整すべく制御される。そのようなフィー
ルドインプラントの無いＳＣＲは、基板上の他の装置と
同様のトリガ特性を有すると推測される。フィールドイ
ンプラント投与量が増し、領域１１３でのドーパント濃
度が増すにつれ、以下のことが発生する。 １）Ｎウェ
ルおよびＰ基板間の接合における降伏電圧が減少し、次
いでラッチアップトリガ電圧が減少する。
成されている。すなわち、Ｎウェル１０５（Ｎ＋領域１
０７と結合して）、Ｐ基板１０９およびＮ＋領域１１１
である。領域ＯＸ１およびＯＸ２は、フィールド酸化物
として形成される領域である。また、領域１１３は、Ｓ
ＣＲドーパントインプラントを受ける領域を反映し、Ｓ
ＣＲの特性を調整すべく制御される。そのようなフィー
ルドインプラントの無いＳＣＲは、基板上の他の装置と
同様のトリガ特性を有すると推測される。フィールドイ
ンプラント投与量が増し、領域１１３でのドーパント濃
度が増すにつれ、以下のことが発生する。 １）Ｎウェ
ルおよびＰ基板間の接合における降伏電圧が減少し、次
いでラッチアップトリガ電圧が減少する。
【００３５】２）（領域１１１、１０９および１０５に
よって形成された）ＮＰＮトランジスタの利得が減少
し、次いでラッチアップトリガ電流が増加する。
よって形成された）ＮＰＮトランジスタの利得が減少
し、次いでラッチアップトリガ電流が増加する。
【００３６】３）増加したＮＰＮ利得により保持電圧お
よび保持電流が増加する。
よび保持電流が増加する。
【００３７】ＳＣＲ特性の改良は、３Ｅ１３／ｃｍ2 を
上回るフィールドインプラント投与量で達成され得る。
１０Ｅ１３／ｃｍ2 を上回るとさらによく、約２Ｅ１４
／ｃｍ2 でベストとなる。ＳＣＲフィールドインプラン
ト領域１１３は、より高い濃度を有し、ＳＣＲとして機
能すべく限定して生成された装置において形成されると
いう点において、習慣的に用いられているフィールドイ
ンプラントと異なっている。
上回るフィールドインプラント投与量で達成され得る。
１０Ｅ１３／ｃｍ2 を上回るとさらによく、約２Ｅ１４
／ｃｍ2 でベストとなる。ＳＣＲフィールドインプラン
ト領域１１３は、より高い濃度を有し、ＳＣＲとして機
能すべく限定して生成された装置において形成されると
いう点において、習慣的に用いられているフィールドイ
ンプラントと異なっている。
【００３８】Ｎ＋領域は接点１１５をＮ−ウェル１０３
に提供する一方、Ｎ＋領域１１９はＰ基板１０９のため
に接点を提供する。ＮウェルをパッドＭ１（電圧源）に
接続し、一方でＰ基板をＶＳＳに接続することにより、
このＮウェルはＰ基板に対して偏る。
に提供する一方、Ｎ＋領域１１９はＰ基板１０９のため
に接点を提供する。ＮウェルをパッドＭ１（電圧源）に
接続し、一方でＰ基板をＶＳＳに接続することにより、
このＮウェルはＰ基板に対して偏る。
【００３９】Ｐ＋領域１０３は接点１１７を有し、ＳＣ
Ｒに対するトリガリング入力として働く。
Ｒに対するトリガリング入力として働く。
【００４０】図１２は図１１で示されたＳＣＲの平面図
であり、対応する構成は同一の参照番号で示されてい
る。明瞭化するため、金属層（ＰＡＤ Ｍ１およびＭＩ
ＶＳＳ ＳＣＲＩＢＥ）の説明を省くが、図１１と同
じく横に広がることは了解されよう。
であり、対応する構成は同一の参照番号で示されてい
る。明瞭化するため、金属層（ＰＡＤ Ｍ１およびＭＩ
ＶＳＳ ＳＣＲＩＢＥ）の説明を省くが、図１１と同
じく横に広がることは了解されよう。
【００４１】図１２の構成図は、垂直においても切り詰
められている。図２に示されるように、ＳＣＲ３２はＩ
Ｏパッド２６の全幅に広がっている。図１３は好ましい
ＳＣＲのレイアウトを示す。以上、図１１、図１２およ
び図１３は対応する構成に同一符号を使用している。図
示のとおり、Ｎウェル１０５、Ｐ＋領域１０３、Ｎ＋領
域１０７と１１１、およびフィールドインプラント１３
３がＩＯパッドの幅で平行に広がっている。
められている。図２に示されるように、ＳＣＲ３２はＩ
Ｏパッド２６の全幅に広がっている。図１３は好ましい
ＳＣＲのレイアウトを示す。以上、図１１、図１２およ
び図１３は対応する構成に同一符号を使用している。図
示のとおり、Ｎウェル１０５、Ｐ＋領域１０３、Ｎ＋領
域１０７と１１１、およびフィールドインプラント１３
３がＩＯパッドの幅で平行に広がっている。
【００４２】図１７はＳＣＲに対する電流と電圧の関係
を示す。通常の動作時（ＥＳＤ無し）では、ＩＯパッド
の電圧が０Ｖと論理レベルＶＬとの間で切り替わる。正
のＥＳＤがＩＯＰＡＤ２６からＶＳＳＩＯパッド２２に
発生すると、電圧がしきい値Ｖｔに至るまで上昇し、し
きい値に達するとＳＣＲはオンに変わって電流を通す。
電流が増加するにつれ、電圧は減少し、ＳＣＲは保持領
域に入る。Ｖｔは約１１．５Ｖ、保持電圧は約２Ｖであ
るのが好ましい。このように、ＳＣＲはＥＳＤ電流をほ
とんど消費して接地し、この電圧がＩＯパッドに接続さ
れたその他装置の降伏電圧を超えないようにする。
を示す。通常の動作時（ＥＳＤ無し）では、ＩＯパッド
の電圧が０Ｖと論理レベルＶＬとの間で切り替わる。正
のＥＳＤがＩＯＰＡＤ２６からＶＳＳＩＯパッド２２に
発生すると、電圧がしきい値Ｖｔに至るまで上昇し、し
きい値に達するとＳＣＲはオンに変わって電流を通す。
電流が増加するにつれ、電圧は減少し、ＳＣＲは保持領
域に入る。Ｖｔは約１１．５Ｖ、保持電圧は約２Ｖであ
るのが好ましい。このように、ＳＣＲはＥＳＤ電流をほ
とんど消費して接地し、この電圧がＩＯパッドに接続さ
れたその他装置の降伏電圧を超えないようにする。
【００４３】本出願と一緒に出願された米国特許同時係
属出願０８／２５９，２３９、「ＥＳＤ保護用厚型フィ
ールドＭＯＳ装置」で説明されたように、厚型フィール
ドデバイス８０は半導体要素であり、上記出願の記載を
参照し、その説明を以下に要約する。
属出願０８／２５９，２３９、「ＥＳＤ保護用厚型フィ
ールドＭＯＳ装置」で説明されたように、厚型フィール
ドデバイス８０は半導体要素であり、上記出願の記載を
参照し、その説明を以下に要約する。
【００４４】図１４は図１の保護システムに使用される
初膜装置の断面を示している。ここで、二つのＮ＋拡散
領域ゾーン１３１と１３３がＰ基板中にある。拡散ゾー
ンおよび介在するＰ基板がＮＰＮ厚型フィールドデバイ
スを形成する。Ｎ拡散ゾーン１３１および１３３は、そ
れぞれ金属導電部１４３および１４５に対する接点１３
９および１４１を有している。
初膜装置の断面を示している。ここで、二つのＮ＋拡散
領域ゾーン１３１と１３３がＰ基板中にある。拡散ゾー
ンおよび介在するＰ基板がＮＰＮ厚型フィールドデバイ
スを形成する。Ｎ拡散ゾーン１３１および１３３は、そ
れぞれ金属導電部１４３および１４５に対する接点１３
９および１４１を有している。
【００４５】この厚型フィールドデバイスのトリガ特性
は、Ｎ＋拡散ゾーン間の領域１４７におけるＰ形ドーパ
ントの規模の大きいインプラントによって調節される。
例えば、４０ｋｅＶで１．７Ｅ１４／ｃｍ2 のホウ素イ
ンプラントが平均厚膜降伏電圧をインプラント無し（１
４．５７Ｖ）の約１４．５Ｖから約１０．０Ｖ（９．９
８Ｖ）まで下げる。これは、保護すべきＭＯＳ装置用の
ゲート酸化物降伏電圧が約１４Ｖの場合に特に適してい
る。
は、Ｎ＋拡散ゾーン間の領域１４７におけるＰ形ドーパ
ントの規模の大きいインプラントによって調節される。
例えば、４０ｋｅＶで１．７Ｅ１４／ｃｍ2 のホウ素イ
ンプラントが平均厚膜降伏電圧をインプラント無し（１
４．５７Ｖ）の約１４．５Ｖから約１０．０Ｖ（９．９
８Ｖ）まで下げる。これは、保護すべきＭＯＳ装置用の
ゲート酸化物降伏電圧が約１４Ｖの場合に特に適してい
る。
【００４６】さらに、比較的深いＮ形ドーパントのウェ
ル１３５および１３７が、Ｎウェル接点１３９および１
４１の下にそれぞれ備えられていてもよい。Ｎ＋拡散ゾ
ーンが０．２５μｍの深さである場合、２μｍ深さのウ
ェルが考えられる。そして、ＥＳＤパルスが繰り返され
る間に、金属／シリコン接触エリアが熱くなり、シリコ
ンがＮ＋拡散ゾーンから金属層に移動して接合スパイク
を生成すると推測される。Ｎウェルは、上記接合スパイ
クがＰ基板まで貫通しないことを保証する。
ル１３５および１３７が、Ｎウェル接点１３９および１
４１の下にそれぞれ備えられていてもよい。Ｎ＋拡散ゾ
ーンが０．２５μｍの深さである場合、２μｍ深さのウ
ェルが考えられる。そして、ＥＳＤパルスが繰り返され
る間に、金属／シリコン接触エリアが熱くなり、シリコ
ンがＮ＋拡散ゾーンから金属層に移動して接合スパイク
を生成すると推測される。Ｎウェルは、上記接合スパイ
クがＰ基板まで貫通しないことを保証する。
【００４７】次に、図１５が組み合わされた厚型フィー
ルドデバイスのマスク層を示す。マスクパターンは図１
４で対応する要素と同一符号で分類され、後に文字
「ｍ」が続く。すなわち、第一および第二のＮ拡散ゾー
ン１３１ｍおよび１３３ｍが組み合わされたパターンを
形成する。そして、規模の大きいＰインプラント１４７
ｍのマスクが、組み合わされたＮ拡散ゾーンをくまなく
通る曲がりくねったパターンを形成する。二つのＮ拡散
ゾーン１３１ｍおよび１３３ｍは、それぞれ補足的なＮ
ウェルマスク１３５ｍまたは１３７ｍを有している。こ
のＮウェルは接触位置１３９および１４１の下にある。
また、金属層としては、この領域にＮウェルとして同じ
マスクパターンを用いる。
ルドデバイスのマスク層を示す。マスクパターンは図１
４で対応する要素と同一符号で分類され、後に文字
「ｍ」が続く。すなわち、第一および第二のＮ拡散ゾー
ン１３１ｍおよび１３３ｍが組み合わされたパターンを
形成する。そして、規模の大きいＰインプラント１４７
ｍのマスクが、組み合わされたＮ拡散ゾーンをくまなく
通る曲がりくねったパターンを形成する。二つのＮ拡散
ゾーン１３１ｍおよび１３３ｍは、それぞれ補足的なＮ
ウェルマスク１３５ｍまたは１３７ｍを有している。こ
のＮウェルは接触位置１３９および１４１の下にある。
また、金属層としては、この領域にＮウェルとして同じ
マスクパターンを用いる。
【００４８】図１６は二つの厚型フィールドデバイスＴ
Ｆ３とＴＦ４のためのレイアウトを示し、双方ともＬ字
形レイアウトを有し、集積回路の角に配置されている。
このＬ形レイアウトと、共通の角位置とがレイアウトに
融通性を与える。これらのタイプの代表的な厚型フィー
ルドデバイスの特性グラフは図８に示されている。この
グラフにおいて、軌跡５２は、ＥＳＤ発生中、テスト電
流伝達容量に加えられる最初の高ストレス状態での装置
の動作を示している。また軌跡５４は、１０回目の高ス
トレス発生時の装置動作を示している。各ストレス発生
時では、入力電圧が０から２０Ｖへと進められる時に電
流が測定される。図８に見られるように、４０μｍ幅の
厚型フィールドデバイスは１００ｍＡの電流を処理す
る。
Ｆ３とＴＦ４のためのレイアウトを示し、双方ともＬ字
形レイアウトを有し、集積回路の角に配置されている。
このＬ形レイアウトと、共通の角位置とがレイアウトに
融通性を与える。これらのタイプの代表的な厚型フィー
ルドデバイスの特性グラフは図８に示されている。この
グラフにおいて、軌跡５２は、ＥＳＤ発生中、テスト電
流伝達容量に加えられる最初の高ストレス状態での装置
の動作を示している。また軌跡５４は、１０回目の高ス
トレス発生時の装置動作を示している。各ストレス発生
時では、入力電圧が０から２０Ｖへと進められる時に電
流が測定される。図８に見られるように、４０μｍ幅の
厚型フィールドデバイスは１００ｍＡの電流を処理す
る。
【００４９】集積回路においては、半導体チップの各コ
ーナで厚型フィールドデバイスが１ｍｍ製造幅で部分的
に設計され得る。したがって、その全幅は４ｍｍであ
る。４０μｍ幅の厚型フィールドデバイスは１００ｍＡ
の電流を安全に処理できるので、この縮尺での設計は、
４ｍｍ幅の装置が１０Ａの電流を損傷を受けることなく
処理することが理論的に可能であることを示している。
つまり、組み合わされたパターンがＮ拡散ゾーン間の界
面の拡大を可能にする（線形で、組み合わせ形ではない
パターンと比べる場合）。この拡大された界面は、次い
で集積回路の単位表面積あたりの電流伝達容量を増大す
る。
ーナで厚型フィールドデバイスが１ｍｍ製造幅で部分的
に設計され得る。したがって、その全幅は４ｍｍであ
る。４０μｍ幅の厚型フィールドデバイスは１００ｍＡ
の電流を安全に処理できるので、この縮尺での設計は、
４ｍｍ幅の装置が１０Ａの電流を損傷を受けることなく
処理することが理論的に可能であることを示している。
つまり、組み合わされたパターンがＮ拡散ゾーン間の界
面の拡大を可能にする（線形で、組み合わせ形ではない
パターンと比べる場合）。この拡大された界面は、次い
で集積回路の単位表面積あたりの電流伝達容量を増大す
る。
【００５０】ＶＳＳＩＯパッド２２からＶＤＤＣＯＲＥ
３パッド１０に通じるＥＳＤ導電パスを備えた厚型フィ
ールドデバイス８０に加え、その他の厚型フィールドデ
バイスがＶＳＳＩＯパッド２２をＶＤＤパッドに接続す
る。例えば、厚型フィールドデバイス８２がＶＤＤＣＯ
ＲＥ５パッド１２からのＥＳＤパスを、厚型フィールド
デバイス８４がＶＤＤＩＯ３パッド１４からのＥＳＤパ
スを、厚型フィールドデバイス８６がＶＤＤＩＯ５パッ
ド１６からのパスを、そして厚型フィールドデバイス８
８がＶＤＤＡパッド１８からのパスをそれぞれＶＳＳＩ
Ｏパッド２２につなげる。このように、ＥＳＤがＩＯＰ
ＡＤ２６とＶＤＤパッドのうちの一つとの間に発生する
場合に、ＳＣＲがオンに変わり、ＶＳＳＩＯパッド２２
に導通して、厚型フィールドデバイス８０、８２、８
４、８６または８８のうち一つがそれぞれ導通する。
３パッド１０に通じるＥＳＤ導電パスを備えた厚型フィ
ールドデバイス８０に加え、その他の厚型フィールドデ
バイスがＶＳＳＩＯパッド２２をＶＤＤパッドに接続す
る。例えば、厚型フィールドデバイス８２がＶＤＤＣＯ
ＲＥ５パッド１２からのＥＳＤパスを、厚型フィールド
デバイス８４がＶＤＤＩＯ３パッド１４からのＥＳＤパ
スを、厚型フィールドデバイス８６がＶＤＤＩＯ５パッ
ド１６からのパスを、そして厚型フィールドデバイス８
８がＶＤＤＡパッド１８からのパスをそれぞれＶＳＳＩ
Ｏパッド２２につなげる。このように、ＥＳＤがＩＯＰ
ＡＤ２６とＶＤＤパッドのうちの一つとの間に発生する
場合に、ＳＣＲがオンに変わり、ＶＳＳＩＯパッド２２
に導通して、厚型フィールドデバイス８０、８２、８
４、８６または８８のうち一つがそれぞれ導通する。
【００５１】補足的に、二つの厚型フィールドデバイス
９０および９２が、ＶＤＤコアパッド１０および１２の
間に、またはＶＤＤ Ｉ／Ｏパッド１４および１６の間
に、それぞれ置かれる。ＶＤＤＣＯＲＥ３パッド１０と
ＶＤＤＣＯＲＥ５パッド１２との間の厚型フィールドデ
バイス９０は、それらパッドのいずれかとＩＯＰＡＤ２
６との間でＥＳＤが発生する時オンに変わり、パッドの
うち一つがＥＳＤパルスを受信する際、パッド間の電流
密度を均一にすべく機能する。その結果、厚型フィール
ドデバイス８０または８２はそれぞれ起動される。厚型
フィールドデバイス９２も、同様の機能をＶＤＤＩＯ３
パッドとＶＤＤＩＯ５パッドとの間に付与する。
９０および９２が、ＶＤＤコアパッド１０および１２の
間に、またはＶＤＤ Ｉ／Ｏパッド１４および１６の間
に、それぞれ置かれる。ＶＤＤＣＯＲＥ３パッド１０と
ＶＤＤＣＯＲＥ５パッド１２との間の厚型フィールドデ
バイス９０は、それらパッドのいずれかとＩＯＰＡＤ２
６との間でＥＳＤが発生する時オンに変わり、パッドの
うち一つがＥＳＤパルスを受信する際、パッド間の電流
密度を均一にすべく機能する。その結果、厚型フィール
ドデバイス８０または８２はそれぞれ起動される。厚型
フィールドデバイス９２も、同様の機能をＶＤＤＩＯ３
パッドとＶＤＤＩＯ５パッドとの間に付与する。
【００５２】以上、実施例を用いて本発明を説明した
が、本発明の原理および特許請求の範囲を逸脱すること
なく、上記実施例に変更を加えることが可能であること
は、当業者にとって明らかである。
が、本発明の原理および特許請求の範囲を逸脱すること
なく、上記実施例に変更を加えることが可能であること
は、当業者にとって明らかである。
【００５３】また、特定用途向け集積回路（ＡＳＩＣ）
に関して説明したが、本発明はそのような環境に決して
制限されるものではなく、ＥＳＤ保護が適当であると共
に、製造技術が可能となるならば、いかなる回路環境に
おいても実際に利用できることは言うまでもない。
に関して説明したが、本発明はそのような環境に決して
制限されるものではなく、ＥＳＤ保護が適当であると共
に、製造技術が可能となるならば、いかなる回路環境に
おいても実際に利用できることは言うまでもない。
【００５４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、いくつか異なるタイプの過電圧保護装置を活用
し、ＥＳＤ導電パスを異なる電力線間に供給するＥＳＤ
保護システムが設けられ、例えば、異なる電源の接地線
間、ＩＣパッドおよび電源線間に分岐ダイオードを、Ｉ
Ｃパッドおよび接地間にＳＣＲ保護機構を、そして異な
る電源ＶＤＤ線間に厚型フィールドデバイス保護機構を
用いことができる。従って、スイッチング特性がその用
途にやっと適合するような装置を用いたとしても、二つ
の回路要素間に発生するＥＳＤに備えた導電パスを実装
することができる。
れば、いくつか異なるタイプの過電圧保護装置を活用
し、ＥＳＤ導電パスを異なる電力線間に供給するＥＳＤ
保護システムが設けられ、例えば、異なる電源の接地線
間、ＩＣパッドおよび電源線間に分岐ダイオードを、Ｉ
Ｃパッドおよび接地間にＳＣＲ保護機構を、そして異な
る電源ＶＤＤ線間に厚型フィールドデバイス保護機構を
用いことができる。従って、スイッチング特性がその用
途にやっと適合するような装置を用いたとしても、二つ
の回路要素間に発生するＥＳＤに備えた導電パスを実装
することができる。
【図１】 本発明に係わるＥＳＤ保護システムの一実施
例を示すブロック図である。
例を示すブロック図である。
【図２】 図１のシステムアーキテクチャーのＩＯパッ
ド周辺のレイアウト図である。
ド周辺のレイアウト図である。
【図３】 図１に示される分岐ダイオード保護装置の断
面図である。
面図である。
【図４】 図１に示される分岐ダイオード保護装置の概
略図である。
略図である。
【図５】 一続きの分岐ダイオードの平面図である。
【図６】 分岐ダイオード単体の平面図である。
【図７】 本発明の一実施例に用いられる分岐ダイオー
ドを示す概略図である。
ドを示す概略図である。
【図８】 一回目および十回目の高ストレステスト結果
としての厚型フィールドデバイス性能を示すグラフであ
る。
としての厚型フィールドデバイス性能を示すグラフであ
る。
【図９】 異なる温度テスト条件下での図５の分岐ダイ
オードの性能を示すグラフである。
オードの性能を示すグラフである。
【図１０】 図８のＮＭＯＳ装置のＶＢＤＳＳ曲線を示
すグラフである。
すグラフである。
【図１１】 図１に示されたＳＣＲの側面図である。
【図１２】 図１に示されたＳＣＲの平面図である。
【図１３】 図１１および図１２のＳＣＲの一部を示す
平面図である。
平面図である。
【図１４】 図１に示される厚型フィールドデバイスの
側面図である。
側面図である。
【図１５】 図１０の厚型フィールドデバイスの平面図
である。
である。
【図１６】 図１に示される６つの厚型フィールドデバ
イスの平面図である。
イスの平面図である。
【図１７】 ＳＣＲおよび厚型フィールドデバイスの性
能特性を示すグラフである。
能特性を示すグラフである。
１０ ＶＤＤＣＯＲＥ３ １２ ＶＤＤＣＯＲＥ５ １４ ＶＤＤＩＯ３ １６ ＶＤＤＩＯ５ １８ ＶＤＤＡ ２０ ＶＳＳＣＯＲＥ ２２ ＶＳＳＩＯ ２４ ＶＳＳＡ ２６ ＩＯＰＡＤ ２８，３０ ダイオードアッセンブリ ３２ ＳＣＲ ８０，８２，８４，８６，８８ 厚型フィールドデバ
イス
イス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン ディー．ウォーカー アメリカ合衆国 コロラド州 80907 コ ロラド スプリングス ノース ロイヤー ストリート 1631
Claims (31)
- 【請求項１】 過電圧保護機構を有する集積回路におい
て、 複数の電源の内からそれぞれ異なる一つの電源によって
作動可能となり、接地端子と該接地端子よりも大きな正
の電位で起動するＶＤＤ端子とをそれぞれが備えている
複数の電力入力端子セットと、 前記複数の電力入力端子セットの内からそれぞれ第一の
端子と第二の端子との間で電気的に接続された複数の能
動過電圧保護装置とを備えることを特徴とする集積回
路。 - 【請求項２】 請求項１記載の集積回路において、前記
過電圧保護装置が前記第一の端子であるＶＤＤ端子と前
記第二の端子である接地端子との間で電気的に接続され
ていることを特徴とする集積回路。 - 【請求項３】 請求項２記載の集積回路において、前記
過電圧保護装置が、前記ＶＤＤ端子と接続する第一の端
子と前記接地端子と接続する第二の端子とを備えた厚型
フィールドデバイスであることを特徴とする集積回路。 - 【請求項４】 請求項３記載の集積回路において、前記
集積回路が半導体チップ上に配置されると共に、前記厚
型フィールドデバイスが前記チップ上で互いに物理的に
隔離された複数のパーツを有することを特徴とする集積
回路。 - 【請求項５】 請求項１記載の集積回路において、前記
過電圧保護装置が前記第一の端子であるＶＤＤ端子と前
記第二の端子であるＶＤＤ端子との間で電気的に接続さ
れていることを特徴とする集積回路。 - 【請求項６】 請求項５記載の集積回路において、前記
過電圧保護装置が、前記第一のＶＤＤ端子と接続する第
一の端子と前記第二のＶＤＤ端子と接続する第二の端子
とを備えた厚型フィールドデバイスであることを特徴と
する集積回路。 - 【請求項７】 請求項６記載の集積回路において、前記
第一のＶＤＤ端子が第一の電位差を前記集積回路の所定
部分に印加すると共に、前記第二のＶＤＤ端子が第二の
電位差を前記所定部分に印加することを特徴とする集積
回路。 - 【請求項８】 請求項１記載の集積回路において、前記
過電圧保護装置が前記第一の端子である接地端子と前記
第二の端子である接地端子との間で電気的に接続されて
いることを特徴とする集積回路。 - 【請求項９】 請求項８記載の集積回路において、前記
過電圧保護装置が、前記第一の接地端子と接続する第一
の端子と前記第二の接地端子と接続する第二の端子とを
備えたダイオードアッセンブリであることを特徴とする
集積回路。 - 【請求項１０】 請求項９記載の集積回路において、前
記ダイオードアッセンブリが、第一の極性を有する第一
のダイオードグループと、前記第一の極性とは反対の第
二の極性を有する第二のダイオードグループとを含んで
なり、前記第一および第二のダイオードグループがそれ
ぞれ二つの端子を有し、その内ダイオードグループの第
一の端子同士が全体として接続されると共に、ダイオー
ドグループの第二の端子同士が全体として接続されるこ
とを特徴とする集積回路。 - 【請求項１１】 請求項１０記載の集積回路において、
前記第一および第二のダイオードグループはそれぞれ直
列に接続された複数のダイオードからなることを特徴と
する集積回路。 - 【請求項１２】 請求項１記載の集積回路において、前
記過電圧保護装置が前記集積回路の入出力端子と前記複
数の電力入力端子セットの一端子との間に電気的に接続
されることを特徴とする集積回路。 - 【請求項１３】 請求項１２記載の集積回路において、
前記複数の電力入力端子セットの一端子がＶＤＤ端子で
あることを特徴とする集積回路。 - 【請求項１４】 請求項１３記載の集積回路において、
前記過電圧保護装置がダイオードであることを特徴とす
る集積回路。 - 【請求項１５】 請求項１４記載の集積回路において、
前記ダイオードがＭＯＳトランジスタを有してなる寄生
ダイオードであり、該トランジスタのゲートがそのソー
スと電気的に接続して前記複数の電力入力端子セットの
一端子と接続することを特徴とする集積回路。 - 【請求項１６】 請求項１５記載の集積回路において、
前記複数の電力入力端子セットの一端子がＶＤＤ端子で
あり、前記ＭＯＳトランジスタがＰチャネルＭＯＳトラ
ンジスタであることを特徴とする集積回路。 - 【請求項１７】 請求項１５記載の集積回路において、
前記複数の電力入力端子セットの一端子が接地端子であ
り、前記ＭＯＳトランジスタがＮチャネルＭＯＳトラン
ジスタであることを特徴とする集積回路。 - 【請求項１８】 請求項１７記載の集積回路において、
前記入出力端子が出力端子であることを特徴とする集積
回路。 - 【請求項１９】 請求項１８記載の集積回路において、
前記過電圧保護装置がＭＯＳトランジスタ出力ドライバ
をさらに備え、そのゲートがそのソースと電気的に接続
された前記ＭＯＳトランジスタと、該出力ドライバとが
協同して前記寄生ダイオードを形作ることを特徴とする
集積回路。 - 【請求項２０】 請求項１９記載の集積回路において、
前記出力端子と前記出力ドライバのドレインとの間で直
列に接続されたレジスタをさらに備えることを特徴とす
る集積回路。 - 【請求項２１】 請求項１２記載の集積回路において、
前記複数の電力入力端子セットの一端子が接地端子であ
ることを特徴とする集積回路。 - 【請求項２２】 請求項２１記載の集積回路において、
前記過電圧保護装置がダイオードを備えることを特徴と
する集積回路。 - 【請求項２３】 請求項２２記載の集積回路において、
前記ダイオードがＭＯＳトランジスタを有してなる寄生
ダイオードであり、該トランジスタのゲートがそのソー
スと電気的に接続して前記複数の電力入力端子セットの
一端子と接続することを特徴とする集積回路。 - 【請求項２４】 請求項２３記載の集積回路において、
前記複数の電力入力端子セットの一端子がＶＤＤ端子で
あり、前記ＭＯＳトランジスタがＰチャネルＭＯＳトラ
ンジスタであることを特徴とする集積回路。 - 【請求項２５】 請求項２３記載の集積回路において、
前記複数の電力入力端子セットの一端子が接地端子であ
り、前記ＭＯＳトランジスタがＮチャネルＭＯＳトラン
ジスタであることを特徴とする集積回路。 - 【請求項２６】 請求項２５記載の集積回路において、
前記入出力端子が出力端子であることを特徴とする集積
回路。 - 【請求項２７】 請求項２６記載の集積回路において、
前記過電圧保護装置がＭＯＳトランジスタ出力ドライバ
をさらに備え、そのゲートがそのソースと電気的に接続
された前記ＭＯＳトランジスタと、該出力ドライバとが
協同して前記寄生ダイオードを形作ることを特徴とする
集積回路。 - 【請求項２８】 請求項２７記載の集積回路において、
前記出力端子と前記出力ドライバのドレインとの間で直
列に接続されたレジスタをさらに備えることを特徴とす
る集積回路。 - 【請求項２９】 請求項２２記載の集積回路において、
前記過電圧保護装置はシリコンコントローラ整流器を前
記ダイオードと並列に設けることを特徴とする集積回
路。 - 【請求項３０】 集積回路の過電圧保護方法において、 過電圧パルスを第一の電力入力端子で受信するステップ
と、 電流パスを作り前記パルスの一部を第二の電力入力端子
に導くステップと、 前記第一の入力端子からの電流パスを作り前記パルスの
残りを第三の電力入力端子に導くステップと、 前記第二の入力端子からの電流パスを作り前記第二の入
力端子に導かれた前記パルス部分を前記第三の入力端子
に導くステップとを有することを特徴とする過電圧保護
方法。 - 【請求項３１】 前記過電圧保護方法において、各ステ
ップを形作る前記電流パスの少なくとも一つが厚型フィ
ールドデバイスを用いてその電流パスを作るステップを
含んでいることを特徴とする過電圧保護方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/259,240 US5616943A (en) | 1993-09-29 | 1994-06-13 | Electrostatic discharge protection system for mixed voltage application specific integrated circuit design |
| US08/259,240 | 1994-06-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855965A true JPH0855965A (ja) | 1996-02-27 |
Family
ID=22984144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7144283A Pending JPH0855965A (ja) | 1994-06-13 | 1995-06-12 | 過電圧保護機構を有する集積回路およびその保護方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5616943A (ja) |
| EP (1) | EP0688079B1 (ja) |
| JP (1) | JPH0855965A (ja) |
| DE (1) | DE69515560T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017204516A (ja) * | 2016-05-10 | 2017-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN111656467A (zh) * | 2018-02-07 | 2020-09-11 | 国际商业机器公司 | 静电保护装置 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3019760B2 (ja) * | 1995-11-15 | 2000-03-13 | 日本電気株式会社 | 半導体集積回路装置 |
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