JPH08509306A - ボコーダａｓｉｃ - Google Patents

Abstract

(57)【要約】 用途特定集積回路（ＡＳＩＣ）内に構成されるボコーダに用いられる方法及び装置が開示される。この装置は、減少した命令セツト（RISC：reduced instruction set）方式に従って計算を行うＤＳＰコア（４）を含む。回路は更に、最小化プロセッサ（６）と呼ばれる専用設計の副プロセッサを具備する。更に装置は、専用設計の正規化回路を具備する。

Description

【発明の詳細な説明】 ボコーダＡＳＩＣ １．発明の技術分野 本発明は音声処理に関する。特に本発明は特定用途集積回路（ASIC:applicati on specific integrated circuit）内に組み込まれるボコーダ（vocoder）用の 改良された新しい方法及び装置に関する。 ２．従来の技術 デジタル技術による音声の送信は一般的な技術で、特に長距離のデジタル無線 電話は一般に普及している。音声が単にサンプリング及びデジタル化により送信 される場合、従来のアナログ電話の品質を得るには約６４キロビット毎秒（kbps ）のデータ速度が必要となる。しかし、音声分析、並びに適当なコード化、送信 及び受信器での合成により、著しくデータ速度を減少することができる。送信機 で適当な音声分析及びコード化を行い、受信器で合成を行う装置はボコーダとし て知られている。 デジタル細胞状電話標準（digital cellular telephone stndards）及びシス テムの最近の発展によりボコーダに関する要求が益々大きなものとなった。利用 できる送信帯域をより効率的に使用し、受信器で元の音声をより忠実に再現する 進歩したボコーディングアルゴリズムに対する要望により、それら更に複雑なボ コーディングアルゴリズムを実行するのに必 要な大きなコンピュータ処理能力を有するプロセッサに関する要求が増大した。 ボコーダは音声における長い或いは短い期間の冗長性の利用し、コンピュータ の高度な数値処理を必要とする。これら動作には長い連続的コンボリューション （comvolutions）、マトリクス反転、長い連続的相関（correlations）等が含ま れる。音声の送信における許容できないないほどのコーディング（codeing）及 びデコーディング（decoding）遅延を起こさずにリアルタイムでこれらの動作を 行うには、強力なコンピュータ資源が必要になる。 デジタル信号プロセッサ（ＤＳＰｓ）の出現は、ボコーダアルゴリズムをリア ルタイムで導入することを可能にする上で重要な要因であった。 ＤＳＰｓはボコーダアルゴリズムに一般的な演算動作を実行する上で非常に効 率的である。ＤＳＰｓの利点はそれら計算能力を約４千万インストラクション毎 秒（４０ＭＩＰＳ）以上に増大した。 例示的用途に用いられるボコーディングアルゴリズムは、可変速度のコード励 起線形予測（CELP:code excited linearprediction）アルゴリズムであり、これ は同時継続中の出願（シリアル番号０８／００４，４８４、１９９３年１月１４ 日出願、発明の名称”可変速度ボコーダ”）に詳細されており、この出願は本発 明の譲渡人に譲渡されている。前記出願の内容は本明細書に参考として含まれて いる。 表Ｉは代表的ＤＳＰを用いたときの例示的ボコーディング アルゴリズムのエンコーディング部の単一の２０ミリ秒音声フレームの実行時間 の概要を示す。例示的ボコーディングアルゴリズムのエンコーディング部はデコ ーディング部より著しく処理量を必要とするので、エンコーデイング処理のみを 表Ｉは示している。表Ｉで参照されるＤＳＰは４０ＭＨｚのクロックで演算処理 及び他の処理をその動作に応じて各々１又はそれ以上のクロックサイクルで行う 。第１コラムは例示的ボコーディングアルゴリズムの主動作を示す。第２コラム はその例示的ＤＳＰを使用してボコーダアルゴリズムの特定動作を各々実行する のに必要なクロックサイクル数を示す。第３のコラムはその特定動作に必要とな る総合処理のパーセンテージを示す。例示的ボコーディングアルゴリズムでは、 例示的ボコーディングアルゴリズムをリアルタイムに処理するには、全ての動作 が２０ミリ秒以内に行われることが必要である。これはそのアルゴリズムを導入 するために選ばれたＤＳＰが２０ミリ秒フレーム内で所望処理を完了する速度又 はそれ以上のクロック速度で動作できることが必要となる。これにより表Ｉに示 す代表的ＤＳＰでは、クロックの数は８００，０００までに制限される。 表Ｉから分かるように、ピッチサーチ（pitch search）及びコードブックサー チ（codebook search）動作は、ボコーダアルゴリズムのエンコーディング部の 中で、処理時間の７５％以上を消費する。計算負荷の大部分はこれら２つのサー チアルゴリズム内にあるので、ボコーディングを実行するよう設計された効率的 ＡＳＩＣの主要目的は、これら２つの動作を実行するのに必要なクロックサイク ルの数を減少することである。 本発明の方法及び装置は、これらサーチ動作を実行するのに必要な命令サイク ルの数を大幅に減少する。本発明は、ボ コーディングアルゴリズムに特に重要なより効率的動作を行うよう最適化された 方法及び装置を提供する。本発明の方法及び装置の用途は、例示的ボコーディン グ動作の実行、又は音声のエンコーディング又はデコーディングに限られるもの ではない。この発明の方法及び装置は、エコーキャンセラ及びチャンネルイコラ イザのようなデジタル信号処理アルゴリズムを用いるあらゆるシステムに適用で きるものである。 発明の概要 本発明はボコーディングアルゴリズムを実行するための改良された新しい方法 及び装置である。 本明細書で詳細に説明される本発明の一実施例は、前述の同時継続中特許出願 に詳細された可変速度ＣＥＬＰアルゴリズムを導入したＡＳＩＣである。本発明 の特徴はあらゆる線形予測コーディング（ＬＰＣ）アルゴリズムに同様に適用で きる。本発明はボコーダアルゴリズムを少ない消費電力及び少ないクロックサイ クル数で実行するために最適化された構成を提供する。最終的目標は消費電力の 減少である。このアルゴリズムを実行するのに必要なクロック数の減少は又、低 消費電力化に関して直接及び間接的に作用する減少したクロック速度として関係 していた。直接的な効果は、コンプリメンタリ金属・酸化物半導体（ＣＭＯＳ） 装置の電力消費とクロック速度との関係によるものである。間接的な効果はＣＭ ＯＳ装置での電力消費と電圧との二乗則の関係、及び少ないクロック速度で電圧 を下げる能力によるものである。ボコー ダＡＳＩＣの効率はクロックサイクル毎に実行される処理量である。効率の向上 により、そのアルゴリズムを実行するのに必要な全クロックサイクル数が減少さ れる。 ボコーディングアルゴリズムを実行する上で効率を上昇するための第１の技術 は、専用ＤＳＰを中心とした構成である。ＤＳＰを中心とした一実施例は、３つ のランダムアクセスメモリ（ＲＡＭ）要素を提供することにより、メモリ処理能 力を増加する。３つのＲＡＭ要素の各々は、専用メモリアドレス発生ユニットを 持っている。このメモリの３分割方式により、オペランドを提供し、結果を提供 し、結果を格納する全ての動作を単一のサイクル内で行い、再帰的コンボリュー ション（recursive comvolution）のような動作を効率的に実行できる。オペラ ンドのフェッチ、結果の計算、及び結果の格納は１つの結果に対する完全な再帰 的コンボリューションが３サイクルに渡って実行され、 しかも新たな結果が各 サイクルで得られるように、パイプライン処理が行われる。３分割されたメモリ は、ボコーダアルゴリズムでの他の動作に要求されるクロックサイクルも減少す る。再帰的コンボリューションの効率的実行はボコーダアルゴリズムにおける最 も重要な節約を提供する。 ボコーデイングアルゴリズムの性能における効率を増加する第２の技術は、Ｄ ＳＰコア（core）に最小化プロセッサと呼ばれる分離スレーブプロセッサを提供 することである。最小化プロセッサは相関を実行し、二乗平均エラー（ＭＳＥｓ ）を計算し、そしてＤＳＰコアにより供給されたデータに関し て最小ＭＳＥをサーチする。最小化プロセッサは高度な相関計算及びＤＳＰコア による最小化タスクを分担する。最小化プロセッサには、最小化プロセッサの動 作をモニタし、ある条件下でＭＳＥ最小化タスクの決定的動作を行える制御要素 が提供される。この条件とは、継続サーチが数学的制限により現在の最小ＭＳＥ 以下のＭＳＥを提供できないような場合である。ＭＳＥ最小化タスクを短縮する 方法は最小化プロセッサの節電モードと呼ばれる。 ボコーディングアルゴリズムの実行効率を向上するための一実施例による第３ の手段は、プロック正規化（block normalization）を効率的に行う専用ハード ウエアを提供することである。ボコーディングアルゴリズムを計算する上で、計 算精度をできるだけ高いレベルに維持することが必要になる。専用ハードウエア を提供することにより、ブロック正規化はボコーダアルゴリズムでの他の動作と 同時に実行でき、これによりボコーディングアルゴリズムを実行するために要求 される命令サイクルの数を減少できる。 図面の簡単な説明 本発明の特徴、目的、効果は図面を参照して行われる以下の詳細な説明により 明確になる。全ての図面を通して、同一参照符号は同一の要素を示す。 図１は本発明装置のブロック図。 図２は本発明の動作を示す機能図。 図３は本発明のエンコード動作の一例を示すフローチャー ト。 図４ａ〜ｄは様々な速度でのボコーダビット割付を示し、各速度に使用される コードブックサブフレーム及びピッチの数を示す１組のチャート。 図５ａ〜ｄは本発明のＤＳＰコアの一実施例を示すブロック図。 図６ａ〜ｂは本発明の最小化プロセッサの一実施例を示すフロック図。 図７は本発明の一実施例において実行されるピッチサーチ動作を示す図。 図８は本発明の一実施例において実行されるピッチサーチ動作を示すフローチ ャート。 図９は本発明の一実施例において実行されるコードブックサーチ動作を示す図 。 図１０は本発明の一実施例において実行されるコードブックサーチ動作を示す フローチャート。 図１１は通信リンクの一端に設けられ、エンコーダのフイルタメモリを保持す る機能のあるエンコーダのデコーダ部、及び通信リンクの他端に設けられるデコ ーダ部のブロック図であり、本発明の一実施例のボコーディング動作において同 一である。 図１２本発明の一実施例のデコーダを示すブロック図。 好適実施例の詳細な説明 図面を参照し、図５ａ〜ｄに示される図１のＤＳＰコア４ は、３つに分割されたランダムアクセスメモリ（ＲＡＭ）（ＲＡＭ Ａ１０４、 ＲＡＭ Ｂ１２２、及びＲＡＭ Ｃ１８２）、リードオンリーメモリ（ＲＯＭ）（ ＲＯＭ Ｅ１１４）、及び効率的演算ロジックユニット（ＡＬＵ）（ＡＬＵ １４ ３）を含んで設計される。３分割ＲＡＭはＡＬＵを更に効率よく使用する手段を 提供し、単一のＲＡＭで達成できる領域以上にＲＡＭ領域を増加する。専用ＲＯ Ｍ、ＲＯＭ Ｅ１１４は１６ビット定数を提供する。ＲＡＭ部分ＲＡＭＡ、ＲＡ Ｍ Ｂ１２２及びＲＡＭ Ｃ１８２及びＲＯＭ、ＲＯＭ Ｅ１１４はＡＬＵにデー タを提供する。ＲＡＭ Ｃ１８２は、ＲＡＭ Ａ１０４及びＲＡＭ Ｂ１２２が１ ６ビットデータを送受信している間に、ＡＬＵ１４３（図５ｂ）に対して３２ビ ットデータを受信及び提供し、１６ビットオペランドによる計算、及び３２ビッ トの格納を行うことにより、効率が著しく向上している。 各分割部分は専用アドレス発生ユニットを持っている。ＲＡＭ Ａ１０４はア ドレスユニットＡ１０２を有し、ＲＡＭＢはアドレスユニットＢ１２０及びＲＡ Ｍ ＣはアドレスユニットＣ１８６、ＲＯＭ Ｅ１１４はアドレスユニットＥ１ １２を持っている。各アドレスユニットはレジスタ、マルチプレクサ及び加算器 ／減算器要素（図示されず）を具備している。１クロックサイクルで、ＤＳＰコ ア４は３つのメモリ動作、３つのアドレス更新、演算動作（例えば乗算・加算・ 正規化）、及び最小化プロセッサ（minimization processor）６へのデータ移動 を行う。 命令ＲＯＭ、ＲＯＭ Ｉ１９４はＤＳＰコア４の実行シーケンスを制御する命 令を格納する。ＲＯＭ Ｉ１９４内に格納された命令のシーケンスは、ＤＳＰコ ア４により実行される処理機能を示す。ＲＯＭ Ｉ１９４は専用アドレス発生ユ ニット、ＩＰカウンタ及びスタック１９４を持っている。 ＲＡＭアドレス発生ユニット即ちレジスタファイル、アドレスユニットＡ１０ ２、アドレスユニットＢ１２０及びアドレスユニットＣ１８６は、対応するＲＡ Ｍの動作で用いられるアドレス及びデータを提供する。データは同一アドレスユ ニット内で、レジスタファイル要素から他のレジスタファイル要素、即ち各ＲＡ Ｍに移動できる。一実施例では、アドレスユニットＡ１０２はマルチプレクサ１ ０６を介して、ＲＡＭ Ａ１０４にデータを提供し、アドレスユニットＢ１２０ はマルチプレクサ１２４を介してＲＡＭ Ｂ１２２にデータを提供し、アドレス ユニットＣ１８６はマルチプレクサ１８０を介してＲＡＭＣ １８２にデータを 提供する。 レジスタファイル要素は同一アドレスユニット内で、即時データＩＭＭ（図５ ａ〜ｄに示す）、他のレジスタファイル要素からのデータ、即ちＲＡＭからのデ ータを受け入れる。以後、全ての場合で、単語”即時データ（immediate data） ”の説明は、命令デコーダ１９２によって提供されるデータに関係している。一 実施例では、ＲＡＭ Ａ１０４はマルチプレクサ１００を介してデータをアドレ スユニットＡ１０２に提供し、ＲＡＭ Ｂ１２２はマルチプレクサ１１８を介し てデータをアドレスユニットＢ１２０に提供し、及びＲＡＭ Ｃ１８ ２はマルチプレクサ１８４を介してデータをアドレスユニットＣ１８６に提供す る。各アドレスユニットは自動ポストインクリメント（post-increment）及びポ ストデクリメント（post-decrerment）を内部に設けた加算器／減算器（図示さ れず）により提供する。一実施例において、アドレスユニットＢ１２０は直接メ モリアクセス（ＤＭＡ）用のポインタとして使用される自動モジュロアドレッシ ング及び２つの専用レジスタファイル要素（図示されず）を提供する。 アドレスユニットＥ１１２は係数検索用に最適化される。これはマルチプレク サ１１０を介して即時データを受け入れるベースレジスタ、及びマルチプレクサ １１０を介して即時データ又はマルチプレクサ１６８及び１１０を介してアキュ ムレータ（Ｃ０ＥＲＧ１６４又はＣ１ＲＥＧ１６６）からデータを受け入れるオ フセットレジスタを具備する。このオフセットレジスタは自動ポストインクリメ ント及びポストデクリメントを内部に設けられた加算器／減算器（図示されず） により提供する。 ＩＰカウンタ及びスタック１９６はアドレッシングＲＯＭ Ｉ１９４の機能を 実行するためのアドレスポインタを含む。アドレスシーケンシング（adress seq uencing）は命令デコーダ１９２により制御される。アドレスデータはＩＰカウ ンタ及びスタック１９５内を移動するか、又は即時データとして受信される。 データはＲＡＭ Ａ１０４、ＲＡＭ Ｂ１２２又はＲＡＭ Ｃ１８２からＡＬＵ １４３内のレジスタへ移動できる。又、デ ータはアキュムレータ（Ｃ０ＥＲＧ１６４又はＣ１ＲＥＧ１６６）からＲＡＭ Ａ１０４、ＲＡＭ Ｂ１２２又はＲＡＭ Ｃ１８２へ移動できる。データはＯＲＥ Ｇ１６２からＲＡＭ Ｃ１８２へ移動できる。 ＲＡＭ Ａ１０４はマルチプレクサ１０６を介してアドレスユニットＡ１０２ からのデータを受け入れる。ＲＡＭ Ａ１０４は又、マルチプレクサ１６８及び １０６を介してアキュムレータ（Ｃ０ＥＲＧ１６４又はＣ１ＲＥＧ１６６）から のデータを入力する。ＲＡＭ Ｂ１２２はマルチプレクサ１２４を介してアドレ スユニットＢ１２０からのデータを入力する。ＲＡＭ Ａ１０４も又、マルチプ レクサ１６８及び１２４を介してアキュムレータ（Ｃ０ＥＲＧ１６４又はＣ１Ｒ ＥＧ１６６）からのデータを入力する。又ＲＡＭ Ｂ１２２はＤＭＡ＿ＩＮＰＵ Ｔ（図５ａ〜ｄ参照）からのデータ、又はマルチプレクサ１２４を介してＩＮＲ ＥＧ１２８からのデータを入力する。ＲＡＭ Ｃ１８２はマルチプレクサ１８０ を介してアドレスユニットＣ１８６からのデータを入力する。ＲＡＭ Ｃ１８２ は又、マルチプレクサ１６８及び１８０を介してアキュムレータ（Ｃ０ＥＲＧ１ ６４又はＣ１ＲＥＧ１６６）からのデータを入力する。ＲＡＭＡ１０４はアドレ スユニットＡ１０２へデータをマルチプレクサ１００を介して提供し、マルチプ レクサ１０８を介してＡＲＥＧ１３０にデータを提供する。ＲＡＭ Ｂ１２２は データを、マルチプレクサ１１８を介してアドレスユニットＢ１２０へ、ＲＡＭ Ｂ＿ＤＯＵＴ（図５ａ〜ｄ参照）へ、マルチプレクサ１２６を介してＳＲＥＧ １３６へ、マルチプレクサ１１６を介してＢＲＥＧ１３４へ、及びマルチプレク サ１５８を介してＤＲＥＧ１５６へ提供する。 ＡＲＥＧ１３０は即時データ、ＲＯＭ Ｅ１１４からのデータ、又はＲＡＭ Ａ １０４からマルチプレクサ１０８を介してデータを入力する。ＢＲＥＧ １３４ は又、マルチプレクサ１６８及び１１６を介してアキュムレータ（Ｃ０ＥＲＧ１ ６４又はＣ１ＲＥＧ１６６）からデータを入力する。 Ｃ０ＥＲＧ１６４及びＣ１ＲＥＧ１６６はマルチプレクサ１４８を介したデー タ、ＲＡＭ Ｃ１８２からのデータ、加算器１４６からのデータ、論理ＡＮＤ要 素１４４、又は論理ＯＲ要素１４２からデータを入力する。 シフトインデックスレジスタＳＲＥＧ１３６は即時データ又はマルチプレクサ １２６を介してＲＡＭＢ１２２からデータを入力する。 ＡＬＵ１４３は乗算、加算、減算、乗算累計、乗算加算、乗算減算、まるめ（ round）、インクリメント、クリア、否定（negate）、及び論理ＡＮＤ、ＯＲ、 及び反転動作を行う。乗算器１３２、ＡＲＥＧ１３０及びＢＲＥＧ１３４への入 力はゲートされ（図示されず）、乗算が行われるときにのみ入力が変化するよう に構成することにより、乗算器１３２での消費電力を減少する。ＡＬＵ１４３は 効率向上のために２つの３６ビットアキュムレータ（Ｃ０ＥＲＧ１６４及びＣ１ ＲＥＧ１６６）、及び正規化（normalization）のために２つのバレルシフター （barrel shifters）、バレルシフター１４０及び１５ ０を提供する。左右１６ビット位置へのシフトアップは、バレルシフター１４０ 及び１５０により提供される。シフトインデックスは即時データを介して詳細に 行われるか、又は専用シフトインデックスレジスタＳＲＥＧ１３６によりマルチ プレクサ１４９を介して行われる。シフトインデックスレジスタＳＲＥＧ１３６ はバレルシフター１４０及び１５０、ビットワイズ（bitwise）論理ＯＲ要素１ ６０及びＯＲＥＧ１６２と共に、ブロック正規化を実行するときのオーバーヘッ ドを最小にするために提供される。ＡＬＵ１４３は命令デコーダ１９２にステー タスを提供することで、演算及びＣ０ＥＲＧ１６４及び／又はＣ１ＲＥＧ１６６ の論理状態に基づく条件ジャンプが可能となる。例えば、一実施例において、Ｃ ０ＥＲＧ１６４及びＣ１ＲＥＧ１６６の値の符号が比較され、符号変化に基づく 条件ジャンプを提供する。ジャンプは即時データがＩＰカウンタ及びスタック１ ９６に提供されたときに発生する。アキュムレータのオーバーフロー及びアンダ ーフローが検出され、オーバーフローの場合は１６進法の０ｘ７ＦＦＦＦＦＦＦ を、アンダーフローの場合は０ｘ８００００００１を、２の補数演算に従って提 供することにより、自動的に飽和が行われる。 命令実行シーケンスは、フェッチ（fetch）、デコード（decode）、実行であ る。アドレス値はＩＰカウンタ及びスタック１９６により命令ＲＯＭ Ｉ１９４ に提供される。このＲＯＭ１１９４はこれに応答して命令を命令デコーダ１９２ に提供する。命令デコーダ１９２はこの入力命令に応答して、命令 をデコードし、ＤＳＰコア４内の適当な要素に命令実行のための制御信号を提供 する。 専用ループカウンタ及びスタック１９０はＩＰカウンタ及びスタック１９６に 従って、小さいオーバーヘッド、ネストされた（nested）サブルーチンコール及 びネストされたループを提供する。命令フェッチは単一命令ループの間は禁止さ れ、電力消費を削減している。ループカウンタ及びスタック１９０はマルチプレ クサ１８８を介して即時データを入力し、固定長ループを実行する。ループカウ ンタ及びスタック１９０は又、アキュムレータ（Ｃ０ＥＲＧ１６４、Ｃ１ＲＥＧ １６６）からマルチプレクサ１６８及び１８８を介してデータを入力し、可変長 ループを実行する。ＲＯＭ Ｉ１９４内の２５６ワードスタティック命令キャッ シュ（図示されず）は、最も頻繁に行われるループ及びサブルーチンのための低 電力命令フェッチを提供する。ＷＡＩＴ命令は命令フェッチ及び命令デコードを 禁止し、イベントを保留し電力消費を削減する。 このような例としては、ＤＭＡ転送、 ＰＣＭインターフェース２からのタイミ ングストローブ、又は外部イベントが含まれる。 外部データ及び制御は、ＰＯＲＴ＿ＩＮＰＵＴ（図５ａ〜ｄ参照）、ＰＣＭイ ンターフェース２からのＤＭＡ＿ＩＮＰＵＴ、及び条件ジャンプ命令で使用され るスタティックテストビットを介して、 ＤＳＰコア４に提供される。データは ＣＲＥＧを介して（図５ａ〜ｄ及び図６ａ〜ｂ参照）及びＲＡＭ Ｂ＿ＤＯＵＴ を介して、ＤＳＰコア４により外部から提供 される。ＤＳＰコア４及びＰＣＭインターフェース２間のＤＭＡは周知のサイク ルスチーリング（cycle stealing）により実行される。Ｃ０ＲＥＧ１６４又はＣ １ＲＥＧ１６６からのデータはマルチプレクサ１６８を介して，命令デコーダ１ ９２からのＯＵＴＲＥＧ＿ＥＮ（図５ａ〜ｄ及び図６ａ〜ｂ参照）信号と共に提 供される。アクティブＯＵＴＲＥＧ＿ＥＮ信号は最小化プロセッサ６に提供され た有効ＣＲＥＧデータが存在することを意味する。 図６ａ〜ｂの最小化プロセッサ６は、ピッチ及びコードブックサーチ（codebo ok searches）の複雑な計算を部分的に支援する。最小化処理を行うために、最 小化プロセッサ６は知覚的に重み付けされた（perceptually weighted）入力ス ピーチサンプルのシーケンス、一組のゲイン値、及びＤＳＰコア４からの合成さ れたスピーチサンプルの一組を受信する。最小化プロセッサ６は合成されたスピ ーチの自動相関（auto-correlation）及び合成されたスピーチと知覚的に重み付 けされた入力スピーチ間の交差相関（cross-correlation）を計算する。これら の相関から、合成されたスピーチと入力スピーチ間の平均二乗エラー（ＭＳＥ） の相対測定値が、合成されたスピーチゲイン及びインデックスの関数として判断 される。最小化プロセッサ６はインデックス及び最小ＭＳＥに生じたゲインを報 告する。電力を節約する特徴により、最小化を続けるのが不可能な場合、ＭＳＥ 計算を中止する。最小化プロセッサ６はＣＲＥＧ、ポートＩ／Ｏ、及び専用ＤＳ Ｐコア命令を介してＤＳＰコア４と通信する。 最小化プロセッサ６の動作は制御要素２２０により決定する。制御要素２２０ は現在のインデックス値の追跡を維持するカウンタ、最適ピッチ又はコードブッ クサーチ結果を保持するレジスタ、ＲＡＭ Ｘ２１２をアクセスするためのアド レス発生回路、及び入出力回路を具備する。更に制御要素２２０はマルチプレク サ２２４、２３４、２３０及び２４６上の選択信号を制御する機能を有し、ラッ チ２１０、２１２２６、２２８、２３６、２３８、２４４及び２５０上のイネー ブル（enables）を制御する。又、制御要素２２０は最小化プロセッサ６の要素 内の様々な値をモニタし、所定のサーチ終了条件の下でサーチを省略する電力節 約モードを制御し、及び循環バッファ（circular buffer）２５９内のゲイン値 の循環を制御する。 更に、制御要素２２０は入出力動作を行う機能を有する。制御要素２２０は入 力ポーチ１２を介して、最小値結果（即ち最適ピッチラグ及びピッチゲイン又は 最適コードブックインデックス及び各サーチで判断されたコードブックゲイン） をＤＳＰコア４に提供する機能を有する。ＯＵＴＲＥＧ＿ＥＮ信号が制御要素２ ２０に提供され、この信号はラッチ２１０への入力データが有効で、アキュムレ ータ出力信号ＣＲＥＧ上に存在することを示す。制御要素２２０はそれに応答し てイネーブル信号を発生し、そのイネーブル信号をラッチ２１０に提供し、その データを受信する。 ＯＵＴＰＯＲＴ＿ＥＮ（図５ａ〜ｄ、図６ａ〜ｂ参照）及びＰＯＲＴ＿ＡＤＤ （図５ａ〜ｄ、図６ａ〜ｂ参照）信号は ＤＳＰコア４から制御要素２２０に提供される。ＰＯＲＴ＿ＡＤＤ信号は最小化 プロセッサ６にアドレスを提供する。最小化プロセッサ６は、ＰＯＲＴ＿ＡＤＤ 値が最小化プロセッサ６に関するデータを特定し、ＯＵＴＰＯＲＴ＿ＥＮが有効 ＰＯＲＴ＿ＡＤＤ値を示すときにデータを入力する。制御及びデータは以下のよ うに最小化プロセッサ６に提供される。 図１は本発明による構成の一実施例を示すブロック図である。ＰＣＭインター フェース２はコーデック（codec）（図示されず）に対して、パルスコード変調 （ＰＣＭ）スピーチサンプルデータを入出力する。このデータは本実施例では、 μ法（μ-law）又はＡ法（A-low）でコンパンドされた（companded）サンプルデ ータ又は線形サンプルデータである。ＰＣＭインターフェース２はクロック発生 器１０からタイミング情報を受信し、データ及び制御情報をマイクロプロセッサ インターフェース８から受信する。 ＰＣＭインターフェース２はＤＳＰコア４に、コーデック（図示されず）から エンコード用に受信したＰＣＭスピーチサンプルデータを提供する。ＰＣＭイン ターフェース２はＤＳＰコア４からＰＣＭスピーチサンプルデータを受信し、こ のデータはコーデック（図示されず）に提供される。ＰＣＭデータはＤＳＰコア ４とＰＣＭインターフェース２間でＤＭＡを介して転送される。ＰＣＭインター フェース２はタイミング情報をクロック発生器１０に、コーデック（図示されず ）から受信したサンプルのタイミングに基づいて提供する。 ＤＳＰコア４はデータ及び制御情報を副プロセッサ即ち最 小化プロセッサ６に提供する。ＤＳＰコア４は又、出力ポート１４にデータを提 供し、入力ポート１２からデータを受信する。ＤＳＰコア４はクロック発生器１ ０からタイミング情報を受信する。ＤＳＰコア４は又、外部アドレス情報を提供 し、外部の命令及びデータを受信できる。 最小化プロセッサ６はクロック発生器１０からタイミング情報を受信し、ＤＳ Ｐコア４からデータ及び制御を受信する。最小化プロセッサ６は最小化処理の結 果を入力ポート１２を介してＤＳＰコア４に提供する。 クロック発生器１０はタイミング情報を他の全ブロックに提供する。クロック 発生器１０は外部クロック信号を受信し、マイクロプロセッサインターフェース ８及びＰＣＭインターフェース２からタイミング信号を受信する。 ジョイントアクショングループ（JTAG：Joint Test Action Group）インター フェース１６はＡＳＩＣの機能をテストする能力がある。ＪＴＡＧインターフェ ース１６は外部データ及び制御情報を受信し、外部データを提供する。 出力ポート１４はＤＳＰコア４からデータを受信し、このデータをマイクロプ ロセッサインターフェース８に提供し、又、データを外部装置（図示されず）に 提供できる。 入力ポート１２はマイクロプロセッサインターフェース８及び最小化プロセッ サ６からデータを受信し、このデータをＤＳＰコア４に提供する。又、入力ポー ト１２は外部装置（図示されず）からデータを受信し、このデータをマイクロプ ロセッサインターフェース８に提供できる。 マイクロプロセッサインターフェース８はマイクロプロセッサ（図示されず） に対してデータ及び制御情報を入出力できる。この情報は他のブロックに提供さ れる。 本発明の一実施例では、ボコーダＡＳＩＣは可変速度ＣＥＬＰアルゴリズムを 行う。このアルゴリズムは同時継続中の米国特許出願Ｎｏ．０８／００４，４８ ４（出願日：１９９３年１月１４日、発明の名称：”可変速度ボコーダ（Variab le Rate Vocoder）”譲渡人は本発明と同一）に詳述されている。 図２はこのＡＳＩＣ内で実行される主要機能を示す。図２において、エンコー ドされるサンプルはボコーダＡＳＩＣにＰＣＭインターフェース３０を介してコ ーデック（図示されず）から提供される。そして、これらのサンプルはデコンパ ンディング（decompanding）要素３２に提供される。この要素３２はμ法又はＡ 法のサンプルを線形サンプルに変換する。線形フォーマットで提供されたサンプ ルはデコンパンディング要素３２を介して無変更で送られる。線形サンプルは送 信音響処理要素３４に提供される。この処理要素３４は、音声差動スイッチ（Ｖ ＯＸ）３６、音響イコライザ要素３８、ＱＣＥＬＰエンコーディング要素４０、 及びデュアルトーンマルチ周波数（DTMF:dual tone multi-frequency）検出要素 ４１を具備する。そして、送信音響処理要素３４はマイクロプロセッサインター フェース４２を介してエンコードされたスピーチパケット（speech packets）を ＡＳＩＣ外部のマイクロプロセッサ（図示されず）に提供する。 エンコードされたスピーチパケットはマイクロプロセッサ （図示されず）によりマイクロプロセッサインターフェース４２を介して受信音 響処理要素４４に提供され、ここでそれらはスピーチサンプルにデコードされる 。受信音響処理要素４４はＱＣＥＬＰデコーディング要素４６、音響イコライザ ４８、及びＤＴＭＦ発生要素４７を具備する。デコードされたサンプルはコンパ ンディング要素５０に提供され、このコンパンディング要素５０は線形サンプル をμ法又はＡ法フォーマットに変換するか、又は線形サンプルを無変更でＰＣＭ インターフェース３０に送る。ＡＳＩＣはＰＣＭインターフェース３０を介して デコードされたサンプルをＡＳＩＣ外部のコーデック（図示されず）に提供する 。 デコンパンディング要素３２として図２に示されるデコンパンディング動作、 及びコンパンディング要素５０として図２に示されるコンパンディング動作は、 図５ａ〜ｄ内にＤＳＰコア４により行われる。送信音響要素３４として図２に示 される送信音響処理動作は、図６ａ〜ｂに示されるＤＳＰコア４及び最小化プロ セッサ６により行われる。図２に受信音響処理要素４４として示される受信音響 処理動作は、図５ａ〜ｄに示されるＤＳＰコア４により行われる。 一実施例ではコーデック（図示されず）から８ビットのμ法又は８ビットＡ法 フォーマットで提供されたサンプルは、１４ビット線形フォーマットに変換され る。μ法と線形の間の関係を式１に示す。 2Y=-I^S(33+2M)2^N-33 （１） ここで、Ｙは線形値（−４０１５．５〜４０１５．５）、Ｎはべき指数（expone nt）（０〜７）、Ｍは大きさの値（０〜１５）、及びＳは符号（ブラスのとき０ 、マイナスのとき１）である。Ａ法と線形の間の関係を式２及び３に示す。 2Y=-1^S(1＋2M)²2Y Ｎ＝０の場合 （２） 2Y=-1^S(33＋2M)2^N Ｎ＝１の場合 （３） ここでＹは（−４０３２〜４０３２）、Ｎ、Ｍ及びＳは前述と同一。 図５ａ〜ｄにおいて、図２のＰＣＭインターフェース３０を介して提供された サンプルは、ＲＯＭ Ｅ１１４内に格納されたいる参照テーブルにより線形フォ ーマットに変換される。好適実施例において、ハーフサイズ１２８×１４μ法か ら線形、及びＡ法から線形への参照テーブルがこの変換を行うために用いられる 。好適実施例では、次の式４に示される特徴を有するフルサイズ変換テーブルを 利用する。 入力スピーチ信号内のＤＣ成分の除去が、自動相関係数及びＬＰＣ係数の計算 の前に必要となる。ＤＣ除去動作はＤＳＰコア４内で、ローパス濾波されたスピ ーチサンプル平均、即ちＤＣバイアスを現在のウインドウ内の各入力サンプルか ら減算することにより行われる。即ち、現在のフレームのＤＣバイアスは、現在 及び以前のフレームのサンプル平均の重み付けされた平均である。ＤＣバイアス の計算を次の式５に示す。 ＤＣバイアス＝ａ（以前のフレームの平均） ＋（１−ａ）（現在のフレームの平均） （５） この好適実施例では、ａ＝０．７５。ローパス濾波はフレーム境界での大きな不 連続を防止するために用いられる。この動作はＤＳＰ内で現在のフレーム及び以 前のフレームに関するサンプル平均をＲＯＭ Ｅ１１４により提供される補間因 数（intelolation factor）ａと共に、ＲＡＭ要素（即ちＲＡＭ Ａ１０４、ＲＡ Ｍ Ｂ１２２又はＲＡＭ Ｃ１８２）の１つに格納することにより行われる。加算 は加算器１４６により行われ、乗算は乗算器１３２により行われる。ＤＣ除去機 能はマイクロプロセッサ制御の下にイネーブル（enabled）又はディセーブル（d isabled）することができる。 ＤＣ成分のない入力スピーチ信号ｓ（ｎ）はウインドウ化され、スピーチシー ケンスを固定長フレームに分割する影響を減少する。ハミングウインドウ（Hamm ing window）関数が一実施例で用いられる。フレーム長 Ｌ＝１６０について、 ウインドウ化されたスピーチＳ_w（ｎ）は次の式６に示すように計算される。 ここでハミングウインドウは次の式７及び８により定義される。 好適実施例では、Ｗ（ｎ）は対象偶関数（even-symmetricfunction）であるか ら、参照テーブルの８０個の係数、半数のハミングウインドウ係数がＲＯＭ Ｅ １１４に格納される。ウインドウ化はアドレスユニットＥ１１２により提供され るアドレス値に従って、ウインドウ係数ＷＨ（ｎ）をマルチプレクサ１０８〜Ａ ＲＥＧ１３０を介してＲＯＭ Ｅ１１４から提供することにより行われる。ＡＲ ＥＧ１３０はこのデータを乗算器１３２の第１入力に提供する。スピーチサンプ ルｓ（ｎ＋６０）はＲＡＭ Ｂ１２２によりＢＲＥＧ１３４に提供される。ＢＲ ＥＧ１３４はこの値を乗算器１３２の第２入力に提供する。乗算器１３２の出力 はウインドウ化されたスピーチサンプルで、このサンプルはＣ０ＲＥＧ１６４、 そしてＲＡＭ Ｃ１８２に乗算器１６８を介して提供される。 ブロック正規化処理は２つの機能部分よりなる。即ち、正規化因数の決定と意 図したデータの正規化である。一実施例では、データは２の補数で表され格納さ れる。ウインドウ化 されたサンプルが上記の式７に従って計算される。ＲＯＭ Ｉ１９４からの正規 化命令ＤＥＴＯＮＲＭの場合、Ｃ０ＲＥＧ１６４にその結果発生されたウインド ウ化サンプル値は次の処理を受ける。即ち、Ｃ０ＲＥＧ１６４内の値がマイナス の場合、反転要素１５２はその数の二進数を反転し、ビット反転した値を加算器 １４６の第１入力に送る。加算器１４６の第２入力にはマルチプレクサ１３７及 び１３８を介して０が与えられる。加算器１４６はそのキャリー入力（図示され れず）により、ビット反転した値に１を加える。Ｃ０ＲＥＧ１６４の値がプラス の場合、その値はマルチプレクサ１６８及び１５４を介して反転要素１５２及び 加算器１４６にそのまま送られる。この処理の目的はＣ０ＲＥＧ１６４の絶対値 を計算することである。この絶対値はビットワイズ論理ＯＲ要素１６０の第１入 力に提供される。ビットワイズ論理ＯＲ要素１６０の第２入力はＯＲＥＧ１６２ が提供する。上記絶対値の計算を次の式８ａ〜ｃに示す。 OREG_new=(ABS(COREG))OR(OREG_old) （８ａ） ここで、 式８ａ〜ｃに示される動作は、正規化を意図したデータがＣ１ＲＥＧ１６６内に ある場合、ＤＥＴＮＯＲＭ命令を用いてＣ１ＲＥＧ１６６上で同様に実行できる 。ＯＲＥＧ１６２は 正規化動作の開始時にクリアされる。この処理は、動作の終わりで、ＯＲＥＧ１ ６２に格納された値が、ウインドウ化された全てのサンプルの絶対値のビットワ イズ論理ＯＲを示すように、ウインドウ化された全てのサンプル（意図したデー タ）について繰り返される。ＯＲＥＧ１６２内の最上位ビットセットからスケー ル因数が決定される。なぜなら、ＯＲＥＧ１６２内の値はウインドウかされたサ ンプルのブロック内で最も大きな値以上だからである。ＯＲＥＧ１６２内の値は マルチプレクサ１６８を介してＲＡＭＣ １８２に転送される。この値はＣ０Ｒ ＥＧ１６４内にロードされる（loaded）。正規化因数はＣ０ＲＥＧ１６４内の値 の右又は左シフトの数を計数することにより判断される ウインドウ化されたデ ータのこの量だけのシフトにより、次の動作に用いられる所望ピーク量を有する 値が提供される。このスケーリング因数（scaling factor）は正規化因数として も知られている。正規化はシフトにより行われるので、正規化因数は２の乗数で ある。 ウインドウ化されたサンプルをできるだけ高い精度に保つため、最も大きな値 が次の動作に与えられる最大ビット数を占めるように、意図した値には正規化因 数が乗算される。正規化因数は２の乗数であるから、意図したデータの正規化は 正規化因数により特定される数だけ単にシフトすることにより達成できる。正規 化因数はマルチプレクサ１２６を介してＲＡＭ Ｂ１２２によりＳＲＥＧ１３６ に提供される。そしてウインドウ化されたサンプルはＲＡＭ Ｃ１８２から、乗 算器１５８を介してＤＲＥＧ１５６に提供される。そしてＤＲＥ Ｇ１５６はこれらの値を、マルチプレクサ１５４及びディセーブルされたインバ ータ１５２を介して、バレルシフター１５０に提供する。そこで、それらの値は ＳＲＥＧ１３６によりマルチプレクサ１４９を介してバレルシフター１５０に提 供された正規化因数に従ってシフトされる。バレルシフター１５０の出力はディ セーブルされた加算要素１４６及びマルチプレクサ１４８を介してＣ０ＲＥＧ１ ６４に送られる。そして正規化及びウインドウ化されたサンプルは、マルチプレ クサ１６８を通り、マルチプレクサ１２４及び１８０を介して、ＲＡＭ Ｂ１２ ２及びＲＡＭ Ｃ１８２に各々提供される。この結果、正規化されウインドウ化 されたサンプルの２つのコピーがＲＡＭに格納され、これにより次の自動相関係 数の計算効率を更に上げることができる。 Ｐ＋１自動相関係数Ｒ（ｋ）の計算は次の式９に従って行われる。 ここでＰはエンコーダ内のフォルマント予測フィルタ（formant prediction fil ter）の次数（order）である。この実施例ではＰ＝１０である。正規化されウイ ンドウ化されたサンプルs_w（ｍ）は、ＲＡＭ Ｂ１２２により、マルチプレクサ １１６及びＢＲＥＧ１３４を介して、乗算器１３２の第１入力に提供される。正 規化されウインドウ化されたサンプルの遅延 形式ｓ_w（ｍ＋ｋ）はＲＡＭ Ｃ１８２によって、マルチプレクサ１４８及びＣ１ ＲＥＧ１６６、ＲＡＭ Ａ４及びＡＲＥＧ１３０を介して、乗算器１３２の第２ 入力に提供される。各Ｒ（ｋ）はＬ_A−ｋ値の累計である。各Ｒ（ｋ）の第１の 反復について、乗算器１３２の出力は、マルチプレクサ１３８及びバレルシフタ ー１４０を介してアキュムレータＣ０ＲＥＧ１６４、加算器１４６に提供される 。マルチプレクサ１５４は０を加算器１４６の第２入力に、ディセーブルされた バレルシフター１５０を介して提供する。次の反復に対して、乗算器１３２の出 力は、マルチプレクサ１３８及びバレルシフター１４０を介して、加算器１４６ の第１入力に提供される。加算器１４６の第２入力には、マルチプレクサ１６８ 及び１５４、ディセーブルされた反転要素１５２及びディセーブルされたバレル シフター１５０を介して、Ｃ０ＲＥＧ１６４の出力が提供される。この処理は各 Ｒ（ｋ）について繰り返される。 全ての自動相関係数はＲ（０）より小さい。この実施例では、Ｒ（０）が計算 された後、その正規化因数が決定される。この正規化因数は既に計算されたＲ（ ０）及び他の自動相関係数に、それらが計算されたように適用される。この段階 での自動相関係数の正規化は、次のＬＰＣ係数の計算での精度を最大限に上げる 。 次に図３のブロック６２に進み、ＬＰＣ係数が計算され、スピーチサンプル内 の短い相関（冗長性）を除く。 次数Ｐを有するフォルマント予測フィルタは伝送関数Ａ（ ｚ）を有し、これを式１０に示す。 各ＬＰＣ係数ａiは正規化されウインドウ化された入力スピーチの自動相関値か ら計算される。ダービンのリカージョン（Durbin's recursion）（Rabiner,L.R ．and Schafer,R.W.,"Digital Prosessing of Speech Signals,"Prentice-Hall, 1978参照）と呼ばれる効率的反復法が、この実施例でＬＰＣ係数を計算するのに 用いられる。この反復法を式１１−１７に示す。 ｉ＜Ｐの場合、ｉをインクリメントし、１２に移行する （１６） ダービンの反復アルゴリズムは、入力信号が０平均を有するときにのみ機能し、 あらゆるＤＣバイアスは、自動相関計算が前述したように実行された後に除去さ れる必要がある。 この実施例において、１８Ｈｚの帯域幅拡大が用いられ、これにより、フォル マント予測フィルタの安定性が確保される。これは本質的フォルマント合成の極 をスケーリングすることにより行われる。帯域拡大は以下に示す式１８に従って ＬＰＣ係数を半径方向内側に（radially inwards）スケーリングすることにより 行われる。 この実施例ではβ＝０．９８８３である。１０個の拡大係数βⁱ（１≦ｉ≦Ｐに ついて）がＲＯＭ Ｅ１１４に提供された参照テーブル内に格納される。ブロッ ク６２の機能はＤＳＰコア４内で実行される。 次に図３のブロック６４に進み、スピーチデータの現在のフレームについてエ ンコーディング速度が決定される。この速度は各フレーム内の音声作用の測定に 基づいている。この音声作用は前述したようにフレームエネルギＲ（０）に従っ て測定される。フレームｉについてエンコーディング速度を決定するために、フ レームエネルギは次の式１９〜２に定義される３つの閾値と比較される。 ここで各フレームｉでの背景ノイズレベルＢｉは次の式２２に示すように各フレ ームで更新される。 B_i=min［R_i-1(0),160000,max[100547B_i-1,B_i-1+1]］ （２２） 速度はフレームエネルギが３つのどの閾値よりも少ない場合は１／８、フレーム エネルギがＴ１（Ｂｉ）及びＴ２（Ｂｉ）の間の場合は１／４、フレームエネル ギがＴ２（Ｂｉ）とＴ３（Ｂｉ）の間の場合は１／２、フレームエネルギがＴ３ （Ｂｉ）以上の場合は最大定格速度である。速度がマイクロプロセッサ（図示さ れず）により、マイクロプロセッサインターフェース８を介して設定される場合 を除き、データ速度は特定速度まで任意の速度に設定できるが、各フレームにつ いて１ステップ以下の割合（例えば１／２から１／４）でのみ低めることができ る。ＤＳＰコア４において、これらの閾値に関係する係数はＲＯＭ Ｅ１１４内 の参照テーブルに提供される。 関数的速度アルゴリズムも好適実施例では提供され、これにより、最大平均速 度をマイクロプロセッサインターフエース６を介して、マイクロプロセッサ（図 示されず）により制限できるようになる。速度制限因数Ｓが与えられると、ボコ ーダの最大平均速度は連続する最大速度のフレームの数を制限することにより、 （２Ｓ＋１）／［２（Ｓ＋１）］に制限 される。 次に図３のブロック６６に進み、帯域拡大されたＬＰＣ係数は、ラインスペク トルペア（LSP:line spectrum pair）周波数に変換される（Soong and Juang,"L ine Spectrum PaiR（LSP）and Speech Data Compression,”ICASSP,1984参照） 。ＬＳＰ周波数は送信及び格納に関して著しく優れた特性を持ち、ＬＰＣ係数よ り更に効率よくエンコードできることが示された。１０個のＬＰＣ係数を示すＬ ＳＰ周波数は、以下の式２３及び２４に示す多公式の１０個のルート（ten root s）である。 ここでＰ’ｉ及びＱ’ｉ（１≦ｉ≦５）はＤＳＰコア４内で次の式２５〜２７に 従って計算される。 Ｐ’（ω）のルートは、各π／３２ラジアン内に多くとも１つのルートがある ことを推測することにより検出できる。Ｐ’（ω）はπ／３２ラジアン毎に、０ からπラジアンまで評価される。いずれかのπ／３２ラジアンにルートが存在す ると、その期間に亘って関数Ｐ’（ω）の符号が変化する。 ルートが検出された場合、二進サーチが行われ、π／２５ ６サイズの領域でそのルートを分離する。この二進サーチは、現在の領域の中心 でのＰ’（ω）の評価を含み、どの１／２領域がルートを含んでいるかを判断す る。この中心領域は、そのルートを含んでいると検出された１／２領域のみを含 ようになるまで狭められる。この処理はそのルートがπ／２５６サイズの領域内 に分離されるまで続けられる。そして線形補間が行われ、π／２５６ラジアン領 域でのルートの位置を概算する。 ＬＳＰのオーダリング特性（ordering property）により、Ｑ’（ω）の１つ のルートはＰ’（ω）のルートの各ペアの間に存在することが保証されている。 Ｑ’（ω）の５番目のルートはＰ’（ω）の５番目のルートとπラジアンの間に 存在する。前述の二進サーチは、Ｐ’（ω）のルートの各ペア間、及びＰ’（ω ）の５番目のルートとπラジアン間で行われ、Ｑ’（ω）のルートが判断される 。 二進サーチはルートの位置がπ／２５６サイズの領域内に分離されるまで続け られるので、０とπの間で均等に位置する２５６個のコーサイン値（cosine val ues）が必要になる。これらの関数評価はＬＰＣ係数からＬＳＰ周波数への変換 において、最もコンピュータ処理が必要になる部分である。ブロック６６の機能 はＤＳＰコア４内で行われる。 次に図３のブロック６８に進み、ＬＳＰ周波数が量子化される。各ＬＳＰ周波 数の中心は、それに関係するバイアス値周辺にある。量子化の前に、このバイア スは、関係する各ＬＳＰ周波数から減算され、量子化に必要なビット数を減少す る。このバイアスは次の式２８に示すように計算される。 ＬＳＰ周波数からバイアスが減算された後、そのＬＳＰ周波数は差動パルスコー ド変調（ＤＰＣＭ）量子化装置を用いて量子化される。ＤＰＣＭ量子化装置が使 用される理由は、ＬＳＰ周波数は時間と共に徐々に変化し、ＬＳＰ周波数の変化 の量子化により、ＬＳＰ周波数を直接量子化する場合より、量子化に必要なビッ ト数を減少できるからである。ＤＳＰコア４では、ＬＳＰ周波数のバイアス値は ＲＯＭ Ｅ１１４内の参照テーブルに格納される。使用される量子化ビット数及 び量子化ステップサイズは、１０個のＬＳＰ周波数の中で量子化される周波数の 関数であり、又、エンコーディング速度の関数である。量子化のビット数、及び ステップサイズは、各エンコーディング速度で各ＬＳＰ周波数について、ＲＯＭ Ｅ１１４内の参照テーブルとして格納される。前述の参照テーブルを表１１に 示す。例えば、最大定格速度でのＬＳＰ周波数ω１は４ビットを用いて量子化さ れ、ステップサイズは０．０２５である。 量子化と補間の後、テストが行われ、フォルマントフィルタが量子化の後で安 定していることが確認される。各ＬＳＰ周波数は、結果的フォルマントフィルタ の安定性を確保するために、少なくとも８０Ｈｚは離れていなければならない。 ＬＳＰ周波数の中で８０Ｈｚ以下で隣合う周波数がある場合、帯域拡大が再び行 われる。ブロック６８の機能はＤＳＰコア４内で行われる。 次に図３のブロック７０に進み、ＬＳＰ周波数は低帯域濾 波され、以下の式２９に示すように量子化の影響を減少する この実施例では、最大定格速度でＳＭ＝０、１／２定格でＳＭ＝０．１２５であ る。１／４定格及び１／８定格において、１／４又は１／８定格フレームの連続 数が１０より少ない場合、ＳＭ＝０．２５であり、その他の場合、ＳＭ＝０．９ である。 ＬＳＰ周波数は各ピッチサブフレームについて補間される。ピッチサブフレー ムについて補間されたＬＳＰ周波数は、１／８定格以外の対応するコードブック サブフレームのペアに使用される。ＬＳＰ周波数は以下の式３０に従って補間さ れる。 ここで重みαωは各ピッチサブフレーム及び各定格でのコードブックサブフレー ムについてＲＯＭ Ｅ１１４内の参照テーブルに格納されている。前述の参照テ ーブルを表ＩＩＩに示す。例えば、最大定格速度でのαωは、ピッチサブフレー ム１及びコードブックサブフレーム１及び２について、０．７５である。 補間されたＬＳＰ周波数は、ピッチ及びコードサーチに使用されるＬＰＣ係数 に変換され戻される。ＬＰＣ係数は以下の式３１〜３３に示すように、ＰＡ（ｚ ）及びＱＡ（ｚ）から計算される。 ここで、 この実施例において、テイラー（Taylor）の直列展開がＤＳＰコア４内で評価 され、ＰＡ（ｚ）及びＱＡ（ｚ）でのコーサイン値を計算する。テイラーの直列 展開は前述のルートサー チに用いられたものより更に正確なコーサイン値を提供する。ＰＡ（ｚ）及びＱ Ａ（ｚ）の値はＤＳＰコア４内で、上記の式３２〜３３に示される二次方程式の コンボリューション（convolution）を行うことにより計算される。 次に図３のブロック７２に進み、合成ピッチサーチ動作により広範な分析が行 われる。この徹底的なサーチ処理は、ブロック７２〜７４により形成されるルー プにより示される。ピッチ予測がこの実施例では１／８定格以外のピッチサブフ レームについて行われる。図７に示すピッチエンコーダは合成による分析を行っ て、ピッチ予測パラメータ（即ちピッチラグ（pitch lag）Ｌ、及びピッチゲイ ンｂ）を決定する。選択されたパラメータは、知覚的に重み付けされた入力スピ ーチとこれらのピッチ予測パラメータを用いて発生された合成スピーチの間のＭ ＳＥを最小にするようなパラメータである。 本発明の好適実施例においては、図７に示すように絶対的な知覚的重み付けが 、ピッチ予測パラメータの抽出に用いられる。図７において、式３４に示す応答 性を有する知覚的重み付けフィルタが、フィルタ３２０及びフィルタ３２４のカ スケードとして構成される。 絶対的な知覚的重み付けは、フィルタ３２０の出力をオープンループフォルマン トの誤差として再使用することにより、 知覚的重み付け濾波の複雑なコンピュータ処理を減少する。式３４のフィルタを ２つの部分に分けるこの動作は、ピッチサーチでの１つのフィルタ動作を省略す る。 入力スピーチサンプルｓ（ｎ）はフォルマント予測フィルタ３２０を通る。こ の予測フィルタ３２０の係数は前述した図３のブロック７０でのＬＳＰ補間及び ＬＳＰからＬＰＣへの変換により得られたものである。フォルマント予測フィル タ３２０の出力はオープンループフォルマント残余ｐ０（ｎ）である。オープン ループフォルマント残余ｐ０（ｎ）は次の式３５に示される伝達関数により重み 付けされたフォルマント合成フィルタ３２４を通る。 重み付けされたフォルマント合成フィルタ３２４の出力は知覚的に重み付けされ たスピーチｘ（ｎ）である。初期フィルタ状態又は重み付けされたフォルマント 合成フィルタ３２４のフィルタメモリの影響は、重み付けされたフォルマント合 成フィルタ３２４の出力から、重み付けされたフォルマント合成フィルタ３２４ の０入力応答（ＺＩＲ）を減算することにより除去できる。重み付けされたフォ ルマント合成フィルタ３２４のＺＩＲの計算は、ＺＩＲ要素３２８内で行われる 。ＺＩＲ ａＺＩＲ（ｎ）は知覚的に重み付けされたスピーチｘ（ ｎ）から加算器３２６で減算される。各ピッチサブフレームの開始点で、ＺＩＲ 要素３２８のフィルタメモリと重み付けされたフォルマント合成フィルタ３２４ のフィルタメモリは同一である。 ピッチサーチにおいて、コードブックベクトルからの０の貢献が、オープンル ープフォルマント残余の計算における現在のサブフレームについて仮定される。 このピッチサーチは前述のオープンループフォルマント残余ｐ０（ｎ）とクロー ズループフォルマント残余ｐｃ（ｎ）の両方を用いて行われる。クローズループ フォルマント残余ｐｃ（ｎ）は、以前のサブフレームの間にピッチ合成フィルタ ３２２内で再構成されたサンプルである。ピッチ合成フィルタ３２２の伝達関数 を式３６に示す。 ここでピッチラグＬ及びピッチゲインｂは、以前のピッチサブフレームについて のピッチサーチ処理の時に計算される。ピッチ合成フィルタ３２２への入力は、 励起ベクトル（excitation vector）Ｃｂ（ｎ）であり、このベクトルはインデ ックスＩについてのコードブック入力Ｃｂ（Ｉ）と、以前のコードブックサブフ レームについてのコードブックサーチ処理の間に計算されたコードブックゲイン Ｇを乗算することにより発生する。従って発生するフォルマント残余はクローズ ループ フォルマント残余と呼ばれる。 この実施例ではｐｃ（ｎ）は１４３個のクローズループ再構成サンプルからな る。サーチは大きなオープンループサーチから大きなクローズループに、ピッチ サブフレームの長さのウインドウについて移動する。長さＬｐのピッチサブフレ ームについて、ｎは−ＬＭＡＸ＝−１４３とＬｐ−１７の間で変化する。好適実 施例では、サンプルｐｃ（ｎ）とｐ０（ｎ）は、マルチプレクサ３３２によって 示すように連続的に格納され、これによりｐｃ（ｎ）とｐ０（ｎ）値は長さＬｐ ＋１４３のサンプルの単一ブロックとして次々にアクセスすることができる。こ れらのサンプルはＲＡＭ Ｂ１２２に格納される。 フォルマント残余ｐ（ｎ）はｐｃ（ｎ）とｐ０（ｎ）からなり、式３７に示す 伝達関数を有する重み付けされたフォルマント合成フィルタ３３０を通る。 重み付けされたフォルマント合成フィルタ３３０は、各ピッチラグＬの値につい て、Ｌｐの重み付けされた合成スピーチサンプルｙＬ（ｎ）のシーケンスを発生 するために用いられる。重み付けされた合成スピーチシーケンスｙＬ（ｎ）及び 重み付けされたスピーチシーケンスｘＰ（ｎ）は最小化プロセッサ３３４に提供 される。重み付けされたフォルマント合成フィルタ３２４の初期状態の影響は減 算で除かれたので、重み付け されたフォルマント合成フィルタ３３０のインパルス応答のみを計算すればよい 。ｙＬ（ｎ）の計算は、重み付けされたフォルマント合成フィルタ３３０のイン パルス応答ｈ（ｎ）を、適当なｐ（ｎ）内のサブシーケンスによりコンボリュー ション計算し、各ピッチラグＬについて重み付けされた合成スピーチサンプルｙ Ｌ（ｎ）を得る必要がある。 このコンボリューションはＤＳＰコア４内で、図５ａ〜ｄに示すように再帰的 （recursive）な方法で行われる。ｙＬ（ｎ）値のセットは各ピッチラグ値につ いて、 Ｌ＝１７からＬ＝１４３まで計算される。重み付けされたフォルマント 合成フィルタ３３０のインパルス応答ｈ（ｎ）は、この実施例では最初の１２個 のサンプルに省略され、ＲＡＭ Ａ１０４に格納される。フォルマント残余ｐ（ ｎ）はＲＡＭ Ｂ１２２に格納される。最初のピッチラグＬ＝１７についてのコ ンボリューションは、式３８に示すように非再帰的な方法で行われる。 ここでＬＰはピッチサブフレーム長である。 最初のシーケンスｙ17（ｎ）が計算されＲＡＭ Ｃ１４２に格納される。ピッチ ラグＬ＝１８からＬ＝１４３までのサブシーケンスｙＬ（ｎ）は、式３９〜４１ に示すように再帰的に計算される。 この関係を式４２に示す。 再帰的コンボリューションの効率は、ＲＡＭを各々専用アドレッシングユニッ トを有する３つの部分に分割し、ロード及び格納動作を制御することにより最適 化される。これは３分割ＲＡＭ（triple-partitioned RAM）と呼ばれる。式４０ でのコンボリューション値の計算、及び結果の生成を各クロックサイクルで行う ことが可能である。例えば単一のクロックサイクルで、ｙ18（１０）が計算され 、ｙ18（９）が格納され、ｙ17（１０）がフェッチされ、及びｈ（１０）がフェ ッチされる。従って上記式４０は結果を各サイクルで生成できる。各サイクルで 上記式４１の結果を生成することも可能である。例えば、単一サイクルで、ｙ18 （２４）が計算され、ｙ17（２４）がフェッチされ、ｙ18（２３）が格納される 。 以前計算された重み付けされた合成スピーチサンプルｙＬ-１（ｎ）を、各ピ ッチラグ更新の間に同一元のＲＡＭに移動することなく式４０及び４１を実行す る能力は、ピンポン（ping-ponging）処理と呼ばれる方式及びハードウエア容量 が必要になる。このピンポン方式では、ソース及び目的のＲＡＭは 各ラグ更新の間でスワップされる（swapped）。等しいピッチラグ値についてｙ Ｌ（ｎ）を計算したとき、ｙＬ-１（ｎ−１）値は３つのＲＡＭの中の第１のＲ ＡＭからフェッチされ、結果は第２のＲＡＭに格納される。奇数ピッチラグ値に ついてｙＬ（ｎ）を計算したとき、ｙＬ-１（ｎ−１）値は３つのＲＡＭの中の 第２のＲＡＭからフェッチされ、結果は第１のＲＡＭに格納される。このピンポ ン方式により、各ピッチラグ更新の間で、新たに計算されたｙＬ（ｎ）をＲＡＭ に移動し、及び以前に計算されたｙＬ-１（ｎ−１）値を同一のＲＡＭから移動 する必要がなくなる。 図８はピッチサーチのコンボリューション部分（初期の非再帰的及び再帰的コ ンボリューションの両方）の実行するためのフロー図の一実施例である。ブロッ ク３５０では、ピッチラグＬは最も小さな値に初期化される。この値は本実施例 では１７である。サンプル番号ｎ及びフィルタインデックスｍは０にセットされ 、ｙ17（ｎ）の値は０にセットされる。ブロック３５２から３６０は初期コンボ リューションループを示し、このループは非再帰的方法で計算される。初期コン ボリューションの計算（ここでＬ＝１７）は、次の式４３に従って行われる。 初期コンボリューションの計算は固定長ループを使用して、 計算の複雑性を減少している。このようにして、式４３の内部ループ（ブロック ３５６〜３６０）内の可変長ループ構造を設定するために必要なオーバーヘッド が避けられる。各ｙ17（ｎ）値は、それが計算された後、最小化プロセッサ３３ ４に送られる。 ブロック３５２はサンプルインデックスｎをテストする。ｎがピッチサブフレ ーム長ＬＰに等しい場合、初期コンボリューションは完了し、フローはブロック ３６２に移行する。ブロック３５２内で、ｎがピッチサブフレーム長より短い場 合、フローはブロック３５６に移行する。ブロック３５２はインデックスｍをテ ストする。ｍがフィルタインパルス応答長２０に等しい場合、この実施例では、 現在の反復は完了し、フローはブロック３５４に移行し、ｍは０に設定され、ｎ はインクリメントされる。そしてフローはブロック３５２へ戻る。ブロック３５ ６で、ｍがインパルス応答長より短い場合、フローはブロック３６０に移行し、 部分的合計が累計される。フローはブロック３５６に移行し、インデックスｍは インクリメントされ、フローはブロック３５６へ進む。 ブロック３５２から３６０により形成された初期コンボリューションループ内 に含まれる動作はＤＳＰコア４内で実行される。そこで、パイプライン処理を行 うことにより、ブロック３６０に示されるような積の累計が各クロックサイクル で可能となる。次の動作は計算のパイプライン処理を説明し、ＤＳＰコア４内で 単一クロックサイクルに発生する。フィルタ応答値ｈ（ｍ＋１）がＲＡＭ Ａ１ ０４からフェッチされ、 ＡＲＥＧ１３０に提供される。フォルマント残余値ｐ（ｎ−１７）がＲＡＭ Ｂ １２２からフェッチされ、ＢＲＥＧ１３４に提供される。Ｃ０ＲＥＧ１６４内に 存在する部分和ｙ17（ｎ＋ｍ−１）はマルチプレクサ１６８及び１８０を介して ＲＡＭ Ｃ１８２に提供される。部分和ｙ17（ｎ＋ｍ＋１）はＲＡＭ Ｃ１８２に より、マルチプレクサ１５８を介してＤＲＥＧ １５６に提供される。ＡＲＥＧ １３０及びＢＲＥＧ１３４内の各値ｈ（ｍ）及びｐ（ｎ−１７）は乗算器１３２ に提供される。乗算器１３２の出力はマルチプレクサ１３８を介してバレルシフ ター１４０に提供される。このバレルシフター１４０はＳＲＥＧ１３６によりマ ルチプレクサ１４９を介して提供されるスケーリング値に従って、その値を正規 化する。ＳＲＥＧ１３６内の値はｐ（ｎ−１７）シーケンスを正規化するために 必要な値である。この正規化因数をｐ（ｎ−１７）とｈ（ｍ）の積に適用するこ とで、ｐ（ｎ−１７）の正規化と同一の効果を得ることができる。なぜなら、そ の積の最高精度は正規化がバレルシフター１４０内で行われる前に維持されるか らである。部分和ｙ17（ｎ＋ｍ）はＤＲＥＧ１５６により、マルチプレクサ１５ ４、ディセーブルされたインバータ１５２及びバレルシフター１５０を介して加 算器１４６の第２入力に提供される。加算器１４６の出力はマルチプレクサ１４ ８を介してＣ０ＲＥＧ１６４に提供される。インデックスｎがブロック３５２内 の最大許容値に達すると、初期コンボリューションは完了し、ＲＡＭＣ１８２に 存在する部分和はコンボリューションの最終値となる。 初期コンボリューションが完了すると、フローはブロック３６２に移行し、そ こで再帰的コンボリューションは残りのピッチラグ値に関する計算の中で実行さ れる。 ブロック３６２では、サンプルインデックスｎは０に設定され、ピッチラグイ ンデックスＬがインクリメントされる。フローはブロック３６４に移行する。ブ ロック３６４はＬをテストする。Ｌが最大ピッチラグ値（本実施例では１４３） より大きい場合、フローはブロック３６６に移行し、そこでピッチサーチ動作は 終結する。Ｌが１４３以下の場合、フローはブロック３６８に移行する。ブロッ ク３６８はピンポン動作を前述したように制御する。ブロック３６８では、Ｌが テストされ、それが偶数か奇数か判断される。Ｌが偶数の場合、フローはブロッ ク３７８に移行する（ケースＩで説明される動作）。Ｌが奇数の場合、フローは ブロック３７０に移行する（ケースＩＩで説明される動作）。ケースＩ（ピッチラグＬが偶数の場合） ブロック３７８でｙＬ（０）は式３９に従って計算される。アドレスユニット Ａ１０２はＲＡＭＡ１０４に対するアドレス値を提供し、ＲＡＭ Ａ１０４はそ れに応答してｈ（０）をマルチプレクサ１０８〜ＡＲＥＧ１３０を介して提供す る。同一クロックサイクルで、アドレスユニットＢ１２０はＲＡＭ Ｂ１２２に 対するアドレス値を提供し、ＲＡＭＢ１２２はそれに応答してｐ（−Ｌ）をマル チプレクサ１１６からＢＲＥＧ１３４を介して提供する。次のクロックサイクル で、 ＡＲＥＧ１３０はｈ（０）を提供し、ＢＲＥＧ１３４はｐ（−Ｌ）をマルチプレ クサ１３２に提供し、そこで２つの値が乗算され、その積はマルチプレクサ１３ ８を介してバレルシフター１４０に提供される。バレルシフター１４０は、マル チプレクサ１４９を介してＳＲＥＧ１３６により与えられる値に応じて、その積 を正規化し、正規化された積を加算器１４６の第１入力に提供する。加算器１４ ６の第２入力には、マルチプレクサ１５４、ディセーブルされたインバータ要素 １５２及びバレルシフター１５２を介して０が提供される。加算器１４６の出力 はマルチプレクサ１４８を介してＣ０ＲＥＧ１６４に提供される。同一クロック サイクルで、ｙＬ-１（０）及びｈ（１）がＲＡＭ Ｂ１２２及びＲＡＭ Ａ１０ ４からフェッチされ、マルチプレクサ１５８及び１０８を各々介してＤＲＥＧ１ ５６及びＡＲＥＧ１３０に提供される。 プロック３８０では、合成されたスピーチサンプルインデックスｎがインクリ メントされる。制御ブロック３８２では、合成されたスピーチサンプルインデッ クスｎが２０より少ない場合、フローはブロック３８４に進む。 プロック３８４では、新たなｙＬ（ｎ）値が式４０に従って各クロックサイク ルで計算される。ｙＬ-１（ｎ−１）及びｈ（ｎ）の値を初期化するためにブロ ック３８４の最初の反復に先だって必要な適切な設定は、前述したようにブロッ ク３７８で達成された。最終値のｙＬ（１９）を格納するために、ブロック３８ ４の最後の反復の次に適切なクリーンアップ（cleanup）も必要である。 ブロック３８４の最初の反復で、ブロック３７８で計算されたｙＬ（０）がＣ ０ＲＥＧ１６４内に存在する。Ｃ０ＲＥＧ１６４はマルチプレクサ１６８及び１ ８０を介してＲＡＭ Ｃ１８２にｙＬ（０）を、アドレスユニットＣ１８４から のＲＡＭ Ｃ１８２に対するアドレス値と共に提供し格納する。ｙＬ（０）は、 それがＲＡＭ Ｃ１８２に提供されるのと同時に、最小化プロセッサ３３４に提 供される。 ブロック３８４では次の動作が単一クロックサイクルの間に行われる。即ち、 ｙＬ-１（ｎ）値は、アドレスユニットＢ１２０により提供されるアドレスに従 って、マルチプレクサ１１６及び１５８を介して、ＲＡＭ Ｂ１２２により、Ｄ ＲＥＧ１５６に提供される。インパルス応答値ｈ（ｎ＋１）はＲＡＭ Ａ１０４ により、アドレスユニットＡ１０２により提供されるアドレスに従って、マルチ プレクサ１０８を介してＡＲＥＧ１３０に提供される。ＤＲＥＧ１５６はｙＬ- １（ｎ−１）を、マルチプレクサ１５４、ディセーブルされたインバータ要素１ ５２、及びバレルシフター１５０を介して、加算器１４６の第１入力に提供する 。ＡＲＥＧ１３０はｈ（ｎ）を、及びＢＲＥＧ１３４はｐ（−Ｌ）を乗算器１３ ２に提供し、そこで２つの値は乗算され、その積はマルチプレクサ１３８を介し て乗算器１３２により、バレルシフター１４０に提供される。バレルシフター１ ４０はＳＲＥＧ１３６により提供される値に従って、その積の値を正規化し、正 規化された積値を加算器１４６の第２入力に提供する。加算器１４６の出力は、 マルチプレクサ１４８を介してＣ０ＲＥＧ１６４に提 供される。以前の反復で計算されたＣ０ＲＥＧ１６４での値は、マルチプレクサ １６８及び１８０を介して、ＲＡＭ Ｃ１８２に提供及び格納され、最小化プロ セッサに提供される。 ブロック３８０では、合成されたスピーチサンプルインデックスｎがインクリ メントされる。制御ブロック３８２では、合成されたスピーチサンプルインデッ クスｎが２０に等しい場合、最後の反復で計算されたｙＬ（１９）は、フローが ブロック３９０に進む前に、マルチプレクサ１６８及び１２４を介して、ＲＡＭ Ｂ１２２に提供され、循環バッフアに格納され、最小化プロセッサ３３４に提供 される。ケースＩの終わり ケースＩＩ（ピッチラグＬが奇数の場合） ブロック３７０では、ｙＬ（０）が式３９に従って計算される。アドレスユニ ットＡ１０２はＲＡＭＡ１０４にアドレス値を提供し、ＲＡＭ Ａ１０４はそれ に応じてｈ（０）をマルチプレクサ１０８を介してＡＲＥＧ１３０に提供する。 同一のクロックサイクルで、アドレスユニットＢ１２０はアドレス値をＲＡＭ Ｂ１２２に提供し、ＲＡＭ Ｂ１２２はそりに応じてｐ（−Ｌ）をマルチプレク サ１１６を介してＢＲＥＧ１３４に提供する。次のクロックサイクルの間、ＡＲ ＥＧ１３０はｈ（０）を、及びＢＲＥＧ１３４はｐ（−Ｌ）を乗算器１３２に提 供し、そこで２つの値が乗算され、その積はマルチプレクサ１３８を介してバレ ルシフター４０に提供される。バレルシフター４０は、マルチプレクサ１４９を 介して ＳＲＥＧ１３６により提供される値に応じて、その積を正規化し、正規化された 積を加算器１４６の第１入力に提供する。加算器１４６の第２入力には、マルチ プレクサ１５４、ディセーブルされたインバータ要素１５２、及びバレルシフタ ー１５２を介して０が提供される。加算器１４６の出力はマルチプレクサ１４８ を介してＣ０ＲＥＧ１６４に提供される。同一クロックサイクルの間に、ｙＬ- １（０）及びｈ（１）がＲＡＭ Ｃ１８２及びＲＡＭ Ａ１０４からフェッチされ 、ＤＲＥＧ１５６及びＡＲＥＧ１３０にマルチプレクサ１５８及び１０８を各々 介して提供される。 ブロック３７２では、合成されたスピーチサンプルインデックスｎはインクリ メントされる。制御ブロック３７４では、合成されたスピーチサンプルインデッ クスｎが２０より少ない場合、フローはブロック３６７に進む。 ブロック３７６では、新たなｙＬ（ｎ）値が式４０に従って各クロックサイク ルに計算される。ｙＬ-１（ｎ−１）及びｈ（ｎ）の値を初期化するために、ブ ロック３７６の最初の反復に先だって必要な適切なセットアップが前述したよう にブロック３７０で行われた。ｙＬ（１９）の最終値を格納するために、ブロッ ク３７６の最後の反復の次に適切なクリーンアップも必要である。 ブロック３７６の最初の反復において、ブロック３７０で計算されたｙＬ（０ ）は、Ｃ０ＲＥＧ１６４内に存在する。Ｃ０ＲＥＧ１６４はマルチプレクサ１６ ８及び１８０を介して、ｙＬ（０）を、アドレスユニットＢ１２２からＲＡＭＢ に対 して与えられたアドレスと共にＲＡＭＢ１２２に提供し、格納する。ｙＬ（０） は、それがＲＡＭ Ｂ１２２に提供されるのと同時に、最小化プロセッサ３３４ に提供される。 ブロック３７６では、次の動作が単一サイクルで実行される。ｙＬ-１（ｎ） 値はＲＡＭＣ１８２により、アドレスユニットＣ１８６から提供されたアドレス に従い、マルチプレクサ１５８を介して、ＤＲＥＧ１５６に提供される。インパ ルス応答値ｈ（ｎ＋１）は、ＲＡＭＡ１０４により、アドレスユニットＡ１０２ によって提供されるアドレスに従い、マルチプレクサ１５４を介して、ＡＲＥＧ １３０に提供される。ＤＲＥＧ１５６はｙＬ-１（ｎ−１）を、マルチプレクサ １５４、ディセーブルされたインバータ要素１５２、及びバレルシフター１５０ を介して、加算器１４６の第１入力に提供される。ＡＲＥＧ１３０はｈ（ｎ）を 、ＢＲＥＧ１３４はｐ（−Ｌ）をマルチプレクサ１３２に提供し、ここで２つの 値が乗算され、乗算器１３２により提供されるその積は、マルチプレクサ１３８ を介してバレルシフター１４０に提供される。バレルシフター１４０は、ＳＲＥ Ｇ１３６により提供される値に応じて、その積を正規化し、正規化された積を加 算器１４６の第２入力に提供する。加算器１４６の出力はマルチプレクサ１４８ を介してＣ０ＲＥＧ１６８に提供される。以前の反復で計算されたＣ０ＲＥＧ１ ６８の値は、マルチプレクサ１６８及び１２４を介してＲＡＭＢ１２２に格納さ れ、及び最小化プロセッサ３３４に提供される。 ブロック３７２では、合成されたスピーチサンプルインデ ックスｎはインクリメントされる。制御ブロック３７４では、合成されたスピー チサンプルインデックスｎが２０に等しい場合、最後の反復で計算されたｙＬ（ １９）は、フローがブロック３９０に進む前に、マルチプレクサ１６８及び１２ ４を介して、ＲＡＭ Ｂ１２２に提供され、ＲＡＭ Ｂ１２２内の循環バッファに 格納され、及び最小化プロセッサ３３４に提供される。ケースＩＩの終わり ブロック３９０の反復に先立って、ｙＬ-１（１９）がＲＡＭ Ｂ１２２内の循 環バッファからフェッチされ、ＢＲＥＧ１３４にロードされ、ｙＬ-１（１９） はＢＲＥＧ１３４からＣ０ＲＥＧ１６４に移動され、その後、ｙＬ-１（２０） がＲＡＭ Ｂ１２２内の循環バッファからフェッチされ、ＢＲＥＧ１３４にロー ドされる。 ブロック３９０では、新たなｙＬ（ｎ）が各クロックサイクルで、式４１に従 って計算される。次に示す動作が単一クロックサイクルで行われる。即ち、ｙＬ -１（ｎ−２）がＢＲＥＧ１３４によりＣ０ＲＥＧ１６４に提供される。ｙＬ-１ （ｎ−３）がＲＡＭ Ｂ１２２内の循環バッファからフェッチされ、ＢＲＥＧ１ ３４にロードされる。Ｃ０ＲＥＧ１６４に存在するｙＬ-１（ｎ−１）は最小化 プロセッサ３３４に提供される。ブロック３９０の最後の反復の続いて、ｙＬ- １（ＬＰ−２）はＲＡＭ Ｂ１２２内の循環バッファから削除される。各ピッチ ラグで循環バッファに要素を加算し、各ピッチラグで循環バッフ ァから要素を減算することにより、循環バッファのサイズはＬＰ−１９に維持さ れる。 循環バッファの導入は、アドレスユニットＢ１２０内の専用アドレスレジスタ により行われる。これはシーケンシャルメモリが循環形式で自動的にアドレスで きるように、丸め込み点（wvap around points）を示す。 ブロック３８６では、合成されたスピーチサンプルインデックスｎがインクリ メントされる。制御ブロック３８８では、合成されたスピーチサンプルインデッ クスｎがＬＰより少ない場合、フローは再びブロック３９０に進む。合成された スピーチサンプルインデックスｎがＬＰに等しい場合、全てのｙＬ（ｎ）値が現 在のピッチラグ値Ｌについて計算され、フローはブロック３６２に戻る。 合成されたスピーチサンプルｙＬ（ｎ）の計算に先立ち、知覚的に重み付けさ れたスピーチサンプルｘＰ（ｎ）の長さＬＰのシーケンスが、最小化プロセッサ ３３４に提供される。前述したように、ラグ値Ｌ＝１７からＬ＝１４３までの長 さＬＰのスピーチサンプルｘＰ（ｎ）のシーケンスは、初期及び再帰的コンボリ ューションの計算の間に、最小化プロセッサ３３４に提供される。合成されたス ピーチサンプルは最小化プロセッサ３３４に次々と提供される。最小化プロセッ サ３３４は合成された各スピーチサンプルシーケンスｙＬ（ｎ）の自動相関を計 算し、合成された各スピーチサンプルシーケンスｙＬ（ｎ）と知覚的に重み付け されたスピーチサンプルｘＰ（ｎ）間の交差相関を計算する。これら相関値から 、最小化プ ロセッサ３３４は、合成された各スピーチサンプルシーケンスｙＬ（ｎ）と知覚 的に重み付けされたスピーチサンプルｘＰ（ｎ）間のＭＳＥの相対測定値を計算 する。各ピッチラグＬに関して、ＭＳＥは合成されたスピーチサンプルシーケン スのピッチゲイン値ｂのあらゆる可能な値について計算される。最小化プロセッ サ３３４は、現在のピッチラグＬ及び現在のピッチゲインＢにより、最小ＭＳＥ の値を維持することにより、全ピッチラグ値Ｌ及びピッチゲイン値ｂのあらゆる 可能な値についての最小値を検出する。最小ＭＳＥに対応するピ 小化プロセッサ３３４によって維持される。新たなＭＳＥの各値は最小化プロセ ッサ３３４内に保持された最小ＭＳＥと比較される。新ＭＳＥが最小ＭＳＥより 小さい場合、最小Ｍ 適ピッチラグＬと最適ピッチゲインインデックスｂは、知覚的に重み付けされた スピーチサンプルｘｐ（ｎ）と重み付けされた合成スピーチサンプルｙＬ（ｎ） 間の最小ＭＳＥを生じる値である。ＭＳＥは次式４４〜４６に示すように、ピッ チラグＬとピッチゲインｂの関数である。 ＥｘＰｘＰは知覚的に重み付けされたスピーチサンプルｘＰ（ｎ）の自動相関 である。ＥｘＰｙＬは知覚的に重み付けされたスピーチサンプルｘｐ（ｎ）と重 み付けされた合成スピーチサンプルｙＬ（ｎ）間の交差相関である。ＥｙＬｙＬ は重み付けされた合成スピーチサンプルｙＬ（ｎ）の自動相関である。 知覚的に重み付けされたスピーチサンプルｘｐ（ｎ）の自動相関ＥｘＰｘＰは 、ピッチゲインｂの関数ではない。ＥｘＰｘＰは各ピッチサブフレームの間で一 定であるので、最適ピッチラグ及び最適ピッチゲインの選択に影響しない。ピッ チラグＬ及びピッチゲインｂに対する最小化の式４４〜４６は、次の最小化の式 ４７と等価である。 MSE(L,b)=-2bEx_py_L+b'Ey_Ly_L （４７） 最小化プロセッサ３３４は、重み付けされた合成スピーチサンプルｙＬ（ｎ） の自動相関ＥｙＬｙＬ、及び知覚的に重み付けされたスピーチサンプルｘｐ（ｎ ）と重み付けされた合成スピーチサンプルシーケンスｙＬ（ｎ）間の交差相関Ｅ ｘＰｙＬを計算する。各相関対（ＥｘＰｙＬ、ＥｙＬｙＬ）について、最小化プ ロセッサ３３４は、前記の式４７に従って、相対ＭＳＥをピッチゲインｂの値の １セットについて計算する。ＥｘＰｙＬ及びＥｙＬｙＬの計算は、最小化プロセ ッサ３３４内で同時に行われる。相関値がピッチラグＬ＋１について計算されて いる間に、相対ＭＳＥ値が計算され、ＭＳＥ最小化に関する決定がピッチラグＬ について行われる。 図６ａ及び６ｂは最小化プロセッサ３３４の一実施例を示す。知覚的に重み付 けされたスピーチサンプルｘｐ（ｎ）はＤＳＰコア４によりラッチ２１０に提供 され、制御要素２２０によって提供されるアドレスに従ってＲＡＭ Ｘ２１２内 に格納される。ｂ＝０．２５〜ｂ＝２．０で０．２５ステップ毎にスケールされ た（scaled）ピッチゲイン値−２ｂが、マルチプレクサ２６０を介してＤＳＰコ ア４により提供され、ラッチ２６４、２６８、２７２、２７６、２８０、２８４ 、２８８及び２９２に各々格納される。対応するスケールされたピッチゲイン値 ｂ²はマルチプレクサ２６０を介してＤＳＰコア４により提供され、ラッチ２６ ２、２６６、２７０、２７４、２７８、２８２、２８６及び２９０に各々格納さ れる。マルチプレクサ２６０はラッチ２６２に値を直接提供する。ラッ チ２６２はラッチ２６４に値を直接提供する。ラッチ２７６はラッチ２７８に値 をマルチプレクサ２９４を介して提供する。ラッチ２９０は値をラッチ２９２に 直接提供する（以下同様）。ラッチ２６２〜２９２及びマルチプレクサ２９４を 介して値をシフトすることにより、値はマルチプレクサ２６０を介して循環バッ ファ２５９内の全てのラッチに提供することができる。知覚的に重み付けされた スピーチサンプルｘｐ（ｎ）の格納、及び−２ｂとｂ²値の格納に続いて、重み 付けされた合成スピーチサンプルｙＬ（ｎ）がラッチ２１０に提供される。重み 付けされた合成スピーチサンプルｙＬ（ｎ）はラッチ２１０により、マルチプレ クサ２１６の２つの入力に提供される。これは重み付けされた合成スピーチサン プルの二乗（ｙＬ（ｎ））²を生成する。ラッチ２１０も、重み付けされた合成 スピーチサンプルｙＬ（ｎ）を乗算器２１８の第１入力に提供する。ＲＡＭ Ｘ ２１２は知覚的に重み付けされたスピーチサンプルｘｐ（ｎ）を、ラッチ２１４ を介して乗算器２１８の第２入力に提供する。乗算器２１８は積ｘｐ（ｎ）ｙＬ （ｎ）を計算する新たな二乗値（ｙＬ（ｎ））²、及び新たな積ｘｐ（ｎ）ｙＬ （ｎ）は、乗算器２１６及び２１８により各サイクルで各々計算される。サンプ ルインデックスｎは０からＬＰ−１まで、各ピッチラグＬについて変化する。 重み付けされた合成スピーチサンプルの二乗値（ｙＬ（ｎ））²は、アキュム レータ２２１に提供される。積ｘｐ（ｎ）ｙＬ（ｎ）はアキュムレータ２３１に 提供される。アキュムレータ２２１は各ピッチラグＬについてのＬＰの二乗の合 計を計算す る。アキュムレータ２３１は各ピッチラグＬについてＬＰの積の合計を計算する 。 新たな各ピッチラグの前に、ラッチ２２６にはマルチプレクサ２２４を介して ０が提供される。これでアキュムレータ２２１は現在のピッチラグＬに関する自 動相関ＥｙＬｙＬを計算する準備が整う。アキュムレータ２２１内で、二乗値（ ｙＬ（ｎ））²は加算器２２２の第１入力に提供される。不足している合計はラ ッチ２２６により加算器２２２の第２入力提供される。新たに計算された不足し ている合計は加算器２２により、マルチプレクサ２２４を介してラッチ２２６に 提供され格納される。ピッチラグＬに関する全てのＬＰ値に対する累計の後、自 動相関ＥｙＬｙＬはラッチ２２８に提供され格納される。 新たな各ピッチラグの前に、ラッチ２３６にはマルチプレクサ２３４を介して ０が提供される。これでアキュムレータ２３１は、現在のピッチラグＬに関する 交差相関ＥｘＰｙＬを計算する準備が整う。アキュムレータ２３１内で、積ｘｐ （ｎ）ｙＬ（ｎ）が、加算器２３２の第１入力に提供される。不足している合計 はラッチ２３６により、加算器２３２の第２入力に提供される。新たに計算され た不足している合計は加算器２３２により、マルチプレクサ２３４を介して、ラ ッチ２３６に提供され、格納される。ピッチラグＬに関する全てのＬＰ値に対す る累計の後、交差相関ＥｘＰｙＬはラッチ２３８に提供され格納される。 式４７に示されるＭＳＥは以下に説明する２つのサイクル 処理において計算される。 ２つのサイクルの第１サイクルで、ラッチ２３８は知覚的に重み付けされたス ピーチサンプルと重み付けされた合成スピーチサンプル間の交差相関ＥｘＰｙＬ を、マルチプレクサ２３０を介して、乗算器２４０の第１入力に提供する。循環 バッファ２５９はスケールされたピッチゲイン値−２ｂを、マルチプレクサ２９ ６を介して乗算器２４０の第２入力に提供する。積−２ｂＥｘＰｙＬは乗算器２ ４０により、加算器２４２の第１入力に提供される。加算器２４２の第２入力は 、マルチプレクサ２４６を介して０が提供される。加算器２４２の出力はラッチ ２４４に提供され格納される。循環バッファ２５９のラッチ２６２〜２９２内の 値は、ラッチ２７６の出力をマルチプレクサ２９４を介してラッチ２７８に提供 することにより、及びラッチ２９２の出力をマルチプレクサ２６０を介してラッ チ２６２に提供することにより、回転される。この回転の後、ラッチ２６２、２ ６４、２６６、２６８、２７０、２７２、２７４、２７６、２７８、２８０、２ ８２、２８４、２８６、２８８、２９０及び２９２は、ラッチ２９２、２６２、 ２６４、２６６、２６８、２７０、２７２、２７４、２７６、２７８、２８０、 ２８２、２８４、２８６、２８８、２９０に以前に含まれていた値を各々含む。 ピッチサーチにおいて、循環バッファは、ラッチ２６２〜２９２及び循環バッフ ァのマルチプレクサ２６０及び２９４を含む。循環バッファ２５９の値を回転す ることにより、ラッチ２９２は第１及び第２サイクルで、−２ｂ及びｂ²を各々 提供する。 ２つのサイクルの第２サイクルで、ラッチ２２８は重み付けされた合成スピー チサンプルの自動相関ＥｙＬｙＬを、乗算器２４０の第１入力に提供する。循環 バッファ２５９はスケールされたピッチゲイン値ｂ²を、マルチプレクサ２９６ を介して乗算器２４０の第２入力に提供する。積ｂ²ＥｙＬｙＬは乗算器２４０ により、加算器２４２の第１入力に提供される。加算器２４２の第２入力には、 マルチプレクサ２４６を介してラッチ２４４の出力積−２ｂＥｘｐｙＬが提供さ れる。加算器２４２は−２ｂＥｘｐｙＬ＋ｂ²ＥｙＬｙＬを、ラッチ２４４に提 供し格納する。循環バッファ２５９のラッチ２６２〜２９２の値は、前述したよ うに回転される。 以上の２サイクル処理は、スケールされたピッチゲイン値の全ての８対（−２ ｂ、ｂ²）について繰り返される。現在のＭＳＥ値−２ｂＥｘｐｙＬ＋ｂ²ＥｙＬ ｙＬの計算に続く２つのサイクルの間、新たなＭＳＥ値が、−２ｂ及びｂ²値の 新たな対を用いて計算される。ラッチ２４４が新ＭＳＥ値に更新される前に、現 在のＭＳＥ値は、ラッチ２５０に格納された現在のピッチサブフレームに関する 現在の最小ＭＳＥと比較される。現在のＭＳＥ値−２ｂＥｘｐｙＬ＋ｂ²ＥｙＬ ｙＬは、ラッチ２４４により減算器２４８のプラス入力に提供される。ラッチ２ ５０は現在の最小ＭＳＥ値を、減算器２４８のマイナス入力に提供する。制御要 素２２０は減算器２４８からの差出力の結果をモニタする。この差がマイナスの 場合、現在のＭＳＥ値は現在のサブフレームに関する新たな最小ＭＳＥであ 新される。その差がマイナスではない場合、現在のＭＳＥ値は無視される。 各ピッチサブフレームの前に、ＤＳＰコア４はコマンドを最小化プロセッサ３ ３４に発送し、制御要素２２０に新たなピッチサブフレームが続くことを知らせ る。このコマンドを受信すると、現在のピッチラグ及び現在のピッチゲインイン デックスは制御要素２２０内で０に設定される。重み付けされた合成スピーチサ ンプルの新たな各シーケンスが最小化プロセッサ３３４に提供される前に、ＤＳ Ｐコア４はコマンドを最小化プロセッサ３３４に発送し、制御要素２２０に重み 付けされたスピーチサンプルの新たなシーケンスが続くことを知らせる。このコ マンドを受信すると、制御要素２２０は現在のピッチラグ及び現在のピッチゲイ ンインデックスを１だけインクリメントする。この値は１のピッチラグインクリ メント及び０．２５のピッチゲインインクリメントに対応する。重み付けされた 合成スピーチサンプルの第１シーケンスが最小化プロセッサ３３４に提供されて いる間、現在のピッチラグ及び現在のピッチゲインインデックスは１に等しくな る。この値はＬ＝１７のピッチラグ、及びｂ＝０．２５の正規化されたピッチゲ インに対応する。又、各ピッチサブフレ ピッチゲインを示す。各ピッチサブフレームの間、制御要素２２０はラッチ２４ ４内の第１のマイナスＭＳＥを検出する。 この値はラッチ２５０に格納され、対応するピッチラグ概算 で更新される。これは各ピッチサブフレームでラッチ２５０内の最小化ＭＳＥを 初期化するために行われる。ピッチサブフレームの間にマイナスのＭＳＥ値が生 成されなかった場合、 ブフレームの終わりで０になる。これらの概算は制御要素２２０によりＤＳＰコ ア４に提供される。ＤＳＰコア４が無効ピッチラグ概算を受信した場合、最適ピ ッチゲインは０に設 ッチゲインが０に設定されることにより、ピッチラグは連続 すると、この値は最適ピッチラグとして使用され、使用される最適ピッチゲイン は１〜８のピッチゲイン概算インデックスについて各々、０．２５、０．５、０ ．７５、１．、０、１．２５、１．５、１．７５、及び２．０である。 ピッチサーチにおいて、式４７のＭＳＥ関数の特性ＭＳＥ（Ｌ，ｂ）により、 計算量を減少できる。現在のピッチラグの残りのＭＳＥ計算は、現在のピッチラ グ内でまだ計算されている残りのＭＳＥ値が、ラッチ２５０に格納された現在の 最小ＭＳＥより小さいＭＳＥ値を生じ得ないと判断された場合に中止できる。本 実施例では、ピッチサーチ内の計算量を節約するための３つの技術が、最小化プ ロセッサ３３４内で採用される。１つの二次方程式が各ピッチラグ値Ｌについて 形成される。これら二次方程式の全ては原点ｂ＝０及びＭＳ Ｅ（Ｌ，ｂ）＝０を通過する。ピッチサーチ動作では詳しくサーチされないが、 ピッチゲイン値ｂ＝０は可能なゲイン値のセットに含まれる。 第１の計算的節約方法は、ＥｘｐｙＬがマイナスの時、現在のピッチサーチ処 理でのＭＳＥ値の計算を中止することを含む。各サブフレームに関する最小ＭＳ Ｅ上の上限を０に保証すると、全てのピッチゲイン値がプラスである。マイナス のＥｘｐｙＬはプラスのＭＳＥ値を生じ、従って次に最適な値である。 第２の計算的節約方法は、ＭＳＥ関数の二次方程式的な特徴に基づく現在のピ ッチラグのピッチサーチ処理での残りのＭＳＥ値の計算を中止することを含む。 ＭＳＥ関数ＭＳＥ（Ｌ，ｂ）は単調に増加するピッチゲイン値について計算され る。プラスのＭＳＥ値が現在のピッチラグについて計算されたとき、現在のピッ チラグに関する残りの全ＭＳＥ計算は、残りの全ＭＳＥ値が同様にプラスである として中止される。 第３の計算的節約方法は、ＭＳＥ関数の二次方程式的特徴に基づく現在のピッ チラグのピッチサーチ処理での残りのＭＳＥ値の計算を中止することを含む。Ｍ ＳＥ関数ＭＳＥ（Ｌ，ｂ）は単調に増加するピッチゲイン値について計算される 。新たな最小ＭＳＥではないと判断される現在のピッチラグ内で、ＭＳＥ値が計 算されるとき、及び新たな最小ＭＳＥと判断された現在のピッチラグ内で、ＭＳ Ｅ値が既に計算されたとき、現在のピッチラグ内の残りの全てのＭＳＥ計算は、 新たな最小ＭＳＥより少ない値になり得ないとして中止される。 以上３つの計算量節約方法は、最小化プロセッサ３３４の消費電力を著しく節約 する。 ブロック７６においてピッチ値は量子化される。各ピッチ は両方共、ＰＧＡＩＮ＝０を生じる。これら２つの場合はＰＬＡＧの値により区 別され、第１の場合では０、第２の場合では０以外である。 １／８の速度を除き、各ピッチサブフレームは、２つのコードブックサブフレ ームを包含する。各コードブックサブフ 処理内で判断される。１／８の速度について、１つのコードブックインデックス 及び１つのコードブックゲインのみが判断され、そのコードブックインデックス は送信の前に放棄される。 図９の実施例において、コードブック４００により提供される励起コードブッ クは２Ｍコードベクトルからなり、ここで Ｍ＝７である。 この実施例での 循環コードブックは、以下の表ＩＶに示される１２８個の値 からなる。これらの値は１０進で示され、ＲＯＭ Ｅ１１４に格納されている。 コードブックベクトルインデックスＩ及びコードブックゲインＧを選択するの に用いる方法は、ピッチサーチ処理に用いる方法と同様な合成分析法（analysis -by-synthesis metho されたコードブックゲインＧは、Ｉ及びＧの許容値であり、これらの値は重み付 けされた合成スピーチｙＩ（ｎ）と、ピッチ概算除去された知覚的に重み付けさ れたスピーチｘＣ（ｎ）の間の式５０の平均二乗エラーＭＳＥ（Ｉ，Ｇ）を最小 にする値である。図９において、重み付けされたスピーチｘＣ（ｎ）は次のよう に発生する。現在のサブフレームに関するピッチサーチ内に発生した同一の知覚 的に重み付けされたスピーチｘ（ｎ）がここでは使用される。１／８の速度内に ピッチサーチがないために、ｘ（ｎ）がこの速度に関するコードブックサーチ内 に発生される。ｘ（ｎ）は加算器４１０の第１入力に提供される。現在のサブフ レーム及びピッチフィルタ５０６の現在の状態メモリに関するピッチサーチにお いて抽出 ピッチ合成フィルタ５０６のＺＩＲ ｐｚｉｒ（ｎ）がＺＩＲ要素４０６内で計 算される。このＺＩＲは重み付けされた合成フィルタ４０８を通り、その出力ｐ ａｚｉｒ（ｎ）は加算器４１０のｘ（ｎ）から減算される。加算器４１０の出力 ｘＣ（ｎ）は正規化され、最小化プロセッサ４１２に提供される。 コードブックベクトルＣＩ（ｎ）が、コードブック４００により、コードブッ クインデックスＩに応答し、式５３に従って提供される。現在のピッチサブフレ ームに関するピッチサ ーチ処理において既に決定されている重み付けされた合成フィルタ４０４のイン パルス応答ｈ（ｎ）が、この実施例では用いられる。しかし、１／８の速度では 、ｈ（ｎ）は重み付けされた合成フィルタ４０４のコードブックサーチで計算さ れる。本実施例では、インパルス応答ｈ（ｎ）は、最初の２０のサンプルに省略 される。 コードブックの再帰的特性のために、ピッチサーチで用いられるものと同様な 再帰的コンボリューション処理が、コードブックサーチに使用される。このコン ボリューションは次の式５２のようにして計算される。 インデックスＩに関するコードブックベクトルＣＩ（ｎ）は次式５３のように 定義される。 全コンボリューションは式５４に従ってインデックスＩ＝０について行われる。 出力ｙ０（ｎ）はＲＡＭ Ｃ１８２に格納される。他のインデックスＩ＝１〜Ｉ ＝１２７について、コンボリューションは次式５５〜５７に示すように再帰的に 行われる。 ピッチサーチでのように、コードブックサーチ再帰的コンボリューションの実 行は、ＤＳＰコア４内の３分割ＲＡＭ及びＲＯＭ Ｅ１１４により最適化される 。 式５６内のコンボリューション値を計算し、各クロックサイクルで結果を生成 することが可能となる。例えば、単一サイクルにおいて、ｙ１８（１０）が計算 され、ｙ１８（９）が格納され、ｙ17（１０）がフェッチされ、ｈ（１０）がフ ェッチされる。従って、前述の式５６は各クロックサイクルで１つの結果を生成 できる。各クロックサイクルで式５７に関する結果を生成することも可能である 。例えば、単一クロックサイクルで、ｙ18（２４）が計算され、ｙ17（２４）が フェッチされ、ｙ18（２３）が格納される。 式５６及び５７を実行することにより、各コードブックインデックス更新の間 で、以前に計算した重み付けされた合成スピーチサンプルｙＩ-１（ｎ−１）を 同一元のＲＡＭに移動する必要がない。この式５６及び５７を実行する能力は、 ピンポン処理と呼ばれる格納機構及びハードウエア容量が必要になり、このピン ポン処理は発送元（source）及び発送先（desti nation）のＲＡＭが各インデックス更新の間でスワップされる。奇数コードブッ クインデックス値についてｙＩ（ｎ）を計算するとき、ｙＩ-１（ｎ−１）値が ３つのＲＡＭ中の第２のＲＡＭからフェッチされ、結果は第１のＲＡＭに格納さ れる。このピンポン処理により、各コードブックインデックス更新の間に、以前 計算したｙＩ-１（ｎ−１）値を同−ＲＡＭに移動する必要がなくなる。 図１０はコードブックサーチの再帰的部分（初期の非再帰的及び再帰的コンボ リューションの両方を含む）の実行を示すフローの一実施例である。ブロック４ １４では、コードフックインデックスＩは最も小さい値（本実施例では０）に初 期化される。サンプル番号ｎ及びインデックスｍは０に設定され、ｙ０（ｎ）の 値は０に設定される。ブロック４１６〜４２４は、非再帰的方法で計算される初 期コンボリューションループを形成する。初期コンボリューションの計算（ここ でＩ＝０）は次式５８に従って行われる。 初期コンボリューションの計算は固定長ループを使用し、計算の複雑性を減少 している。このようにして、式５８の内部ループ（ブロック３２０〜３２４）内 に、可変長ループ構造を設定するために必要なオーバーヘッドは避けられる。各 ｙ０（ｎ）値は、それが計算された後に最小化プロセッサ４１２に送られる。 ブロック４１６はサンプルインデックスｎをテストする。ｎがコードブックサ ブフレーム長ＬＣに等しい場合、第１コンボリューションは完了し、フローはブ ロック４２６に移行する。ブロック４１６で、ｎがコードブックサブフレーム長 より小さい場合、フローはブロック４２０に移行する。ブロック４３０はインデ ックスｍをテストする。ｍがこの実施例でフィルタインパルス応答長２０に等し い場合、現在の反復は完了し、フローはブロック４１８に移行し、ここでｍは０ に設定され、ｎはインクリメントされる。フローはブロック４１６に戻る。ブロ ック４２０で、ｍがフィルタインパルス応答長２０より少ない場合、フローはブ ロック４３４に移行し、ここで部分的合計が累計される。フローはブロック４２ ２に移行し、ここでインデックスｍはインクリメントされ、フローはブロック４ ２０に進む。 ブロック４１４から４２４により形成された初期コンボリューションループに 含まれる動作は、ＤＳＰコア４内で実行され、ここで適切なピンポン処理が提供 され、ブロック４２４に示すような積の累計を行うことができる。次の動作はピ ンポン計算処理を示し、これは単一クロックサイクルでＤＳＰコア４内で行われ る。フィルタ応答値ｈ（ｍ＋１）がＲＡＭ Ａ１０４からフェッチされ、ＡＲＥ Ｇ１３０に提供される。Ｃ０ＲＥＧ１６４内に存在する部分和ｙ０（ｎ＋ｍ−１ ）は、マルチプレクサ１６８及び１８０を介してＲＡＭ Ｃ１８２に 提供される。この部分和ｙ０（ｎ＋ｍ−１）はＲＡＭ Ｃ１８２によりＤＲＥＧ １５６に提供される。ＡＲＥＧ１３０及びＢＲＥＧ１３４内の各値ｈ（ｍ）及び ＣＩ（ｎ）は乗算器１３２に提供される。乗算器１３２の出力は、マルチプレク サ１３８及びディセーブルされたバレルシフター１４０を介して、加算器１４６ の第１入力に提供される。部分和ｙ０（ｎ＋ｍ）はＤＲＥＧ１５６により、マル チプレクサ１５４、ディセープルされたインバータ１５２及びディセーブルされ たバレルシフター１５０を介して、加算器１４６の第２入力に提供される。本実 施例では、中心がクリツプされた（clipped）ガウスコードブック（Gaussian co debook）ＣＩ（ｎ）が大多数の０値を含む。この条件を節電特性として利用する ために、ＤＳＰコア４は先ず、コードブックベクトルがブロック４２４内で０か 否かチェックする。０の場合、ブロック４２４で通常行われる前述の乗算及び加 算ステップはスキップされる（skipped）。この処理は乗算及び加算動作の約８ ０％を除去し、従って電力が節約できる。加算器１４６の出力はマルチプレクサ １４８を介してＣ０ＲＥＧ１６４に提供される。Ｃ０ＲＥＧ内のこの値はマルチ プレクサ１６８及び１８０を介してＲＡＭ Ｃ１８２に提供される。インデック スｎがブロック４１６内のその最大許容値に達すると、初期コンボリューション は完了し、ＲＡＭ Ｃ１８２内の部分和はコンボリューションの最終結果となる 。 初期のコンボリューションが完了すると、フローはブロック４２６に移行し、 ここで再帰的コンボリューションが、他 のコードブックインデックス値に関する計算において行われる。 ブロック４２６において、サンプルインデツクスｎは０に設定され、コードブ ックインデックスＩはインクリメントされる。フローはブロック４２８に移行す る。ブロック４２８はＩをテストする。Ｉが１２８（本実施例での最大コードブ ックインデックス値）以上の場合、フローはブロック４３０に移行し、ここでコ ードブックサーチ動作は終結する。Ｉが１２７以下の場合、フローはブロック４ ３２に移行する。ブロック４３２は前述のピンポン動作を制御する。ブロック４ ３２では、Ｉが偶数か奇数か判定される。Ｉが偶数の場合、フローはブロック４ ４２に移行する（ケースＩで説明する動作）。Ｉが奇数の場合、フローはブロッ ク４３４に移行する（ケースＩＩで説明する動作）。ケースＩ（コードブックインデックスＩが偶数の場合） ブロック４４２では、ｙＩ（０）が式５５に従って計算される。アドレスユニ ットＡ１０２はアドレス値をＲＡＭ Ａ１０４に提供し、ＲＡＭ Ａ１０４はこれ に応じてｈ（０）をマルチプレクサ１０８を介して、ＡＲＥＧ１３０に提供する 。同一クロックサイクルで、アドレスユニットＥ１１２はアドレス値をＲＯＭ Ｅ１１４に提供し、ＲＯＭ Ｅ１１４はこれに応じてＣＩ（０）をマルチプレク サ１１６を介してＢＲＥＧ１３４に提供する。次のサイクルの間、ＡＲＥＧ１３ ０はｈ（０）を、及びＢＲＥＧ１３４はＣＩ（０）を乗算器１３２に提 供し、ここで２つの値は乗算され、その積はマルチプレクサ１３８を介して、及 びディセーブルされたバレルシフター１４０を介して加算器１４６の第１入力に 供給される。加算器１４６の第２入力にはマルチプレクサ１５４、ディセーブル されたインバータ要素１５２及びバレルシフター１５２を介して０が提供される 。加算器１４６の出力はＣ０ＲＥＧ１６４にマルチプレクサ１４８を介して提供 される。同一クロックサイクルの間、ｙＩ-１（０）及びｈ（１）がＲＡＭ Ｂ１ ２２及びＲＡＭ Ａ１０４からフェッチされ、ＤＲＥＧ１５６及びＡＲＥＧ１３ ０に、マルチプレクサ１５８及び１００を各々介して提供される。 ブロック４４４では、合成されたスピーチサンプルインデックスｎはインクリ メントされる。制御ブロック４４６では、合成スピーチサンプルインデックスｎ が２０より小さい場合、フローはブロック４４８に進む。 ブロック４４８では、新たなｙＩ（ｎ）が各クロックサイクルで式５６に従っ て計算される。ｙＩ-１（ｎ−１）及びｈ（ｎ）の値を初期化するためにブロッ ク４４８の最初の反復に先立って、適当な設定がブロック４４２内で前述したよ うに行われる。ｙＩ（１９）の最終値を格納するために、ブロック４４８の最後 の反復の次に、適当なクリーンアップも必要である。 ブロック４４８の最初の反復において、ブロック４４２で計算されたｙＩ（０ ）は、Ｃ０ＲＥＧ１６４内に存在する。Ｃ０ＲＥＧ１６４はｙＩ（０）を、マル チプレクサ１６８及び１８０を介して、ＲＡＭＣ１８２に提供し、アドレスユニ ット Ｃ１８６からＲＡＭＣ１８２に提供されるアドレス値により格納する。 ブロック４４８では、次の動作が単一クロックサイクルで実行される。ｙＩ- １（ｎ）値はＲＡＭＢ１２２により、アドレスユニットＢ１２０により提供され るアドレスに従い、マルチプレクサ１１８及び１５８を介して、ＤＲＥＧ１５６ に提供される。インパルス応答値ｈ（ｎ＋１）はＲＡＭ Ａ１０４により、アド レスユニットＡ１０２により提供されるアドレスに従って、マルチプレクサ１０ ８を介して、ＡＲＥＧ１３０に提供される。ＤＲＥＧＩ５６はｙＩ-１（ｎ−１ ）を、マルチプレクサ１５４、ディセーブルされたインバータ要素１５２、及び バレルシフター１５０を介して、加算器１４６の第１入力に提供する。ＡＲＥＧ １３０はｈ（ｎ）を、及びＢＲＥＧ１３４はＣＩ（ｎ）を乗算器１３２に提供し 、ここで２つの値は乗算され、その積はマルチプレクサ１３８を介して乗算器１ ３２により、ディセーブルされたバレルシフター１４０を介して、加算器１４６ の第２入力に提供される。加算器１４６の出力はマルチプレクサ１４８を介して Ｃ０ＲＥＧ１６４に提供される。以前の反復で計算されたＣ０ＲＥＧ１６４の値 は、マルチプレクサ１６８及び１８０を介してＲＡＭ Ｃ１８２に格納され、最 小化プロセッサ４１２に提供される。 制御ブロック４４６では、合成されたスピーチサンプルインデックスｎが２０ に等しい場合、最後の反復で計算されたｙＩ（１９）は、フローがブロック４５ ４に進む前に、マルチ プレクサ１６８及び１２４を介して、循環バッファ内のＲＡＭ Ｂ１２２に格納 され、最小化プロセッサ４１２に提供される。ケースＩの終わり ケースＩＩ（コードブックインデックスＩが奇数の場合） ブロック４３４において、ｙＩ（０）が式５５に従って計算される。アドレス ユニットＡ１０２はＲＡＭＡ１０４にアドレス値を提供し、ＲＡＭＡ１０４はこ れに応じてｈ（０）をマルチプレクサ１０８を介してＡＲＥＧ１３０に提供する 。同一クロックサイクルで、アドレスユニットＥ１１２はアドレス値をＲＯＭ Ｅ１１４に提供し、ＲＯＭ Ｅ１１４はこれに応じてＣＩ（０）をマルチプレク サ１１６を介してＢＲＥＧ１３４に提供する。次のサイクルの間、ＡＲＥＧ１３ ０はｈ（０）を、及びＢＲＥＧ１３４はＣＩ（０）を乗算器１３２に提供し、こ こで２つの値は乗算され、その積は乗算器１３８を介して、ディセーブルされた バレルシフター１４０を介して加算器１４６の第１入力に提供される。加算器１ ４６の第２入力には、マルチプレクサ１５４、ディセーブルされたインバータ要 素１５２、及びバレルシフター１５２を介して０が提供される。加算器１４６の 出力はＣ０ＲＥＧ１６４にマルチプレクサ１４８を介して提供される。同一クロ ックサイクルの間、ｙＩ-１（０）及びｈ（１）は、ＲＡＭ Ｃ１８２及びＲＡＭ Ａ１０４からフェッチされ、ＤＲＥＧ１５６及びＡＲＥＧ１３０に、マルチプ レクサ１５８及び１００を各々介 して提供される。 ブロック４３６では、合成されたスピーチサンプルインデックスｎがインクリ メントされる。制御ブロック４３８では、合成されたスピーチサンプルインデッ クスｎが２０より小さい場合、フローはブロック４４０に進む。 ブロック４４０では、新たなｙＩ（ｎ）値が各クロックサイクルで、式５６に 従って計算される。ｙＩ-１（ｎ）及びｈ（ｎ）の値を初期化するために、ブロ ック４４０の最初の反復に先立って必要な適当な設定が、前述したようにブロッ ク４３４で行われる。ｙＩ（１９）の最終値を格納すために、ブロック４４０の 最後の反復の次に、適当なクリーンアップも必要である。 ブロック４４０の最初の反復において、ブロック４３４で計算されたｙＩ（０ ）はＣ０ＲＥＧ１６４内に存在する。Ｃ０ＲＥＧ１６４はｙＩ（０）を、マルチ プレクサ１６８及び１８０を介して、 ＲＡＭ Ｂ１２２に、アドレスユニット Ｂ１２０からのＲＡＭ Ｂのアドレス値を用いて格納する。ｙＩ（０）はＲＡＭ Ｂ１２２に提供されるのと同時に、最小化プロセッサ４１２に提供る。 ブロック４４０では、次に示す動作が単一クロックサイクルで実行される。ｙ Ｉ-１（ｎ）値はＲＡＭＣ１８２により、アドレスユニットＣ１８４により提供 されるアドレスに従って、マルチプレクサ１５８を介してＤＲＥＧ１５６に提供 される。インパルス応答ｈ（ｎ＋１）はＲＡＭ Ａ１０４により、アドレスユニ ットＡ１０２により提供されるアドレスに従っ て、マルチプレクサ１０８を介してＡＲＥＧ１３０に提供される。ＤＲＥＧ１５ ６はｙＩ-１（ｎ−１）を、マルチプレクサ１５４、ディセーブルされたインバ ータ要素１５２、及びバレルシフター１５０を介して加算器１４６の第１入力に 提供する。ＡＲＥＧ１３０はｈ（ｎ）を、及びＢＲＥＧ１３４はＣＩ（ｎ）を乗 算器１３２に提供し、ここで２つの値は乗算され、その積は乗算器１３２により 、マルチプレクサ１３８を介し、バレルシフター１４０を介して、加算器１４６ の第２入力に提供される。加算器１４６の出力はマルチプレクサ１４８を介して Ｃ０ＲＥＧ１６４に提供される。以前の反復で計算されたＣ０ＲＥＧ１６４の値 は、マルチプレクサ１６８及び１２４を介してＲＡＭＢ１２２に格納され、最小 化プロセッサ４１２に提供される。 ブロック４３６では、合成されたスピーチサンプルインデックスｎはインクリ メントされる。制御ブロック４３８では、合成されたスピーチサンプルインデッ クスｎが２０に等しい場合、フローがブロック４５４に進む前に、最終反復で計 算されたｙＩ（１９）はマルチプレクサ１６８及び１２４を介して、ＲＡＭ Ｂ １２２に提供され、ＲＡＭ Ｂ１２２の循環バッファ内に格納され、最小化プロ セッサ４１２に提供される。ケースＩＩの終わり ブロック４５４の最初の反復の前に、ｙＩ-１（１９）がＲＡＭ Ｂ１２２内の 循環バッファからフェッチされ、ＢＲＥＧ１３４にロードされる。ｙＩ-１（２ ０）がＲＡＭＢ１２２内の 循環バッファからフェッチされ、ＢＲＥＧ１３４にロードされた後、ｙＩ-１（ １９）はＢＲＥＧ１３４からＣ０ＲＥＧ１６４へ移動される。 ブロック４５４では、新たなｙＩ（ｎ）が、各クロックサイクルで式５７に従 って計算される。次の動作が単一クロックサイクルの間に実行される。ｙＩ-１ （ｎ−２）がＢＲＥＧ１３４によりＣ０ＲＥＧ１６４に提供される。ｙＩ-１（ ｎ−３）はＲＡＭ Ｂ１２２内の循環バッファからフェッチされれ、ＢＲＥＧ１ ３４にロードされる。Ｃ０ＲＥＧ１６４に存在するｙＩ-１（ｎ−１）は最小化 プロセッサ４１２に提供される。ブロック４５４の最終反復の次に、ｙＩ-１（ ＬＣ−２）がＲＡＭ Ｂ１２２内の循環バッファから削除される。各コードブッ クインデックスにおいて、ＲＡＭＢ１２２内の循環バッファに対して要素を加え 及び要素を減算することにより、循環バッファのサイズはＬＣ−１９に維持され る。ＲＡＭＢ１２２内の循環バッファの導入は、アドレスユニットＢ１２０内の 専用アドレスレジスタを介して行われ、このレジスタはシーケンシャルメモリが 自動的に循環形式でアドレスできるように、丸め込み点を示す。 ブロック４５０では、合成されたスピーチサンプルインデックスｎがインクリ メントされる。制御ブロック４５２では、合成されたスピーチサンプルインデッ クスｎがＬＣより小さい場合、フローは再びブロック４５４に戻る。合成された スピーチサンプルインデックスｎがＬＣに等しい場合、全てのｙＩ（ｎ）値が現 在のコードブックインデックス値Ｉについて計 算されており、フローはブロック４２６に戻る。 合成されたスピーチサンプルｙＩ（ｎ）の計算に先立ち、知覚的に重み付けさ れたスピーチサンプルｘＣ（ｎ）の長さＬＣのシーケンスは、最小化プロセッサ ４１２に提供される。前述したように、コードブックベクトルインデックス値Ｉ ＝０からＩ＝１２７までの合成されたスピーチサンプルｙＩ（ｎ）の長さＬＣの シーケンスは、初期及び再帰的コンボリューション計算の間に、最小化プロセッ サ４１２に提供される。合成されたスピーチサンプルは最小化プロセッサ４１２ に次々に提供される。最小化プロセッ４１２は合成された各スピーチサンプルシ ーケンスｙＩ（ｎ）の自動相関、及び合成された各スピーチサンプルシーケンス ｙＩ（ｎ）と知覚的に重み付けされたスピーチサンプルｘＣ（ｎ）のシーケンス との間の交差相関を計算する。これらの相関値から、最小化プロセッサ４１２は 、合成された各スピーチサンプルシーケンスｙＩ（ｎ）と知覚的に重み付けされ たスピーチサンプルｘＣ（ｎ）のシーケンスとの間のＭＳＥ相対測定値を計算す る。各コードブックベクトルＩについて、ＭＳＥは合成されたスピーチサンプル シーケンスのコードブックゲインＧの有り得る全ての値に関して計算される。最 小化プロセッサ４１２は、全てのコードブックベクトルインデックス値Ｉに対す る最小ＭＳＥ、及び有り得るコードゲイン値Ｇを、現在のコードブックベクトル インデックスＩと現在のコードブックゲインＧを介して、最小ＭＳＥの値を維持 することにより計算する。最小ＭＳＥに １２により保持される。新ＭＳＥ値は最小化プロセッサ４１２内に維持されてい るＭＳＥ最小値と各々比較される。新ＭＳＥが最小ＭＳＥより小さい場合、最小 ＭＳＥは新ＭＳＥ値 な最小ＭＳＥを反映する。最小化プロセッサ４１２に保持されている最小ＭＳＥ と、対応するコードブックベクトルイン は、各コードブックサブフレームで、そのコードブックサブフレームの間に計算 された第１のＭＳＥ値を用いて初期化される。全てのコードブックベクトルイン デックスＩ及び全てのコードブックゲイン値Ｇが検討された後、コードブックベ る最適なコードブックベクトルインデックス及び最適なコードブックゲインイン デックスである。最小化プロセッサ４１ 重み付けされた合成スピーチサンプルｙＩ（ｎ）の間の最小ＭＳＥを生じるもの である。ＭＳＥは次式５９〜６１によって示されるコードブックインデックスＩ と、コードブックゲイ ンＧの関数である。 ＥｘＣｘＣは知覚的に重み付けされたスピーチサンプルｘＣ（ｎ）の自動相関 である。ＥｘＣｙＩは知覚的に重み付けされたスピーチサンプルｘＣ（ｎ）と、 重み付けされた合成スピーチサンプルｙＩ（ｎ）の間の自動相関である。ＥｙＩ ｙＩは知覚的に重み付けされた合成スピーチサンプルｙＩ（ｎ）の自動相関であ る。 知覚的に重み付けされたスピーチサンプルｘＣ（ｎ）の自動相関ＥｘＣｘＣは 、コードブックゲインＧの関数ではない。ＥｘＣｘＣは各コードブックサブフレ ームの間、一定値であるから、最適コードブックベクトルインデックス及び最適 コードブックゲインの選択に影響することはない。コードブックベクトルインデ ックスＩ及びコードブックゲインＧに対する式５９〜６１の最小化は、次の式６ ２の最小化処理と等価である。 MSE(I,G)=-2GEx_cy₁+G²Ey₁y₁ （６２） 最小化プロセッサ４１２は、重み付けされた合成スピーチサンプルシーケンス ｙＩ（ｎ）の自動相関ＥｙＩｙＩ、及び知覚的に重み付けされたスピーチサンプ ルシーケンスｘＣ（ｎ）と、重み付けされた合成スピーチサンプルシーケンスｙ Ｉ（ｎ）の間の自動相関ＥｘＣｙＩを計算する。各相関対（ＥｘＣｙＩ，ＥｙＩ ｙＩ）に対して、最小化プロセッサ４１２は、前述の式６２に従って、コードブ ックゲインＧのセットについて、相対ＭＳＥを計算する。相関ＥｘＣｙＩ及びＥ ｙＩｙＩの計算は、最小化プロセッサ４１２内で同時に行われる。相対ＭＳＥ値 が計算され、ＭＳＥ最小化に関する決定がコードブックベクトルインデックスＩ について行われる一方で、相関値はコードブックベクトルインデックスＩ＋１に ついて計算される。 図６ａ及び６ｂは最小化プロセッサ４１２の一実施例を示す。知覚的に重み付 けされたスピーチサンプルｘＣ（ｎ）は、ＤＳＰコア４により、最小化プロセッ サ４１２に提供される。コードブックゲイン値の２つのセットはＤＳＰコア４に より最小化プロセッサ４１２に提供される。１つのセットはプラスのコードブッ クゲイン値Ｇのためのもので、第２のセットはマイナスのコードブックゲイン値 −Ｇのためのものである。最大定格速度及び１／２定格において、スケールされ たコードブックゲイン値−２Ｇ（＋４．０ｄＢステップで、Ｇ＝−４．０ｄＢ〜 Ｇ＝＋８．０ｄＢ）がＤＳＰコア４により、マルチプレクサ２６０を介して、ラ ッチ２９２、２８８、２８４及び２８０の格納部に各々提供される。１／４定格 及び１／８では、スケールされたコードブックゲイン値−２Ｇ（＋ ２．０ｄＢステップで、Ｇ＝−４．０ｄＢ〜Ｇ＝＋２．０ｄＢ）がＤＳＰコア４ により、マルチプレクサ２６０を介して、ラッチ２９２、２８８、２８４及び２ ８０の格納部に各々提供される。対応するスケールされたコードブックゲイン値 Ｇ²は、マルチプレクサ２６０を介して、ラッチ２９０、２８６、２８２及び２ ７８の格納部に各々提供される。最大定格速度及び１／２定格において、スケー ルされたコードブックゲイン値２Ｇ（＋４．０ｄＢステップで、Ｇ＝−４．０ｄ Ｂ〜Ｇ＝＋８．０ｄＢ）がマルチプレクサ２６０を介して、ラッチ２７６、２７ ２、２６８及び２６４の格納部に各々提供される。１／４定格及び１／８定格で は、スケールされたコードブックゲイン値２Ｇ（＋２．０ｄＢステップで、Ｇ＝ −４．０ｄＢ〜Ｇ＝＋２．０ｄＢ）がマルチプレクサ２６０を介して、ラッチ２ ７６、２７２、２６８及び２６４の格納部に各々提供される。対応するスケール されたコードブックゲイン値Ｇ²は、マルチプレクサ２６０を介して、ラッチ２ ７４、２７０、２６６及び２６２の格納部に各々提供される。マルチプレクサ２ ６０は値をラッチ２６２に直接提供する。ラッチ２６２はラッチ２６４に値を直 接提供する。ラッチ２７６はラッチ２７８に値をマルチプレクサ２４９を介して 提供する。ラッチ２９０はラッチ２９２に値を直接提供する（以下同様）。ラッ チ２６２〜２９２のシフト値及びマルチプレクサ２９４により、マルチプレクサ ２６０を介して循環バッファ２５９内の全てのラッチに値を提供できる。コード ブックサーチにおいて、２つの循環バッファが循環バッファ２５９内に提 供される。知覚的に重み付けされたスピーチサンプルｘＣ（ｎ）、及びコードブ ックゲイン値の格納の次に、重み付けされた合成スピーチサンプルｙＩ（ｎ）の シーケンスがラッチ２１０に提供される。重み付けされた合成スピーチサンプル ｙＩ（ｎ）はラッチ２１０により、乗算器２１６の２つの入力に提供され、乗算 器２１６は重み付けされた合成スピーチサンプルの二乗（ｙＩ（ｎ））²を生成 する。ラッチ２１０も重み付けされた合成スピーチサンプルｙＩ（ｎ）を、乗算 器２１８の第１入力に提供する。ＲＡＭ Ｘ２１２は知覚的に重み付けされたス ピーチサンプルｘＣ（ｎ）を、ラッチ２１４を介して乗算器２１８の第２入力に 提供する。乗算器２１８は積ｘＣ（ｎ）ｙＩ（ｎ）を計算する。新たな二乗（ｙ Ｉ（ｎ））²及び新たな積ｘＣ（ｎ）ｙＩ（ｎ）は、乗算器２１６及び２１８に より、各サイクルで各々計算される。サンプルインデックスｎは０からＬＣ−１ まで、各コードブックベクトルインデックスＩについて変化する。 重み付けされた合成スピーチサンプルの二乗（ｙＩ（ｎ））²はアキュムレー タ２２１に提供される。積ｘＣ（ｎ）ｙＩ（ｎ）はアキュムレータ２３１に提供 される。アキュムレータ２２１は、各コードブックベクトルインデックスＩに対 するＬＣ二乗の合計を計算する。アキュムレータ２３１は各コードブックベクト ルインデックスＩに対するＬＣ積の合計を計算する。 新たな各コードブックベクトルインデックスの前に、ラッチ２２６にはマルチ プレクサ２２４を介して０が提供される。これでアキュムレータ２２１は、現在 のコードブックベクト ルインデックスＩに対する自動相関Ｅｙｌｙｌを計算する準備が整う。アキュム レータ２２１では、二乗（ｙＩ（ｎ））²が加算器２２２の第１入力に提供され る。不足している合計はラッチ２２６により加算器２２２の第２入力に提供され る。新たに計算された不足している合計は加算器２２２により、マルチプレクサ ２２４を介してラッチ２２６に格納される。コードブックベクトルインデックス Ｉに関する全てのＬＣに対する累計の後、自動相関Ｅｙｌｙｌはラッチ２２８に 格納される。 新たな各コードブックベクトルの前に、ラッチ２３６には、マルチプレクサ２ ３４を介して０が提供される。これでアキュムレータ２３１は現在のコードブッ クベクトルインデックスＩに対する交差相関ＥｘＣｙｌを計算する準備が整う。 アキュムレータ２３１では、積ｘＣ（ｎ）ｙＩ（ｎ）が加算器２３２の第１入力 に提供される。不足している合計はラッチ２３６により加算器２３２の第２入力 に提供される。新たに計算された不足合計は、加算器２３２により、マルチプレ クサ２３４を介してラッチ２３６に格納される。コードブックベクトルインデッ クスＩに対する全てのＬＣ値について累計した後、交差相関ＥｘＣｙｌはラッチ ２３８に格納される。 式６２により示されるＭＳＥは、以下に説明する２サイクル処理により計算さ れる。 ２サイクルの第１サイクルにおいて、ラッチ２３８は知覚的に重み付けされた スピーチサンプルと重み付けされた合成スピーチサンプル間の交差相関ＥｘＣｙ ｌを、マルチプレクサ２３０を介して乗算器２４０の第１入力に提供する。制御 要素 ２２０はラッチ２３８により提供されたＥｘＣｙｌをモニタする。ＥｘＣｙｌが マイナスではない場合、ラッチ２９２はスケールされたコードブックゲイン値− ２Ｇを、マルチプレクサ２９６を介して乗算器２４０の第２入力に提供する。そ の積−２ＧＥｘＣｙｌは乗算器２４０により加算器２４２の第１入力に提供され る。ＥｘＣｙｌがマイナスの場合、ラッチ２７６はスケールされたコードブック ゲイン値２Ｇを、マルチプレクサ２９６を介して乗算器２４０の第２入力に提供 する。その積２ＧＥｘＣｙｌは乗算器２４０により、加算器２４２の第１入力に 提供される。加算器２４２の第２入力にはマルチプレクサ２４６を介して０が提 供される。加算器２４２の出力はラッチ２４４に格納される。ＥｘＣｙｌの符号 は制御要素２２０に格納される。ＥｘＣｙｌの１及び０の符号は、ＥｘＣｙｌの マイナス及び非マイナスに各々対応する。ラッチ２６２〜２７６内の値は、ラッ チ２７６の出力をラッチ２６２にマルチプレクサ２６０を介して提供することに より回転する。この回転の後、ラッチ２６２、２６４、２６６、２６８、２７０ 、２７２、２７４及び２７６は、以前、ラッチ２７６、２６２、２６４、２６６ 、２６８、２７０、２７２及び２７４に各々含まれていた値を含むことになる。 ラッチ２７８〜２９２内の値は、ラッチ２９２の出力をラッチ２７８にマルチプ レクサ２９４を介して提供することにより回転する。この回転の後、ラッチ２７ ８、２８０、２８２、２８４、２８６、２８８、２９０及び２９２は、以前、ラ ッチ２９２、２７８、２８０、２８２、２８４、２８６、２８８及び２９０に各 々含まれていた 値を含むことになる。１つの循環バッファはラッチ２６２〜２７６及びマルチプ レクサ２６０を含む。第２循環バッファはラッチ２７８〜２９２及びマルチプレ クサ２９４を含む。循環バッファ２５９内の２つの循環バッファの第１のバッフ ァの値を回転することにより、ラッチ２９２は第１及び第２サイクルに−２Ｇ及 びＧ²を提供する。相関及び交差相関値の各対について、１つのコードブックゲ イン対のセットのみが循環バッファ２５９により提供される。コードブックゲイ ン対のセットが、ＥｘＣｙｌのマイナスの値について、ラッチ２６２〜２７６及 びマルチプレクサ２６０からなる循環バッファにより提供される。コードブック ゲイン対のセットが、ＥｘＣｙｌの非マイナスの値について、ラッチ２７８〜２ ９２及びマルチプレクサ２６０からなる循環バッファにより提供される。 ２サイクルの第２サイクルでは、ラッチ２２８はＥｙｌｙｌを、マルチプレク サ２３０を介して乗算器２４０の第１入力に提供する。マルチプレクサ２９６を 介して、ラッチ２７６及び２９２はコードブックゲイン値Ｇ²を、ＥｘＣｙｌの マイナス及び非マイナスの値に対応して、乗算器２４０の第２入力に各々提供す る。その積Ｇ²Ｅｙｌｙｌは乗算器２４０により、加算器２４２の第１入力に提 供される。加算器２４２の第２入力には、マルチプレクサ２４６を介してラッチ ２４４の出力±２ＧＥｘＣｙｌが提供される。加算器２４２は±２ＧＥｘＣｙｌ ＋Ｇ²Ｅｙｌｙｌをラッチ２４４に格納する。循環バッファ２５９のラッチ２６ ２〜２９２の値は前述したように回転される。 前述の２サイクル処理は、各コードブックインデックスＩ に対するコードブックゲイン値の４つの全ての対（±２Ｇ，Ｇ²）について繰り 返される。現在のＭＳＥ値±２ＧＥｘＣｙｌ＋Ｇ²Ｅｙｌｙｌの計算に続く２サ イクルの間、新たなＭＳＥ値が±２Ｇ及びＧ²値の次の対を用いて計算される。 ラッチ２４４が新たなＭＳＥ値で更新される前に、現在のＭＳＥ値は、ラッチ２ ５０に格納されている現在のコードブックサブフレームに対する最小ＭＳＥと比 較される。現在のＭＳＥ値±２ＧＥｘＣｙｌ＋Ｇ²Ｅｙｌｙｌは、ラッチ２４４ により減算器２４８のプラス入力に提供される。ラッチ２５０は現在の最小ＭＳ Ｅ値を減算器２４８のマイナス入力に提供する。制御要素２２０は減算器２８か ら出力される結果的な差をモニタする。この差がマイナスの場合、現在のＭＳＥ 値は現在のコードブックサブフレームに対する新たな最小ＭＳＥであり、ラッチ ２５０に格納され、それに対応するコードブックベクトルイン 場合、現在のＭＳＥ値は無視される。 各コードブックサブフレームの前に、ＤＳＰコア４は最小化プロセッサ４１２ にコマンドを発送し、制御要素２２０に新コードブックサブフレームが続くこと を知らせる。このコマンドを受信すると、現在のコードブックベクトルインデッ クス及び現在のコードブックゲインインデックスは制御要素２２０において０に 設定される。重み付けされた合成スピーチサンプルの新たな各シーケンスが最小 化プロセッサ４１２に提供される前に、ＤＳＰコア４は最小化プロセッサ４１２ にコマンドを発送し、制御要素２２０に重み付けされた合成スピーチサンプルの 新たな各シーケンスが続くことを知られる。このコマンドを受信すると、制御要 素２２０は現在のコードブックベクトルインデックス及び現在のコードブックゲ インインデックスを１だけインクリメントし、これは１のコードブックベクトル インデックスのインクリメント及び速度に応じて２ｄＢ又は４ｄＢのコードブッ クゲインのインクリメントに対応する。重み付けされた合成スピーチサンプルの 第１シーケンスが最小化プロセッサ４１２に提供される間、現在のコードブック ベクトルインデックス及び現在のコードブックゲインインデックスは１に等しく 、これは０のコードブックインデックスベクトル及び速度に応じて−８ｄＢ又は −４ｄＢのコードブックゲインのインクリメントに対応する。各コードブックサ ブフレームの間、第１ＭＳＥ値はラッチ２５０に格納され、対応するコードブッ クベクトルインデック 要素２２０内で更新される。これは、各コードブックサブフレームで最小ＭＳＥ を初期化するために行われる。最小ＭＳＥ概算に対応するコードブックベクトル インデックス及びコードブックゲインインデックスは、制御要素２２０によりＤ ＳＰコア４に、最小ＭＳＥに対応する交差相関ＥｘＣｙｌの符号と共に提供され る。ＤＳＰコア４はＥｘＣｙｌに関する１を受信すると、最適コードブックゲイ ンを−Ｇに設定する。ＤＳＰコア４は制御要素２２０により提供されるコードブ ックベクトルインデックス概算及びコードブックゲイン概算インデッ クスを使用して、最適コードブックベクトル及び最適コードブックゲインを決定 する。最大定格速度及び１／２定格で、最適コードブックゲィンＧは、コードブ ックゲインインデッ ４ｄＢ及び＋８ｄＢである。１／４定格及び１／８定格で、最適コードブックゲ インＧは、コードブックゲインインデッ ０ｄＢ及び＋２ｄＢである。 コードブックサーチにおいて、式６２のＭＳＥ関数ＭＳＥ（Ｉ，Ｇ）の特性に より、コンピュータ処理を節約できる。現在のコードブックベクトルに対する他 のＭＳＥ計算は、残りのＭＳＥ値が（現在のコードブックベクトルについての計 算が行われていても）ラッチ２５０内に格納された現在の最小ＭＳＥより少ない ＭＳＥ値を生じることはないと判断された場合、中止できる。本実施例では、コ ードブックサーチでのコンピュータ計算を節約するために３つの技術が、最小化 プロセッサ４１２において適用される。ＭＳＥ関数ＭＳＥ（Ｉ，Ｇ）はＧ内で二 次方程式である。１つの二次方程式が各コードブックベクトルインデックスＩに ついて計算される。これら全ての二次方程式は原点Ｇ＝０及びＭＳＥ（Ｉ，Ｇ） ＝０を通る。 第１のコンピュータ処理の節約は、ＥｘＣｙｌの符号に応じて、プラス又はマ イナスのコードブックゲイン値の一方をサーチすることを含む。ＥｘＣｙｌのマ イナスの値及びマイナスのゲイン値は、式６２の項−２ＧＥｘＣｙｌに対してマ イナスの値を生 じる。ＥｘＣｙｌのプラスの値及びプラスのゲイン値も、式６２の項−２ＧＥｘ Ｃｙｌに対してマイナスの値を生じる。なぜなら、式６２の項Ｇ²Ｅｙｌｙｌは 常にプラスで、項−２ＧＥｘＣｙｌのマイナスの値はＭＳＥを最小化する傾向が あるからである。コードブックゲイン対の２つのセットは循環バッファ２５９に 提供され、１つはプラスのコードブックゲイン値で、第２のものはマイナスコー ドブックゲイン値である。このようにして、ゲイン値の４つの対のみが、各コー ドブックベクトルインデックスＩに対して８つのゲイン対の代わりに使用される 。 第２のコンピュータ処理節約方法は、ＭＳＥ関数の二次方程式的特徴に基づい て、現在のコードブックベクトルのコードブックサーチ処理での他のＭＳＥ値の 計算を中止することを含む。ＭＳＥ関数ＭＳＥ（Ｉ，Ｇ）は、単調に増加するコ ードブックゲイン値について計算される。プラスのＭＳＥ値が現在のコードブッ クベクトルについて計算されたとき、現在のコードブックベクトルに対する残り 全てのＭＳＥ計算は、対応するＭＳＥ値が現在のＭＳＥ値より大きいとして中止 される。 第３のコンピュータ処理節約方法は、ＭＳＥ関数の二次方程式的特徴に基づい て、現在のコードブックインデックスベクトルのコードブックサーチ処理での他 のＭＳＥ値の計算を中止することである。ＭＳＥ関数ＭＳＥ（Ｉ，Ｇ）は、単調 に増加するコードブックゲイン値について計算される。ＭＳＥ値が、新たな最小 ＭＳＥではないと判断された現在のコー ドブックベクトル内で計算されるとき、及びＭＳＥ値が、新たな最小ＭＳＥであ ると既に判断された現在のコードブックベクトル内で計算されたとき、現在のコ ードブックベクトルでの残り全てのＭＳＥ計算は、残りのＭＳＥ値は新たなＭＳ Ｅより小さくなくことはないとして中止される。以上３つのコンピュータ処理節 約方法により、最小化プロセッサ４１２内の電力消費を著しく削減できる。 ブロック８４ではコードブック値が量子化される。ブロック８６は全てのサブ フレームが処理されたかチェックする。全てのコードブックサブフレームがまだ 処理されていない場合、フローはブロック８０に戻る。全てのコードブックサブ フレームが処理さている場合、フローはブロック８８に進む。ブロック８８は全 てのピッチサブフレームが処理されたかチェックする。全てのピッチサブフレー ムがまだ処理されていない場合、フローはブロック７０に戻る。全てのピッチサ ブフレームが処理されている場合、フローはブロック９０に進む。 ブロック９０では、エンコード結果が特定フォーマットでパックされる（pack ed）。最大定格速度（full rate）で、２２バイトのデータがマイクロプロセッ サ（図示されず）により読み込まれる。１／２定格（half rate）では、１０バ イトが読み込まれ、１／４では５バイト、１／８では２バイト読み込まれる。最 大定格速度では１１のパリティチェックビットが発生されてエラー校正が行われ 、最大定格速度データの最上位１８ビットの検出が行われる。 送信器でのエンコーダは、フィルタメモリを更新するために、受信器でのデコ ーダの状態を保持しなければならない。このフィルタメモリはエンコーダにより 、ピッチ及びコードブックサーチ処理に用いられる。本実施例では、エンコーダ は全てのコードブックサブフレームの後に使用されるデコーダ形式を含んでいる 。 次に説明するデコーディング動作が、エンコーダの一部としてＤＳＰコア４内 で行われる。図１１において、現在のコードブックサブフレームについて決定さ れた最適コードブッ スケールされたコードブックベクトルＣｄ（ｎ）を発生するのに使用される。１ ／８の速度を除き、コードブック５０２には現在のコードブックサブフレームに ついて決定された最適 る励起ベクトルを乗算器５０４の第１入力に提供する。 １／８の速度の場合、 疑似ランダムシーケンスがＣｄ（ｎ）に対して疑似ランダムベクトル発生器５０ ０により発生され、このシーケンスは乗算器５０４の第１入力に提供される。現 在のコードブックサブフレームについて決定された最適コードブ シーケンスは受信器のデコーダの場合と同一の疑似ランダム発生動作により発生 される。 スケールされたコードブックベクトルＣｄ（ｎ）はピッチ合成フィルタ５０６ に提供され、このフィルタはフォルマント残余Ｐｄ（ｎ）を発生する。ピッチ合 成フィルタメモリは、発 生したスピーチの最後のサンプルから得られる最終状態により初期化される。ピ ッチ合成フィルタ５０６は、現在のピッ ピッチゲインは０に設定される。ピッチ合成フィルタメモリの最終状態は、前述 したように次のピッチサブフレームに対するスピーチを発生するため及び次のピ ッチサーチに使用するために、及びエンコーダでのデコーディング動作用に保持 される。 重み付けされたフォルマント合成フィルタ５０８は、フォルマント残余Ｐｄ（ ｎ）から出力Ｙｄ（ｎ）を発生する。このフィルタは、発生されたスピーチの最 後のサンプルから得られる最終状態により初期化される。現在のサブフレームに ついて補間されたＬＳＰ値から計算されたＬＰＣ係数は、このフィルタに対する 係数として用いられる。このフィルタの最終状態は、次のコードブックサブフレ ームに対してスピーチを発生するために使用され、次のピッチ及びコードブック サーチで使用される。 ブロック４４及び５０に示すデコーディング動作はＤＳＰコア４で行われる。 ＡＳＩＣはマイクロプロセッサ（図示されず）からマイクロプロセッサインター フェース４２を介してパケットを特定フォーマットで受信する。ＤＳＰコア４は このパケット内のデータをデコードし、スピーチサンプルを合成するためにそれ を使用し、これらサンプルはＰＣＭインターフェース２を介してコーデック（co dec）（図示されず）に 供給される。ＤＳＰコア４では、受信したパケットを開き、スピーチサンプルを 合成するために必要なデータを得る。そのデータはエンコーディング速度、ＬＳ Ｐ周波数、及びその速度での対応するサブフレームに関するピッチとコードブッ クパラメータを含む。受信したパケットデータからのスピーチサンプルの合成は 、図１２に示すようにＤＳＰコア４で行われる。 図１２において、現在のコードブックサブフレームに対応 Ｃｄ（ｎ）を発生するためにデコーダにより使用される。１／８の速度を除き、 コードブック５２２には現在のコードブッ が提供され、その結果、対応する励起ベクトルを乗算器５２４の第１入力に提供 する。１／８の速度の場合、疑似ランダムシーケンスがＣｄ（ｎ）に対して疑似 ランダムベクトル発生器５０により発生され、乗算器５２４の第１入力に提供さ れる。このシーケンスは受信器でデコーダにより用いられるのと同一の疑似ラン ダム発生動作により発生する。現在のコードブックサブフレームに対応する最適 コードブックゲイン値 スケールされたコードブックベクトルＣｄ（ｎ）はピッチ合成フィルタ５２６ に提供され、このフィルタはフォルマント残余Ｐｄ（ｎ）を発生する。ピッチ合 成フィルタメモリは、発生されたスピーチの最後のサンプルから得られる最後の 状態 により初期化される。ピッチ合成フィルタ５２６は、現在の チゲインは０に設定される。このピッチ合成フィルタの最終状態は保存され、前 述したように次のピッチサプフレームに対するスピーチを発生するときに使用さ れる。重み付けされたフォルマント合成フィルタ５２８は、フォルマント残余Ｐ ｄ（ｎ）から出力Ｙｄ（ｎ）を発生する。このフィルタは、発生されたスピーチ の最終サンプルから得られる最後の状態により初期化される。現在のサブフレー ムについて補間されたＬＳＰ値から計算されたＬＰＣ係数は、このフィルタ用の 係数として使用される。フィルタの最終状態は保存され、次のコードブックサブ フレームに対してスピーチを発生するときに使用される。 デコードされたスピーチＹｄ（ｎ）は後フィルタ（post-filter）５３０に提 供され、このフィルタは本実施例では、デコードされる現在のサプフレームに関 するＬＰＣ係数に基づくロングターム後フィルタ（long term post-filter）５ ３０である。後フィルタ５３０は再構成されたスピーチサンプルＹｄ（ｎ）を濾 波し、濾波されたスピーチをゲイン制御５３２に提供する。ゲイン制御５３２は 出力スピーチｓｄ（ｎ）を制御し、自動ゲイン制御（ＡＧＣ）を行う能力を持っ ている。 以上、好適実施例の説明により、当業者は本発明を実施又は使用できるもので ある。当業者は本発明に様々の修正を施すことができ、ここで定義された基本原 則は発明的工程を含 まずに他の実施例にも適用できる。従って、本発明はこの明細書で説明された実 施例に限定されず、ここで説明された原則及び新規な特徴を含む広範な範囲で適 用できる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ Ｈ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ ，ＧＥ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ， ＶＮ (72)発明者 シン、ランディープ アメリカ合衆国、カリフォルニア州 92126、サン・ディエゴ、カミニト・アル バレズ 10466 (72)発明者 サカマキ、チャールス・イー アメリカ合衆国、カリフォルニア州 92128、サン・ディエゴ、ビア・ミラノ 12166 (72)発明者 ツァイ、ミン−チャン アメリカ合衆国、カリフォルニア州 92130、サン・ディエゴ、ミストラル・プ レイス 4427 (72)発明者 カンタク、プラシャント アメリカ合衆国、カリフォルニア州 92111、サン・ディエゴ、ナンバー 23、 アーンスクリフ・プレイス 3625

Claims (1)

1. 【特許請求の範囲】 １．再帰的コンボリューション計算を実行し、前記再帰的コンボリューションの 結果を提供するＤＳＰコア手段と、 前記再帰的コンボリューションの結果を入力し、この再帰的コンボリューショ ンの結果に応じて最小化サーチを実行する最小化プロセッサ手段と、 を具備することを特徴とするボコーダ。 ２．前記ＤＳＰコア手段は前記再帰的コンボリューションを第１シーケンス及び 第２シーケンスに基づいて行い、前記ＤＳＰコアは、 前記再帰的計算を実行する計算手段と、 前記第１シーケンスを格納及び提供する第１ランダムアクセスメモリ手段と、 前記第２シーケンスを格納及び提供する第２ランダムアクセスメモリ手段と、 追加のシーケンシャルデータを格納及び提供する第３ランダムアクセスメモリ 手段と、 を具備することを特徴とする請求項１記載のボコーダ。 ３．一連のデータに基づいてブロック正規化を実行する手段を更に具備すること を特徴とする請求項１記載のボコーダ。 ４．量子化された音響データを入力する入力部、及び出力部 を有するＤＳＰコアと、 前記ＤＳＰコアの出力部に接続される入力部を有する最小化プロセッサ、 を具備することを特徴とするボコーダ。 ５．第１音響データを入力する入力部、及び出力部を有する量子化された音響イ ンターフェースを更に具備し、前記ＤＳＰコアの入力部は前記量子化された音響 インターフェースの出力部に接続されることを特徴とする請求項４記載のボコー ダ。 ６．マイクロプロセッサデータを入力する入力部、及び出力部を有するマイクロ プロセッサインターフェースを更に具備し、前記量子化された音響インターフェ ースは第２入力部を有し、この量子化された音響インターフェースの第２入力部 は前記マイクロプロセッサインターフェース出力部に接続されることを特徴とす る請求項５記載のボコーダ。 ７．クロック信号を入力する入力部、及び出力部を有するクロック発生器を更に 具備し、前記ＤＳＰコアは前記クロック発生器出力部に接続されることを特徴と する請求項４記載のボコーダ。 ８．第１シーケンス及び第２シーケンスの間で再帰的コンボリューションを実行 する方法であって、 初期コンボリューションを実行し、 ステップインデックスが偶数かテストし、 第１メモリ要素から前記第１シーケンスを検索し、 第２メモリ要素から前記第２シーケンスを検索し、 前記ステップインデックスが偶数の場合、第３メモリ要素から得られる部分的 コンボリューション結果を検索し、 前記検索された第１シーケンス、前記検索された第２シーケンス及び前記検索 された部分的コンボリューション結果に従って部分的コンボリューションを実行 し、 前記ステップインデックスが偶数の場合、前記部分的コンボリューションの結 果を前記第２メモリ要素に格納し、 前記ステップインデックスが奇数の場合、前記第２メモリ要素から部分的コン ボリューションを検索し、 前記検索された第１シーケンス、前記検索された第２シーケンス及び前記検索 された部分的コンボリューションに従って、部分的コンボリューションを行い、 前記ステップインデックスが奇数の場合、前記部分的コンボリューションの結 果を、前記第３メモリ要素に格納することを特徴とする方法。 ９．循環バッファから以前に発生されたコンボリューションを検索するステップ を更に具備することを特徴とする請求項８記載の方法。 １０．ブロック正規化を実行する装置であって、 一組の値を入力し、前記一組の値の入力値の大きさを判断し、対応する大きさ 値を提供する大きさ決定手段と、 前記大きさ値を入力し、部分的統合値を入力し、次の部分統合値を提供するＯ Ｒゲート手段と、 前記次の部分的統合値を入力し、前記部分的統合値を提供するレジスタ手段と 、 を具備し、前記レジスタ手段内に残っている最終値は正規化因数を示すことを特 徴とする装置。 １１．前記大きさ決定手段は、 前記一組の値を入力し、前記値がマイナスのとき、前記値のビットを選択的に 反転する反転手段と、 前記値がマイナスのとき、前記選択的にビット反転された値に１ビットを加算 する加算手段、 を具備することを特徴とする請求項１０記載の装置。 １２．前記正規化因数に従って、シフト正規化値を決定し、前記シフト正規化値 を提供するシフトレジスタ手段と、 前記シフト正規化値を入力し、前記シフト正規化値に従って第２組の値をシフ トするバレルシフター手段、 を更に具備することを特徴とする請求項１０記載の装置。