KR0151031B1 - 디지탈 필터회로와 그 신호 처리방법 - Google Patents

디지탈 필터회로와 그 신호 처리방법 Download PDF

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Abstract

본 발명은 디지탈 필터회로 및 그 신호처리방법이 개시되어 있다.
본 발명은 소정의 전달함수를 갖는 디지탈 IIR필터에 있어서, 이 전달함수의 1차 폴계수와는 진폭은 같고 반대 부호를 갖는 전통과필터의 전달함수를 설정하고, 이 전달함수와 상기 설정된 전통과필터의 전달함수를 합성하여 1차 폴이 제거된 새로운 전달함수를 산출하여 입력신호를 이 새로운 전달함수에 의해 신호처리함으로써 입출력특성의 변화없이 신호처리를 고속화할 수 있는 효과가 있다.

Description

디지탈 필터회로와 그 신호처리방법
제1도는 종래의 아날로그 메인 프리엠퍼시스회로의 블럭도이다.
제2도는 제1도에 도시된 회로의 전달함수에 의해 구현된 블럭도이다.
제3도는 제1도에 도시된 회로의 전달함수의 진폭응답특성도이다.
제4도는 일반적인 디지탈 IIR필터의 회로도이다.
제5도는 IIR필터를 이용한 종래의 디지탈 메인 프리엠퍼시스회로의 회로도이다.
제6도는 제5도에 도시된 회로의 입력신호의 파형도이다.
제7도는 제5도에 도시된 회로의 출력신호의 파형도이다.
제8a도 내지 제8d도는 제5도에 도시된 귀환부의 동작타이밍도이다.
제9도는 본 발명에 의한 디지탈 필터회로의 일 실시예에 따른 회로도이다.
제10도는 본 발명의 이해를 돕기 위한 비선형필터회로의 입출력특성도이다.
제11도는 본 발명의 적용되는 선형 IIR필터를 위한 전통과필터의 계수의 특성을 나타내는 도면이다.
제12도는 본 발명이 적용되는 비선형 IIR필터를 위한 전통과필터의 계수의 특성을 나타내는 도면이다.
제13도는 본 발명이 적용된 디지탈 메인 프리엠퍼시스회로의 개략적인 회로도이다.
제14도는 제13도를 레지스터 트랜스퍼 로직으로 나타낸 상세회로도이다.
제15도는 제14도에 도시된 회로의 출력신호의 파형도이다.
제16a도 내지 제16e도는 제14도에 도시된 귀환부의 동작타이밍도이다.
본 발명은 디지탈 필터회로 및 그 신호처리방법에 관한 것으로서 특히 디지탈 IIR(Infinite Impulse Response)필터의 신호처리를 고속화하는 디지탈 필터회로 및 그 신호처리방법에 관한 것이다.
일반적으로 영상신호를 기록계에서 주파수변조하고 재생계에서 주파수복조하면 주파수변조 및 복조시 주파수에 비례하는 노이즈가 혼입되는 문제점이 발생된다. 이 노이즈를 삼각노이즈가 하고, 이 삼각노이즈로 인하여 재생영상신호의 신호대 잡음(Signal/Noise:S/N)비가 저하된다.
이 재생영상신호의 S/N비의 저하를 방지하기 위해 기록계에서 프리엠퍼시스처리하여 신호의 고역성분을 부스트 업(boost up)시키고, 재생계에서 강조된 신호의 고역성분을 디엠퍼리스처리하여 부스트 다운(boost down)시킨다.
제1도는 종래의 아날로그 메인 프리엠퍼시스회로의 회로도로서, 콘덴서(C)와 저항들(Ra,Rb)로 구성된다.
제1도에 있어서, 입력신호가 저주파성분일 때는 콘덴서(C)를 거치지 않은 전압비를 갖는 출력신호가 출력된다.
그리고, 입력신호가 고주파성분일 때는 콘덴서(C)를 거친 전압비를 갖는 출력신호가 출력된다.
그리고, 이득저하를 막기 위해 증폭기(101)를 이용하여 증폭기 이득(A)을 다음과 같이 상기 출력신호에 가한다.
제1도와 같은 아날로그필터의 라플라시안 전달함수는 식(1)과 같다.
여기서, S는 샘플링 레이트(sampling rate)이다. 이때,
라 하면
상기 식(1)의 전달함수는 식(2)와 같이 표현할 수 있으며, 이를 구현한 블럭도는 제2도에 도시되어 있다.
상기 식(2)는 원신호에 하이패스필터를 거친 출력을 가산한 형태가 된다.
제3도는 제1도에 도시된 회로의 전달함수의 진폭응답특성도로서, 입력신호가 고주파성분일 수록 큰 진폭을 갖는 출력신호가 출력된다.
상기 식(1)과 같은 전달함수를 갖는 아날로그필터를 IIR필터를 이용하여 디지탈화할 수 있다.
제4도는 일반적인 디지탈 IIR필터의 회로도이다.
제4도에 도시된 바와 같이, IIR필터는 FIR(Finite Impulse Response)필터와는 달리 귀환부(312)를 사용하며, 귀환부(312)에 사용되는 지연기(308,310, …)의 갯수는 필터의 구조로서 결정된다.
일반적인 IIR필터의 전달함수는 식(3)과 같다.
상기 식(3)에서 알 수 있는 바와 같이 분모부분은 제로(zero)를 분자부분은 폴(pole)을 각각 나타낸다.
만일 IIR필터가 1차 폴을 갖는 경우 1차 폴의 산출 및 산출된 출력을 가산하는 과정에는 단지 1개의 지연기만 사용된다. 즉, 1차계수 b1의 존재로 인하여 1차 폴계수산출 및 가산연산을 승산기(309) 및 가산기(307)에서 1클럭동안에 수행하여야 하므로 회로의 신호처리속도가 저하된다. 즉, 디지탈 필터회로를 구동시키는 클럭의 1주기에 해당하는 시간이 1차 폴의 계수산출에 필요한 시간과 산출된 계수를 가산연산하는 데 소요되는 시간의 합계보다 길어야 하므로 하드웨어를 구현하려면 신호처리속도가 제한된다.
이와 같은 IIR필터를 이용하여 구성된 디지탈 메인 프리엠퍼시스회로를 제5도 내지 제8d도를 결부시켜 설명하기로 한다.
제5도는 제1도에 도시된 회로를 IIR필터로 구성한 회로도이다.
제5도에 도시된 회로의 Z변환 전달함수는 상기 식(3)에서 1차 폴을 갖는 경우로서 식(4)와 같이 표현할 수 있다.
제5도에 도시된 회로의 동작을 설명하면 다음과 같다.
제5도에 의하면, 입력신호(In)는 a0의 이득을 갖는 증폭기(401)를 통해 가산기(402)에 입력된다. 도한, 입력신호(In)는 래치(403)에서 래치된 후 a1의 이득을 갖는 증폭기(404)를 통해 가산기(402)에 입력된다.
이때, 입력신호(In)의 파형도는 제6도에 도시된 바와 같은 멀티버스트신호이며, 500KHz, 1MHz, 2MHz, 3MHz, 3.58MHz, 4.2MHz 등이다.
가산기(402)에서는 증폭기(401)의 출력과 증폭기(404)의 출력을 가산하고, 그 출력은 가산기(405)에 입력된다. 가산기(405)의 출력은 A의 이득을 갖는 증폭기(408)를 통해 제7도에 도시된 바와 같이 고주파수성분이 강조되어 출력됨과 동시에 래치(406)에 래치된 후 다시 b1의 이득을 갖는 증폭기(407)를 통해 가산기(405)에 귀환입력된다.
이때, 귀환부(409)는 상기 식(4)의 1차 폴(b1)에 의해 회로의 신호처리속도를 감소시킨다. 즉, IIR필터가 1차 폴을 갖는 경우 1개의 지연기(래치(406))만을 사용하여 1클럭주기동안 증폭기(407)에서 래치(406)로부터 출력되는 신호를 계수 b1과 승산하는 과정과 가산기(405)에서 가산하는 과정이 수행되어야 한다. 즉, 제8a도 내지 제8d도에 도시된 바와 같이 25MHz의 클럭을 사용하는 경우, 40ns의 1클럭주기동안 18ns의 폴계수산출시간과 15ns의 추출된 계수의 가산시간, 7ns의 마진시간을 갖는다.
따라서, 안정된 동작을 위해서 회로의 최대 클럭속도는 1차 폴(b1) 산출에 필요한 시간 즉, 증폭기(407)에서 승산연산에 의한 지연과 가산기(405)에 의한 게이트 지연의 합산시간보다 길어야 하므로 하드웨어를 구현하려면 속도제약사항이 된다.
이를 해결하기 위하여, 전체시스템을 초고속소자화하든지 샘플링클럭비를 낮추어야 한다. 전체시스템을 초고속소자화하면 가격이 상승되는 문제점이 발생하고, 샘플링클럭비를 낮추면 성능이 저하되는 문제점이 있었다.
상술한 문제점을 극복하기 위하여, 본 발명의 목적은 디지탈 IIR필터의 1차 폴의 계수와 같은 진폭을 가지면서 반대부호를 갖는 전통과필터를 이용하여 1차 폴을 제거하여 고속으로 동작하는 디지탈 필터회로의 신호처리방법을 제공하는 데 있다.
본 발명의 다른 목적은 디지탈 IIR필터에 있어서, 1차 폴 추출시 단일 클럭주기내에서 행해지는 계수산출과정과 산출된 계수의 가산과정을 분리하여 단일 클럭주기내에서 각각 처리하여 입출력변동없이 귀환에 의한 신호처리의 연산속도저하를 개선하고 간단한 하드웨어로서 구현하는 디지탈 필터회로를 제공하는데 있다.
본 발명의 또 다른 목적은 IIR필터를 이용하여 1차 폴 추출시 단일 클럭주기내에서 행해지는 계수산출과정과 산출된 계수의 가산과정을 분리하여 단일 클럭주기내에서 각각 처리하여 입출력변동없이 귀환에 의한 신호처리의 연산속도저하를 개선하는 디지탈 메인 프리엠퍼시스회로 및 그 신호처리방법을 제공하는데 있다.
상술한 목적을 달성하기 위하여, 본 발명에 의한 디지탈 필터회로의 신호처리방법은 소정의 전달함수를 갖는 디지탈 필터회로를 통해 신호를 처리하는 방법에 있어서;
소정의 전달함수(H11(Z))를 갖는 제1필터회로에 신호를 입력하는 단계; 상기 제1필터회로의 출력신호를 상기 전달함수(H11(Z))의 1차 폴계수와는 진폭은 같고 반대 부호의 전달함수(H12(Z))를 갖는 제2필터회로에 입력하는 단계; 상기 전달함수(H11(Z))와 상기 전달함수(H12(Z))를 합성하여 상기 전달함수(H11(Z))에서 1차 폴을 제거한 전달함수(H13(Z))를 얻는 단계; 및 상기 제2필터회로의 출력신호를 상기 전달함수(H13(Z))를 통해 얻는단계를 포함함을 특징으로 하고 있다.
(여기서,
본 발명에 의한 디지탈 필터회로는 입력신호를 소정의 제로계수와 연산하여 출력하는 제1연산수단; 상기 입력신호를 적어도 1클럭이상의 소정시간 지연하는 복수개의 제1지연수단; 상기 복수개의 지연수단의 각 출력신호를 지연시간에 대흥하는 1차 이상의 소정의 제로계수와 각각 연산하는 복수개의 제2연산수단; 상기 제1연산수단의 출력신호와 상기 복수개의 제2연산수단의 출력신호를 합성하는 제1합성수단; 출력신호를 적어도 2클럭이상의 소정시간 지연하는 복수개의 제2지연수단, 상기 복수개의 제2지연수단의 각 출력신호를 지연시간에 대응하는 적어도 2차이상의 소정의 폴계수와 연산하는 복수개의 제2연산수단으로 되어 있는 귀환수단; 및 상기 제1합성수단의 출력신호와 상기 귀환수단의 출력신호를 합성하여 상기 출력신호를 출력하는 제2합성수단을 포함하여, 상기 필터회로는 소정의 전달함수(H(Z))를 갖는 것을 특징으로 하고 있다.(여기서, 상기 전달함수는
이고, a0',=a0, a1'-a1-a0b1, a2'=-a1b1, …, b1'=(b1-b1)=0, b2'=(b2-b1 2), b3'=(b3-b1b2), …는 연산수단이 갖고 있는 소정의 이득을, Z-1는 지연수단을 나타냄)
이하, 첨부된 도면을 참조하여 본 발명에 의한 디지탈 필터회로 및 그 신호처리방법의 바람직한 실시예를 설명하기로 한다.
우선, 디지탈 IIR필터의 신호처리를 고속화하기 위한 전통과필터합성과정을 기술한다. 그러나, 이 과정에는 두가지 제약조건이 있는데 필터합성에 의한 결과로 인하여, 전체시스템의 입출력특성 및 필터의 안정도 조건이 변화해서는 안된다.
식(5)는 본 발명에서 채용한 전통과필터의 전달함수이고, 식(6-1)은 상기 (3)식에서 기술한 일반적인 IIR필터회로의 전달함수와 상기 (5)식에서 기술한 전통과필터의 전달함수를 합성한 형태이다.
상기 식(3)에서 기술한 일반적인 IIR필터의 전달함수(H1(Z))는 1차 폴 계수(b1)가 존재하며 이것은 고속동작을 저해한다.
상기 식(5)의 전통과필터의 전달함수(H3(Z))의 1차 폴과 제로의 계수(b1)값은 IIR필터의 전달함수(H1(Z))의 계수(b1)와 일치하지만 그 부호는 반대이다. 또한, 상기 식(5)의 전달함수(H3(Z))는 약분되어 1이 되기 때문에 두 전달함수 H1(Z), H3(Z)의 합성에 의해서는 H1(Z)의 전달함수특성은 변화하지 않는다.
따라서, 고속화하려는 IIR필터의 전달함수(H1(Z))의 1차 폴계수(b1)가 1보다 작다면 IIR필터는 안정하고, 합성되는 전통과필터의 전달함수(H3(Z))도 안정하다. 그러므로 합성후 필터의 안정도 조건 또한 안정함을 알 수 있다.
상기 식(6-1)의 분모계수는 합성후 다음과 같이 전개된다.
상기 식(6-2)의 전개식에서 (b1-b1)=0이 되므로 1차 폴은 소거된다. 그리고, 분자계수는 다음과 같이 전개된다.
따라서,
상기 식(7)은 식(6-2)와 식(6-3)로부터 얻은 일반항 형태로서, IIR필터와 전통과필터를 합성하면 1차 폴이 소거될 뿐만 아니라 전달함수의 입출력특성은 변화하지 않기 때문에 IIR필터의 안정도를 유지한다.
상기 식(7)에 도시된 전달함수를 구현한 디지탈 IIR필터회로는 제9도에 도시되어 있다.
제9도에 도시된 바와 같이, 2차 폴 이상에서는 폴계수의 산출과 산출된 계수의 가산연산을 각각의 래치(508,510)에서 연산할 수 있으므로 신호처리를 고속화할 수 있다.
즉, 2차 폴(b2')을 계산할 때, 래치(508)에서 래치된 가산기(507)의 출력신호는 증폭기(509)에서 2차 폴에 대한 계수를 산출한 후 래치(510)에서 다시 래치되어 가산기(507)에 귀환입력된다.
한편, 선형성이란 임의의 X값을 입력하여 그 출력이 Y일 때 a*X의 입력에 대하여 출력되는 값이 a*Y인 경우를 말하면, 선형회로는 이 선형성을 유지하며, 비선형회로는 입출력값이 이 선형성을 유지하지 않는 경우에 적용되는 경우라고 볼 수 있다.
제10도는 대표적인 비선형 디지탈 필터회로의 입출력특성을 나타내고 있다. 출력함수(Ya)는 입력주파수(Fa)와, 입력값(Xa)의 크기에 관하여 비선형적으로 결합되어 결정된다.
본 발명은 식(3)의 전달함수에서 분모 및 분자계수가 선형계수를 갖는 선형 IIR 필터회로뿐만 아니라 식(3)의 전달함수에서 분모 및 분자계수가 비선형계수를 갖는 비선형 IIR필터회로에도 적용된다.
따라서, 디지탈 IIR필터 회로의 비선형 특성을 가지기 위하여 합성되는 전통과필터의 분모 및 분자계수 b1의 값에도 커브특성을 갖는다.
제11도는 본 발명이 적용되는 선형 IIR필터의 신호처리를 고속화하기 위한 전통과필터의 계수의 선형특성을 나타내고 있으며, 제12도는 본 발명이 적용되는 비선형 IIR필터회로의 신호처리를 고속화하기 위한 전통과필터의 계수의 커브특성을 나타내고 있다.
즉, 선형 IIR필터에서는 전통과필터의 계수(b1)가 선형특성을 갖도록 설정하고, 비선형 디지탈 IIR필터에서는 전통과필터의 계수(b1)가 비선형특성을 갖도록 설정한다.
이어서, 본 발명이 적용된 디지탈 메인 프리엠퍼시스회로를 제12도 내지 제16e도를 결부시켜 설명하기로 한다.
IIR필터로 구성되는 디지탈 메인 프리엠퍼시스회로에서 1차 폴을 제거하여 신호처리를 고속화하기 위해서 2가지 알고리즘을 제안한다.
첫 번재는 상술한 전통과필터를 이용하는 방법이다.
디지탈 메인 프리엠퍼시스회로의 전달함수(H2(Z))는 상기 식(4)에 도시된 바와 같으며, 전통과필터의 전달함수(H3(Z))는 식(5)에 도시된 바와 같을 때 메인 프리엠퍼시스회로에 전통과필터를 합성한 후의 전달함수는 식(8-1)과 같이 재구성할 수 있다.
상기 식(8-2)와 상기 식(8-3)은 상기 식(8-1)을 계산한 결과이며, 상기 식(8-4)는 상기 식(8-3)의 각 계수를 치환한 결과이며, 상기 식(4)의 계수 a0,a1,b1는 상수이므로 a0', a1', a2', b1'도상수로 치환된다. 즉, 치환된 계수를 얻기 위하여 별개의 연산을 필요로 하지 않는다. 상기 식(8-4)와 상기 식(4)를 비교해 보면 전통과필터에 의해 1차 폴이 소거된 것을 알 수 있다.
두 번째는 바로 전 출력을 현재 출력에 대입하는 방법이다.
상기 식(3)에서 기술한 IIR필터의 전달함수는 다음과 같이 재구성할 수 있다.
따라서, 상술한 2가지 방법을 통해 얻어진 상기 식(9) 및 식(13)에 도시된 전달함수에 의한 회로구성은 다양한 형태로 구현이 가능하다. 제13도는 IIR필터로 구성된 디지탈 메인 프리엠퍼시스회로의 일 실시예의 개략적인 회로도이다.
그리고, 제13도를 이용하여 제14도와 같은 단위소자수준의 설계(Resister Transfer Level:RTL)의 회로로 구성할 수 있다.
제14도에 의하면, 제5도와 같이 입력되는 멀티버스트신호(In)는 a0의 이득을 갖는 증폭기(701)를 통해 증폭된 후 래치(702)에 래치된다.
그리고, 멀티버스트신호(In)는 래치(704)에서 래치된 후 a1-a0b1의 이득을 갖는 증폭기(705)를 통해 래치(706)에 래치된다.
또한, 래치(704)의 출력은 래치(707)에서 래치된 후 -a1b1의 이득을 갖는 증폭기(708)를 통해 래치(709)에 래치된다.
각 래치들(702,706)의 출력은 가산기(703)에서 가산되고 다시 래치(711)에서 래치된다. 래치(711)의 출력과 래치(710)의 출력은 가산기(712)에서 가산되어 래치(713)에 래치된다.
래치(713)의 출력과 -b2의 이득을 갖고 귀환되는 증폭기(716)의 출력은 가산기(714)에서 가산된 후 래치(718)를 통해 A의 이득을 갖는 증폭기(719)에 입력된다.
또한, 가산기(714)의 출력은 래치(715)를 통해 -b2의 이득을 갖는 증폭기(716)에 입력되어 증폭된 후 래치(717)를 통해 가산기(714)로 귀환된다.
제5도와 같은 입력에 대해 증폭기(719)로부터 출력되는 신호는 제15도에 도시된 바와 같다. 이때, 제15도에 도시된 출력특성은 제7도의 출력특성과 동일함을 알 수 있다.
이때, 가산기(703,712,714)의 후단에 래치(711,713,718)를 두는 것은 가산기가 정확한 가산연산을 하기 위해서이다.
여기서, 소정의 이득을 갖는 증폭기들은 연산증폭기를 사용할 수 있으며, 연산이 복잡하면 연산증폭기 대신 롬을 사용할 수 있다.
따라서, 본 발명은 종래의 단일클럭내의 다수의 신호처리과정(폴계수 계산, 가산연산)의 각각의 처리로 분할되어 제16a도 내지 제16e도에 도시된 바와 같이 1클럭동안에 수행해야 하는 신호처리과정이 1개를 넘지 않는다.
본 발명은 주파수변조시의 엠퍼시스회로 및 복조시의 디엠퍼시스회로에 모두 이용가능하다. 또한, 본 발명은 디지탈 IIR필터 전반에 광범위하게 사용될 수 있고, 통신분야에서는 이퀄라이저 등에 사용될 수 있다.
상술한 바와 같이, 본 발명은 1차 폴은 갖는 디지탈 IIR필터를 전통과필터와 합성하여 1차 폴을 제거함으로써 입출력특성의 변동없이 신호처리속도를 최대 2배까지 고속화할 수 있는 효과가 있다.
또한, 본 발명은 단일 클럭내의 다수의 신호처리를 분할하여 단일클럭동안 단일 신호처리를 하여 초고속소자가 필요한 부분을 다른 신호처리부분과 같은 신호처리속도로 유지할 수 있도록 함으로써 성능을 향상시키고, 또한, 간단한 하드웨어로 구현하여 코스트를 절감하는 효과가 있다.

Claims (12)

  1. 소정의 전달함수를 갖는 디지탈 필터회로를 통해 신호를 처리하는 방법에 있어서, 소정의 전달함수(H11(Z))를 갖는 제1필터회로에 신호를 입력하는 단계; 상기 제1필터회로의 출력신호를 상기 전달함수(H11(Z))의 1차 폴계수와는 진폭은 같고 반대 부호의 전달함수(H12(Z))를 갖는 제2필터회로에 입력하는 단계; 상기 전달함수(H11(Z))와 상기 전달함수(H12(Z))를 합성하여 상기 전달함수(H11(Z))에서 1차 폴을 제거한 전달함수(H13(Z))를 얻는 단계; 및 상기 제2필터회로의 출력신호를 상기 전달함수(H13(Z))를 통해 얻는 단계를 포함함을 특징으로 하는 디지탈 필터회로의 신호처리방법.
    (여기서,
  2. 제1항에 있어서, 상기 제2필터회로의 전달함수(H12(Z))의 분모 및 분자계수가 선형특성을 갖도록 설정하여 선형 필터회로에 적용함을 특징으로 하는 디지탈 필터회로의 신호처리방법.
  3. 제1항에 있어서, 상기 제2필터회로의 전달함수(H12(Z))의 분모 및 분자계수가 커브특성을 갖도록 설정하여 비선형 필터회로에 적용함을 특징으로 하는 디지탈 필터회로의 신호처리방법.
  4. 소정의 전달함수를 갖는 디지탈 메인 프리엠퍼시스회로를 통해 신호를 처리하는 방법에 있어서, 소정의 전달함수(H21(Z))를 갖는 제1필터회로에 신호를 입력하는 단계; 상기 제1필터회로의 출력신호를 상기 전달함수(H21(Z))의 1차 폴계수와는 진폭은 같고 반대 부호의 전달함수(H22(Z))를 갖는 제2필터회로에 입력하는 단계; 상기 전달함수(H21(Z))와 상기 전달함수(H22(Z))를 합성하여 상기 전달함수(H21(Z))에서 1차 폭을 제거한 전달함수(H23(Z))를 얻는 단계; 및 상기 제2필터회로의 출력신호를 상기 전달함수(H23(Z))를 통해 얻는 단계를 포함함을 특징으로 하는 디지탈 필터회로의 신호처리방법.
    (여기서,
  5. 소정의 전달함수를 갖는 디지탈 메인 프리엠퍼시스회로를 통해 신호를 처리하는 방법에 있어서, 입력신호(x(n))를 소정의 전달함수(H31(Z))를 갖는 필터회로에 입력하여 출력신호(y(n))를 산출하는 단계; 상기 출력신호를 지연시켜 지연신호(y(n-1))를 산출하는 단계; 및 상기 지연신호(y(n-1))를 상기 출력신호(y(n))에 대입하여 상기 전달함수(H31(Z))에서 1차 폴을 제거한 전달함수(H32(Z))를 산출하는 단계; 및 상기 입력신호를 상기 전달함수(H32(Z))를 갖는 필터회로에 의해 신호처리하는 단계를 포함함을 특징으로 하는 디지탈 메인 프리엠퍼시스회로의 신호처리방법.
    (여기서,
  6. 디지탈 필터회로에 있어서; 입력신호를 소정의 제로계수와 연산하여 출력하는 제1연산수단; 상기 입력신호를 적어도 1클럭 이상의 소정시간 지연하는 복수개의 제1지연수단; 상기 복수개의 지연수단의 각 출력신호를 지연시간에 대흥하는 1차 이상의 소정의 제로계수와 각각 연산하는 복수개의 제2연산수단; 상기 제1연산수단의 출력신호와 상기 복수개의 제2연산수단의 출력신호를 합성하는 제1합성수단; 출력신호를 적어도 2클럭이상의 소정시간 지연하는 복수개의 제2지연수단, 상기 복수개의 제2지연수단의 각 출력신호를 지연시간에 대응하는 적어도 2차 이상의 소정의 폴계수와 연산하는 복수개의 제2연산수단으로 되어 있는 귀환수단; 및 상기 제1합성수단의 출력신호와 상기 귀환수단의 출력신호를 합성하여 상기 출력신호를 출력하는 제2합성수단을 포함하여 상기 필터회로는 소정의 전달함수(H(Z))를 갖는 것을 특징으로 하는 디지탈 필터회로.
    (여기서, 상기 전달함수는
    이고, a0',=a0, a1'-a1-a0b1, a2'=-a1b1, …, b1'=(b1-b1)=0, b2'=(b2-b1 2), b3'=(b3-b1b2), …는 연산수단이 갖고 있는 소정의 이득을, Z-1는 지연수단을 나타냄)
  7. 디지탈 메인 프리엠퍼시스회로에 있어서; 입력신호를 소정의 제로계수와 연산하는 제1연산수단; 상기 입력신호를 1클럭동안 지연하여 1차 제로계수와 연산하는 제2연산수단; 상기 입력신호를 2클럭동안 지연하여 2차 제로계수와 연산하는 제3연산수단; 상기 제1 내지 제3연산수단의 출력을 합성하는 제1합성수단; 상기 제1합성수단의 출력을 2클럭동안 지연하여 2차 폴계수와 연산하여 귀환하는 귀환수단; 및 상기 제1합성수단의 출력과 상기 귀환수단의 출력을 합성하여 상기 귀환수단으로 귀환함과 동시에 출력하는 제2합성수단을 포함하며, 상기 필터회로는 소정의 전달함수(H'(Z))를 갖는 것을 특징으로 하는 디지탈 메인 프리엠퍼시스회로.
    (여기서
    이고, a0'=a0, a1'=a1-a0b1, a2'-a1b, b1'=b1 2는 연산수단이 갖고 있는, 소정의 이득을, Z-1는 지연수단을 나타냄)
  8. 제7항에 있어서, 상기 귀환수단은 상기 제2합성수단의 출력을 지연하는 제1지연수단; 상기 제1지연수단의 출력을 2차 폴계수에 해당하는 이득을 갖고 증폭하는 증폭수단; 및 상기 증폭수단의 출력을 지연하여 상기 제2합성수단으로 귀환하는 제2지연수단을 포함함을 특징으로 하는 디지탈 메인 프리엠퍼시스회로.
  9. 제7항에 있어서, 상기 제1 내지 제3연산수단은 연산증폭기와 래치를 포함함을 특징으로 하는 디지탈 메인 프리엠퍼시스회로.
  10. 제7항에 있어서, 상기 제1 내지 제3연산수단은 롬과 래치를 포함함을 특징으로 하는 디지탈 메인 프리엠퍼시스회로.
  11. 제8항에 있어서, 상기 증폭수단은 연산증폭기로 이루어짐을 특징으로 하는 디지탈 메인 프리엠퍼시스회로.
  12. 제8항에 있어서, 상기 증폭수단은 롬으로 이루어짐을 특징으로 하는 디지탈 메인 프리엠퍼시스회로.
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