JPH0846136A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0846136A JPH0846136A JP6174598A JP17459894A JPH0846136A JP H0846136 A JPH0846136 A JP H0846136A JP 6174598 A JP6174598 A JP 6174598A JP 17459894 A JP17459894 A JP 17459894A JP H0846136 A JPH0846136 A JP H0846136A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- mounting
- electrode terminal
- semiconductor device
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】本発明はBGA(Ball Grid Array)構造を採用
した半導体装置に関し、実装作業を容易に行いうると共
に実装密度の向上を図ることを目的とする。 【構成】半導体素子23を上下両面に夫々搭載してなる中
間基板21と、この中間基板21が収納される共に下面22b
に複数の半田ボール25が配設されてなる実装基板22と、
半導体素子23を封止する封止樹脂24とを具備すると共
に、中間基板21に形成され上面電極端子27と実装基板22
に配設された信号電極端子31とをワイヤ35により接続
し、中間基板21に形成され下面電極端子28と実装基板
22の搭載面30に形成された電源等電極端子32とを導電性
樹脂33により接続してなる半導体装置であって、中間基
板21を収納した状態において、下面21b に搭載された半
導体素子23を内部に収納する収納部29を実装基板22に形
成する。
した半導体装置に関し、実装作業を容易に行いうると共
に実装密度の向上を図ることを目的とする。 【構成】半導体素子23を上下両面に夫々搭載してなる中
間基板21と、この中間基板21が収納される共に下面22b
に複数の半田ボール25が配設されてなる実装基板22と、
半導体素子23を封止する封止樹脂24とを具備すると共
に、中間基板21に形成され上面電極端子27と実装基板22
に配設された信号電極端子31とをワイヤ35により接続
し、中間基板21に形成され下面電極端子28と実装基板
22の搭載面30に形成された電源等電極端子32とを導電性
樹脂33により接続してなる半導体装置であって、中間基
板21を収納した状態において、下面21b に搭載された半
導体素子23を内部に収納する収納部29を実装基板22に形
成する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に係り、特に
BGA(Ball Grid Array)構造を採用した半導体装置に
関する。
BGA(Ball Grid Array)構造を採用した半導体装置に
関する。
【0002】近年、高集積化,高速化及びハイパワー化
に対応でき、しかも低コストであるパッケージ構造を有
した半導体装置が求められている。
に対応でき、しかも低コストであるパッケージ構造を有
した半導体装置が求められている。
【0003】これらの要求に対応すべく、BGAタイプ
のパッケージ構造が開発され、各種電子機器に採用され
て注目されるようになってきている。
のパッケージ構造が開発され、各種電子機器に採用され
て注目されるようになってきている。
【0004】
【従来の技術】図4は従来における半導体装置の一例を
示す断面図である。
示す断面図である。
【0005】同図に示す半導体装置1は、大略すると基
板2,半導体素子3,リード4,樹脂パッケージ5等に
より構成されており、QFP(Quad Flat Package) タイ
プのパッケージ構造とされている。よって、リード4は
樹脂パッケージ5の四側外周より外方に向けて延出した
構成とされている。
板2,半導体素子3,リード4,樹脂パッケージ5等に
より構成されており、QFP(Quad Flat Package) タイ
プのパッケージ構造とされている。よって、リード4は
樹脂パッケージ5の四側外周より外方に向けて延出した
構成とされている。
【0006】基板2は例えば多層セラミック配線基板で
あり、その上面2a及び下面2bに夫々複数の半導体素
子3が搭載されている。このように、基板2の上面2a
及び下面2bに半導体素子3を搭載する構成とすること
により、半導体装置1を高密度化することができる。
あり、その上面2a及び下面2bに夫々複数の半導体素
子3が搭載されている。このように、基板2の上面2a
及び下面2bに半導体素子3を搭載する構成とすること
により、半導体装置1を高密度化することができる。
【0007】また、各半導体素子3は、例えばワイヤボ
ンディング法等を用いて基板2に電気的に接続されてお
り、また基板2の上面2a及び多層化された内層各層に
形成された配線を介して各半導体素子3の端子は基板2
の外周縁に引き出された構成とされている。即ち、基板
2の外周縁位置には半導体素子3に接続された多数の電
極端子6が形成されている。この電極端子6は、リード
4のインナーリード部4aにワイヤ7により接続されて
いる。
ンディング法等を用いて基板2に電気的に接続されてお
り、また基板2の上面2a及び多層化された内層各層に
形成された配線を介して各半導体素子3の端子は基板2
の外周縁に引き出された構成とされている。即ち、基板
2の外周縁位置には半導体素子3に接続された多数の電
極端子6が形成されている。この電極端子6は、リード
4のインナーリード部4aにワイヤ7により接続されて
いる。
【0008】上記構成とれさた半導体素子3を搭載した
基板2は、樹脂パッケージ5により封止されており、よ
ってこの樹脂パッケージ5により各半導体素子3は保護
された構成となっている。また、リード4のアウターリ
ード部4bは樹脂パッケージ5の外部に延出した構成と
されており、表面実装に対応すべくガルウイング状に成
形されている。
基板2は、樹脂パッケージ5により封止されており、よ
ってこの樹脂パッケージ5により各半導体素子3は保護
された構成となっている。また、リード4のアウターリ
ード部4bは樹脂パッケージ5の外部に延出した構成と
されており、表面実装に対応すべくガルウイング状に成
形されている。
【0009】一方、図5は従来における半導体装置の他
の例を示す断面図である。この半導体装置11は、プラ
スチックBGA(以下、PBGAという)タイプのパッ
ケージ構造を有するものである。
の例を示す断面図である。この半導体装置11は、プラ
スチックBGA(以下、PBGAという)タイプのパッ
ケージ構造を有するものである。
【0010】同図において、12は多層構造とされたプ
リント基板であり、その上面である搭載面12aには1
個の半導体素子13がダイボンディング等により固定さ
れている。また、プリント基板12の搭載面12aと反
対側に位置する実装面12bには、複数の半田バンプ1
4が配設されている。この半田バンプ14は外部接続端
子として機能する。
リント基板であり、その上面である搭載面12aには1
個の半導体素子13がダイボンディング等により固定さ
れている。また、プリント基板12の搭載面12aと反
対側に位置する実装面12bには、複数の半田バンプ1
4が配設されている。この半田バンプ14は外部接続端
子として機能する。
【0011】また、プリント基板12の搭載面12a及
び多層化された内層部には所定の電極パターン(図示せ
ず)がプリント形成されており、搭載面12aに形成さ
れた所定の電極パターンと半導体素子13との間にはワ
イヤ15が配設され、このワイヤ15により電極パター
ンと半導体素子13は電気的に接続される。
び多層化された内層部には所定の電極パターン(図示せ
ず)がプリント形成されており、搭載面12aに形成さ
れた所定の電極パターンと半導体素子13との間にはワ
イヤ15が配設され、このワイヤ15により電極パター
ンと半導体素子13は電気的に接続される。
【0012】更に、プリント基板12には複数のスルー
ホール16が形成されており、このスルーホール16を
介して半導体素子13と電気的に接続された電極パター
ンはプリント基板12の実装面12bに引き出され、半
田バンプ14と電気的に接続する構成となっている。
ホール16が形成されており、このスルーホール16を
介して半導体素子13と電気的に接続された電極パター
ンはプリント基板12の実装面12bに引き出され、半
田バンプ14と電気的に接続する構成となっている。
【0013】一方、プリント基板12の搭載面12aの
上部には、半導体素子13を封止する封止樹脂17が形
成されている。この封止樹脂17は、半導体素子13を
保護するために形成されるものであり、封止樹脂17が
形成されることにより半導体素子13は封止樹脂17内
に埋設された構成となる。
上部には、半導体素子13を封止する封止樹脂17が形
成されている。この封止樹脂17は、半導体素子13を
保護するために形成されるものであり、封止樹脂17が
形成されることにより半導体素子13は封止樹脂17内
に埋設された構成となる。
【0014】
【発明が解決しようとする課題】上記のように、図4に
示すQFPタイプの半導体装置1では、基板2の上面2
a及び下面2bに夫々半導体素子3を搭載した上で樹脂
パッケージ5を形成することが可能であるため、半導体
装置1の高密度化を図ることができる。このように、半
導体装置1が高密度化すると、これに伴いリード4の数
が増大する。
示すQFPタイプの半導体装置1では、基板2の上面2
a及び下面2bに夫々半導体素子3を搭載した上で樹脂
パッケージ5を形成することが可能であるため、半導体
装置1の高密度化を図ることができる。このように、半
導体装置1が高密度化すると、これに伴いリード4の数
が増大する。
【0015】しるかに、QFPタイプの半導体装置1
は、リード4を樹脂パッケージ5の四側外周位置から外
部に向けて延出する構成であるため、リード4の数が増
大することによりリードピッチ(隣接するリード4間の
距離)が狭くなり、また各リード4の幅寸法も狭くする
必要がある。
は、リード4を樹脂パッケージ5の四側外周位置から外
部に向けて延出する構成であるため、リード4の数が増
大することによりリードピッチ(隣接するリード4間の
距離)が狭くなり、また各リード4の幅寸法も狭くする
必要がある。
【0016】このようにリード4が狭ピッチ化した半導
体装置1は、各リード4が変形することなく、また隣接
するリード間が接触することなく、これを実装基板に実
装することは非常に困難となるという問題点がある。ま
た、リード4が狭ピッチ化した半導体装置1を効率良く
実装するためには、高精度の実装装置が必要となり、実
装設備に要する費用が増大してしまう。
体装置1は、各リード4が変形することなく、また隣接
するリード間が接触することなく、これを実装基板に実
装することは非常に困難となるという問題点がある。ま
た、リード4が狭ピッチ化した半導体装置1を効率良く
実装するためには、高精度の実装装置が必要となり、実
装設備に要する費用が増大してしまう。
【0017】一方、図5に示すBGAタイプの半導体装
置11では、外部接続端子として半田バンプ14を用い
ており、この半田バンプ14はプリント基板12の実装
面12b全体にわたり形成することが可能であるため、
隣接する半田バンプ間のピッチを比較的大きくとれるた
め実装基板に対する実装性を向上することができる。
置11では、外部接続端子として半田バンプ14を用い
ており、この半田バンプ14はプリント基板12の実装
面12b全体にわたり形成することが可能であるため、
隣接する半田バンプ間のピッチを比較的大きくとれるた
め実装基板に対する実装性を向上することができる。
【0018】しかるに、従来のBGAタイプの半導体装
置11は、半導体素子13を搭載できる部位はプリント
基板12の搭載面12aのみであったため、実装密度を
向上させるには限度があるという問題点がある。
置11は、半導体素子13を搭載できる部位はプリント
基板12の搭載面12aのみであったため、実装密度を
向上させるには限度があるという問題点がある。
【0019】本発明は上記の点に鑑みてなされたもので
あり、実装作業を容易に行いうると共に実装密度の向上
を図りうる半導体装置を提供することを目的とする。
あり、実装作業を容易に行いうると共に実装密度の向上
を図りうる半導体装置を提供することを目的とする。
【0020】
【課題を解決するための手段】上記の課題は、下記の手
段を講じることにより解決することができる。
段を講じることにより解決することができる。
【0021】請求項1の発明では、半導体素子と、この
半導体素子を上下両面に夫々搭載してなる第1の基板
と、この第1の基板が装着される共に、下面に外部接続
端子となる複数のボールが配設されてなる第2の基板
と、上記第1の基板に形成され上記半導体素子と接続さ
れ第1の電極端子と、上記第2の基板に配設され上記半
田バンプと接続された第2の電極端子と、この第1の電
極端子と第2の電極端子とを接続する接続部材とよりな
る電気的接続手段と、上記半導体素子を封止する封止樹
脂とを具備し、上記第2の基板に、上記第1の基板を搭
載した状態において、この第1の基板の下面に搭載され
た半導体素子を内部に収納する収納部を形成したことを
特徴とするものである。
半導体素子を上下両面に夫々搭載してなる第1の基板
と、この第1の基板が装着される共に、下面に外部接続
端子となる複数のボールが配設されてなる第2の基板
と、上記第1の基板に形成され上記半導体素子と接続さ
れ第1の電極端子と、上記第2の基板に配設され上記半
田バンプと接続された第2の電極端子と、この第1の電
極端子と第2の電極端子とを接続する接続部材とよりな
る電気的接続手段と、上記半導体素子を封止する封止樹
脂とを具備し、上記第2の基板に、上記第1の基板を搭
載した状態において、この第1の基板の下面に搭載され
た半導体素子を内部に収納する収納部を形成したことを
特徴とするものである。
【0022】また、請求項2の発明では、上記収納部
を、上記第2の基板を上下に貫通する貫通孔により構成
したことを特徴とするものである。
を、上記第2の基板を上下に貫通する貫通孔により構成
したことを特徴とするものである。
【0023】また、請求項3の発明では、上記第1の基
板に配設される複数の第1の電極端子を、第1の基板の
上面と下面に分配して配設し、上記第2の基板の上面
に、上記第1の基板の上面に配設された第1の電極端子
と接続される第2の電極端子を配設すると共に、上記第
2の基板の第1の基板を搭載する搭載面に、上記第1の
基板の下面に配設された第1の電極端子と接続される第
3の電極端子を配設してなることを特徴とするものであ
る。
板に配設される複数の第1の電極端子を、第1の基板の
上面と下面に分配して配設し、上記第2の基板の上面
に、上記第1の基板の上面に配設された第1の電極端子
と接続される第2の電極端子を配設すると共に、上記第
2の基板の第1の基板を搭載する搭載面に、上記第1の
基板の下面に配設された第1の電極端子と接続される第
3の電極端子を配設してなることを特徴とするものであ
る。
【0024】また、請求項4の発明では、上記第1の基
板の上面に配設された第1の電極端子と、上記第2の基
板の上面に形成された第2の電極端子とを接続する接続
部材としてワイヤを用いると共に、上記第1の基板の下
面に配設された第1の電極端子と、上記第2の基板の搭
載面に形成された第3の電極端子とを接続する接続部材
として導電性樹脂を用いたことを特徴とするものであ
る。
板の上面に配設された第1の電極端子と、上記第2の基
板の上面に形成された第2の電極端子とを接続する接続
部材としてワイヤを用いると共に、上記第1の基板の下
面に配設された第1の電極端子と、上記第2の基板の搭
載面に形成された第3の電極端子とを接続する接続部材
として導電性樹脂を用いたことを特徴とするものであ
る。
【0025】また、請求項5の発明では、上記封止樹脂
を、上記第1の基板の上面及び下面に夫々配設したこと
を特徴とするものである。
を、上記第1の基板の上面及び下面に夫々配設したこと
を特徴とするものである。
【0026】更に、請求項6の発明では、上記封止樹脂
をトランスファーモールドにより形成したことを特徴と
するものである。
をトランスファーモールドにより形成したことを特徴と
するものである。
【0027】
【作用】上記の各手段は、下記のように作用する。
【0028】請求項1の発明によれば、第2の基板に収
納部を形成し、第1の基板を第2の基板に収納した状態
において、第1の基板の下面に搭載された半導体素子が
第2の基板に形成された収納部に収納される構成とする
ことにより、第1の基板の上下両面に半導体素子を搭載
した状態においてBGA構造を取ることができる。
納部を形成し、第1の基板を第2の基板に収納した状態
において、第1の基板の下面に搭載された半導体素子が
第2の基板に形成された収納部に収納される構成とする
ことにより、第1の基板の上下両面に半導体素子を搭載
した状態においてBGA構造を取ることができる。
【0029】従って、第1の基板の上下両面に半導体素
子を搭載できることにより実装密度を向上することがで
き、またBGA構造を取ることができることにより半田
バンプの配設ピッチを比較的広くすることができるため
実装作業を容易に行うことが可能となる。
子を搭載できることにより実装密度を向上することがで
き、またBGA構造を取ることができることにより半田
バンプの配設ピッチを比較的広くすることができるため
実装作業を容易に行うことが可能となる。
【0030】また、請求項2の発明によれば、収納部を
第2の基板を上下に貫通する貫通孔により構成したこと
により、簡単な構造でまた製造性よく収納部を形成する
事ができる。
第2の基板を上下に貫通する貫通孔により構成したこと
により、簡単な構造でまた製造性よく収納部を形成する
事ができる。
【0031】また、請求項3の発明によれば、複数の第
1の電極端子を第1の基板の上面と下面に分配して配設
し、第1の基板の上面に配設された第1の電極端子と接
続される第2の電極端子を第2の基板の上面に配設する
と共に、第1の基板の下面に配設された第1の電極端子
と接続される第3の電極端子を第2の基板の第1の基板
を搭載する搭載面に配設することにより、第1の電極端
子は第1の基板の上面と下面との夫々において第2及び
第3の電極端子と接続されることとなる。
1の電極端子を第1の基板の上面と下面に分配して配設
し、第1の基板の上面に配設された第1の電極端子と接
続される第2の電極端子を第2の基板の上面に配設する
と共に、第1の基板の下面に配設された第1の電極端子
と接続される第3の電極端子を第2の基板の第1の基板
を搭載する搭載面に配設することにより、第1の電極端
子は第1の基板の上面と下面との夫々において第2及び
第3の電極端子と接続されることとなる。
【0032】即ち、複数の第1の電極端子を同一面にお
いて接続する必要が無くなり、二つの面に分配して接続
することが可能となる。従って、各面における電極端子
数を少なくすることができ、第1の電極端子と第2及び
第3の電極端子とを接続する接続部材の配設ピッチを広
くすることができるため、接続部材の配設作業を容易に
行うことができる。
いて接続する必要が無くなり、二つの面に分配して接続
することが可能となる。従って、各面における電極端子
数を少なくすることができ、第1の電極端子と第2及び
第3の電極端子とを接続する接続部材の配設ピッチを広
くすることができるため、接続部材の配設作業を容易に
行うことができる。
【0033】また、請求項4の発明によれば、第1の基
板を第2の基板に電気的に接続する手段としてワイヤを
用いることにより、ワイヤボンディング装置等の汎用さ
れている装置を用いることができ容易に結線作業を行う
ことができる。また、導電性樹脂を用いて第1の基板と
第2の基板とを電気的に接続することにより、第1の基
板を第2の基板に装着すると同時に各基板の電気的接続
を行うことが可能となり接続作業を容易に行うことがで
きる。
板を第2の基板に電気的に接続する手段としてワイヤを
用いることにより、ワイヤボンディング装置等の汎用さ
れている装置を用いることができ容易に結線作業を行う
ことができる。また、導電性樹脂を用いて第1の基板と
第2の基板とを電気的に接続することにより、第1の基
板を第2の基板に装着すると同時に各基板の電気的接続
を行うことが可能となり接続作業を容易に行うことがで
きる。
【0034】また、請求項5の発明によれば、封止樹脂
を第1の基板の上面及び下面に夫々配設したことによ
り、封止樹脂の充填を行う際に発生する応力を第1の基
板の上面と下面とで均一化することができる。よって、
上記応力に偏りが生じた場合に発生する封止樹脂の割れ
や、半導体素子に印加される負荷を防止することがで
き、半導体装置の信頼性を向上させることができる。
を第1の基板の上面及び下面に夫々配設したことによ
り、封止樹脂の充填を行う際に発生する応力を第1の基
板の上面と下面とで均一化することができる。よって、
上記応力に偏りが生じた場合に発生する封止樹脂の割れ
や、半導体素子に印加される負荷を防止することがで
き、半導体装置の信頼性を向上させることができる。
【0035】更に、請求項6の発明によれば、封止樹脂
をトランスファーモールドにより形成することにより、
第1の基板の上面及び下面に容易かつ確実に封止樹脂を
配設することができる。
をトランスファーモールドにより形成することにより、
第1の基板の上面及び下面に容易かつ確実に封止樹脂を
配設することができる。
【0036】
【実施例】次に本発明の実施例について図面と共に説明
する。
する。
【0037】図1及び図2は本発明の一実施例である半
導体装置20の断面図である。同図に示されるように、
半導体装置20は大略すると第1の基板(以下、中間基
板という)21,第2の基板(以下、実装基板という)
22,半導体素子23,封止樹脂24,及び半田バンプ
25等により構成されている。
導体装置20の断面図である。同図に示されるように、
半導体装置20は大略すると第1の基板(以下、中間基
板という)21,第2の基板(以下、実装基板という)
22,半導体素子23,封止樹脂24,及び半田バンプ
25等により構成されている。
【0038】中間基板21は例えば多層セラミック基板
であり、半導体素子23はこの中間基板21の上面21
a及び下面21bに夫々配設された構成とされている。
この中間基板21の上面21a及び下面21bの夫々に
複数の半導体素子23を搭載することにより、半導体素
子23の実装性を向上させることができる。
であり、半導体素子23はこの中間基板21の上面21
a及び下面21bに夫々配設された構成とされている。
この中間基板21の上面21a及び下面21bの夫々に
複数の半導体素子23を搭載することにより、半導体素
子23の実装性を向上させることができる。
【0039】また、中間基板21の上面21a,下面2
1b,及び内層には、半導体素子23と接続された配線
(図示せず)が所定のパターンで形成されている。ま
た、上面21a,下面21b,及び内層に各々配設され
た配線は、層間配線となるビア26により接続された構
成となっている。
1b,及び内層には、半導体素子23と接続された配線
(図示せず)が所定のパターンで形成されている。ま
た、上面21a,下面21b,及び内層に各々配設され
た配線は、層間配線となるビア26により接続された構
成となっている。
【0040】更に、中間基板21の外周縁には、中間基
板21を後述する実装基板22と電気的に接続する際に
用いられる上面電極端子27及び下面電極端子28が形
成されている(上面電極端子27及び下面電極端子28
は、協働して第1の電極端子を構成する)。半導体素子
23に設けられている接続端子は、上記した配線及びビ
ア26を介して上面電極端子27及び下面電極端子28
に接続された構成となっている。
板21を後述する実装基板22と電気的に接続する際に
用いられる上面電極端子27及び下面電極端子28が形
成されている(上面電極端子27及び下面電極端子28
は、協働して第1の電極端子を構成する)。半導体素子
23に設けられている接続端子は、上記した配線及びビ
ア26を介して上面電極端子27及び下面電極端子28
に接続された構成となっている。
【0041】ここで、半導体素子23に設けられている
接続端子に注目すると、この接続端子は信号端子,電源
端子,及びグランド端子に大別することができる。そし
て、全配線数に対する信号端子数の割合と電源端子数及
びグランド端子数を合わせた数の割合は、信号端子の数
の割合が約60%,電源端子及びグランド端子を合わせ
た数の割合が約40%である。
接続端子に注目すると、この接続端子は信号端子,電源
端子,及びグランド端子に大別することができる。そし
て、全配線数に対する信号端子数の割合と電源端子数及
びグランド端子数を合わせた数の割合は、信号端子の数
の割合が約60%,電源端子及びグランド端子を合わせ
た数の割合が約40%である。
【0042】そこで本実施例では、中間基板21の上面
21a及び下面21bに夫々配設された複数の半導体素
子23の信号端子を全て中間基板21の上面21aに引
き出すと共に、複数の半導体素子23の電源端子及びグ
ランド端子を全て中間基板21の下面21bに引き出す
構成とした。従って、半導体素子23に設けられている
各接続端子は上面電極端子27と下面電極端子28に分
配されて接続されることとなり、具体的には上面電極端
子27は信号電極端子となり、下面電極端子28は電源
電極端子或いはグランド電極端子となる。
21a及び下面21bに夫々配設された複数の半導体素
子23の信号端子を全て中間基板21の上面21aに引
き出すと共に、複数の半導体素子23の電源端子及びグ
ランド端子を全て中間基板21の下面21bに引き出す
構成とした。従って、半導体素子23に設けられている
各接続端子は上面電極端子27と下面電極端子28に分
配されて接続されることとなり、具体的には上面電極端
子27は信号電極端子となり、下面電極端子28は電源
電極端子或いはグランド電極端子となる。
【0043】上記のように、上面電極端子27と下面電
極端子28を中間基板21の上面21a及び下面21b
に夫々分配して配設する構成とすることにより、半導体
素子23の接続端子を中間基板21の一方面(例えば上
面21a)に全て引き出す構成に比べて、上面21a及
び下面21bに配設される上面電極端子27の数と下面
電極端子28の数を約半分にすることができる。従っ
て、上面21a及び下面21bにおける上面電極端子2
7及び下面電極端子28の配設ピッチを広くすることが
でき、よって上面電極端子27及び下面電極端子28の
形成を容易に行うことができる。
極端子28を中間基板21の上面21a及び下面21b
に夫々分配して配設する構成とすることにより、半導体
素子23の接続端子を中間基板21の一方面(例えば上
面21a)に全て引き出す構成に比べて、上面21a及
び下面21bに配設される上面電極端子27の数と下面
電極端子28の数を約半分にすることができる。従っ
て、上面21a及び下面21bにおける上面電極端子2
7及び下面電極端子28の配設ピッチを広くすることが
でき、よって上面電極端子27及び下面電極端子28の
形成を容易に行うことができる。
【0044】続いて、実装基板22の構造について説明
する。実装基板22は、例えばBTレジン製の多層プリ
ント基板であり、その中央位置には半導体素子23を内
部に収納する収納部29が形成されている。この収納部
29は、実装基板22を上下に貫通する貫通孔により構
成されている。また、この収納部29は例えばフライス
加工等により形成されるものであり、よって収納部29
の形成を容易に行うことができる。
する。実装基板22は、例えばBTレジン製の多層プリ
ント基板であり、その中央位置には半導体素子23を内
部に収納する収納部29が形成されている。この収納部
29は、実装基板22を上下に貫通する貫通孔により構
成されている。また、この収納部29は例えばフライス
加工等により形成されるものであり、よって収納部29
の形成を容易に行うことができる。
【0045】上記のように実装基板22の中央には収納
部29が形成されているため、実装基板22は矩形の枠
状形状を有した構成となっている。また、実装基板22
の収納部29が形成された部位の内側縁部には段差部が
形成されており、この段差部の上面(以下、この中間基
板21が搭載される面を搭載面30という)に前記した
中間基板21は搭載される(図2に詳しい)。
部29が形成されているため、実装基板22は矩形の枠
状形状を有した構成となっている。また、実装基板22
の収納部29が形成された部位の内側縁部には段差部が
形成されており、この段差部の上面(以下、この中間基
板21が搭載される面を搭載面30という)に前記した
中間基板21は搭載される(図2に詳しい)。
【0046】また、実装基板22の上面22aには、中
間基板21の上面21aに配設された上面電極端子27
と接続される信号電極端子31(第2の電極端子)が配
設されると共に、搭載面30には中間基板21の下面2
1bに配設された下面電極端子28と接続される電源等
電極端子32(第3の電極端子)が配設されている。
間基板21の上面21aに配設された上面電極端子27
と接続される信号電極端子31(第2の電極端子)が配
設されると共に、搭載面30には中間基板21の下面2
1bに配設された下面電極端子28と接続される電源等
電極端子32(第3の電極端子)が配設されている。
【0047】前記したように、中間基板21には上部電
極端子27と下部電極端子28が中間基板21の上面2
1a及び下面21bに分配されて形成されている。この
ため、実装基板22においても信号電極端子31と電源
等電極端子32とを実装基板22の上面22aと搭載面
30とに分配して配設することができる。よって、上面
22aにおける信号電極端子31の配設ピッチ、及び搭
載面30における電源等電極端子32の配設ピッチを広
くすることができ、よって信号電極端子31及び電源等
電極端子32の形成を容易に行うことができる。
極端子27と下部電極端子28が中間基板21の上面2
1a及び下面21bに分配されて形成されている。この
ため、実装基板22においても信号電極端子31と電源
等電極端子32とを実装基板22の上面22aと搭載面
30とに分配して配設することができる。よって、上面
22aにおける信号電極端子31の配設ピッチ、及び搭
載面30における電源等電極端子32の配設ピッチを広
くすることができ、よって信号電極端子31及び電源等
電極端子32の形成を容易に行うことができる。
【0048】一方、実装基板22の下面22bには、多
数の半田バンプ25が例えばマトリックス状に配設され
ている。また、上記した信号電極端子31及び電源等電
極端子32は、実装基板22に形成されている層内配線
(図示せず)及び層間配線となるスルーホール34を介
して半田バンプ25に接続されている。
数の半田バンプ25が例えばマトリックス状に配設され
ている。また、上記した信号電極端子31及び電源等電
極端子32は、実装基板22に形成されている層内配線
(図示せず)及び層間配線となるスルーホール34を介
して半田バンプ25に接続されている。
【0049】このように、実装基板22の下面22bに
多数の半田バンプ25をマトリックス状に配設するBG
A構造を採用するとにより、QFP構造の半導体装置に
比べて各半田バンプ25の配設ピッチを広くすることが
でき、実装性を向上することができる。尚、本実施例に
おいては実装基板22の中央部に収納部29が形成され
ているが、この構造においてもQFP構造の半導体装置
のリードピッチに比べて各半田バンプ25の配設ピッチ
を広くすることができる。
多数の半田バンプ25をマトリックス状に配設するBG
A構造を採用するとにより、QFP構造の半導体装置に
比べて各半田バンプ25の配設ピッチを広くすることが
でき、実装性を向上することができる。尚、本実施例に
おいては実装基板22の中央部に収納部29が形成され
ているが、この構造においてもQFP構造の半導体装置
のリードピッチに比べて各半田バンプ25の配設ピッチ
を広くすることができる。
【0050】封止樹脂24は半導体素子23を封止する
ことにより半導体素子23を外界に対して保護する機能
を奏する。この封止樹脂24は、トランスファーモール
ドにより形成されている。本実施例に係る半導体装置2
0では、半導体素子23は中間基板21の上面21a及
び下面21bの夫々に搭載されているため、封止樹脂2
4を中間基板21の上面21a及び下面21bの夫々に
配設した構成している。
ことにより半導体素子23を外界に対して保護する機能
を奏する。この封止樹脂24は、トランスファーモール
ドにより形成されている。本実施例に係る半導体装置2
0では、半導体素子23は中間基板21の上面21a及
び下面21bの夫々に搭載されているため、封止樹脂2
4を中間基板21の上面21a及び下面21bの夫々に
配設した構成している。
【0051】一般に、半導体装置に用いる封止樹脂とし
ては熱可塑性樹脂を用い、この樹脂の固化時には応力が
発生する。しかるに、封止樹脂24を中間基板21の上
面21a及び下面21bに夫々配設したことにより、封
止樹脂24の充填を行う際に発生する応力を上面21a
と下面21bとで均一化することができる。
ては熱可塑性樹脂を用い、この樹脂の固化時には応力が
発生する。しかるに、封止樹脂24を中間基板21の上
面21a及び下面21bに夫々配設したことにより、封
止樹脂24の充填を行う際に発生する応力を上面21a
と下面21bとで均一化することができる。
【0052】よって、上記応力に偏りが生じた場合に発
生する封止樹脂24の割れや、半導体素子23に印加さ
れる負荷を防止することができ、半導体装置20の信頼
性を向上させることができる。また、本実施例では、封
止樹脂24を金型を用いたトランスファーモールドによ
り形成しているため、中間基板21の上面21a及び下
面21bに容易かつ確実に封止樹脂24を形成すること
ができる。尚、この封止樹脂24は、中間基板21を実
装基板22に装着した後にモールドされるものである。
生する封止樹脂24の割れや、半導体素子23に印加さ
れる負荷を防止することができ、半導体装置20の信頼
性を向上させることができる。また、本実施例では、封
止樹脂24を金型を用いたトランスファーモールドによ
り形成しているため、中間基板21の上面21a及び下
面21bに容易かつ確実に封止樹脂24を形成すること
ができる。尚、この封止樹脂24は、中間基板21を実
装基板22に装着した後にモールドされるものである。
【0053】続いて、中間基板21を実装基板22に実
装する実装構造、及び中間基板21と実装基板22との
電気的接続構造について説明する。
装する実装構造、及び中間基板21と実装基板22との
電気的接続構造について説明する。
【0054】中間基板21を実装基板22に実装するに
は、中間基板21を実装基板22の搭載面30に載置さ
れるよう装着する。この際、中間基板21を搭載面30
に載置する前に、予め搭載面30に形成された複数の電
源等電極端子32の上部に導電性樹脂33を配設してお
く。この導電性樹脂33は、可撓性を有する樹脂内に導
電性金属粉を含浸させた構造を有した構造を有する。
は、中間基板21を実装基板22の搭載面30に載置さ
れるよう装着する。この際、中間基板21を搭載面30
に載置する前に、予め搭載面30に形成された複数の電
源等電極端子32の上部に導電性樹脂33を配設してお
く。この導電性樹脂33は、可撓性を有する樹脂内に導
電性金属粉を含浸させた構造を有した構造を有する。
【0055】また、中間基板21の下面に形成された下
面電極端子28の配設位置と、搭載面30に形成された
電源等電極端子32の配設位置とは対応するよう構成さ
れている。従って、予め電源等電極端子32の上部に導
電性樹脂33を配設しておき、導電性樹脂33が配設さ
れた搭載面30上に中間基板21を載置することによ
り、下面電極端子28と電源等電極端子32とは導電性
樹脂33により電気的に接続されることとなる。即ち、
導電性樹脂33は下面電極端子28と電源等電極端子3
2とを電気的に接続する接続部材として機能する。
面電極端子28の配設位置と、搭載面30に形成された
電源等電極端子32の配設位置とは対応するよう構成さ
れている。従って、予め電源等電極端子32の上部に導
電性樹脂33を配設しておき、導電性樹脂33が配設さ
れた搭載面30上に中間基板21を載置することによ
り、下面電極端子28と電源等電極端子32とは導電性
樹脂33により電気的に接続されることとなる。即ち、
導電性樹脂33は下面電極端子28と電源等電極端子3
2とを電気的に接続する接続部材として機能する。
【0056】上記のように、本実施例に係る半導体装置
20においては、中間基板21を実装基板22の搭載面
30に搭載するだけで、中間基板21の実装基板22へ
の実装と電気的接続を同時に行うことができるため、実
装及び電気的接続作業を容易に行うことができる。
20においては、中間基板21を実装基板22の搭載面
30に搭載するだけで、中間基板21の実装基板22へ
の実装と電気的接続を同時に行うことができるため、実
装及び電気的接続作業を容易に行うことができる。
【0057】また、実装基板22には収納部29が形成
されているため、中間基板21の下面21bに半導体素
子23を搭載した構成であっても、この底面21bに搭
載された半導体素子23を収納部29の内部に収納させ
ることができる。従って、上面21a及び下面21bに
夫々半導体素子23を搭載した中間基板21であっても
これを実装基板22に装着することが可能となり、半導
体装置20内に搭載される半導体素子23の数を増大す
ることができるため半導体装置20の高密度化を図るこ
とがてきる。
されているため、中間基板21の下面21bに半導体素
子23を搭載した構成であっても、この底面21bに搭
載された半導体素子23を収納部29の内部に収納させ
ることができる。従って、上面21a及び下面21bに
夫々半導体素子23を搭載した中間基板21であっても
これを実装基板22に装着することが可能となり、半導
体装置20内に搭載される半導体素子23の数を増大す
ることができるため半導体装置20の高密度化を図るこ
とがてきる。
【0058】また、実装基板22に収納部29を形成す
ることにより、上面21a及び下面21bに夫々半導体
素子23を搭載した中間基板21を収納する構成とし
も、パッケージ構造としてBGA構造を取ることができ
るため、前記のように半田バンプ25の配設ピッチを比
較的広くすることができ、よって実装作業の容易化を図
ることができる。
ることにより、上面21a及び下面21bに夫々半導体
素子23を搭載した中間基板21を収納する構成とし
も、パッケージ構造としてBGA構造を取ることができ
るため、前記のように半田バンプ25の配設ピッチを比
較的広くすることができ、よって実装作業の容易化を図
ることができる。
【0059】上記のしたように実装基板22に中間基板
21を収納すると、続いて中間基板21に形成されてい
る上面電極端子27と、実装基板22の上面に形成され
ている信号電極端子31とをワイヤ35にて電気的に接
続する。この際、信号電極端子31の配設位置は、上面
電極端子27の配設位置に対応させる必要があるが、上
面電極端子27は前記のように配設ピッチが比較的広い
ため、上面電極端子27の配設ピッチも広くすることが
できる。
21を収納すると、続いて中間基板21に形成されてい
る上面電極端子27と、実装基板22の上面に形成され
ている信号電極端子31とをワイヤ35にて電気的に接
続する。この際、信号電極端子31の配設位置は、上面
電極端子27の配設位置に対応させる必要があるが、上
面電極端子27は前記のように配設ピッチが比較的広い
ため、上面電極端子27の配設ピッチも広くすることが
できる。
【0060】従って、上面電極端子27と信号電極端子
31とをワイヤ35にて接続するに際し、精度の高い結
線装置は必要でなく、汎用されているワイヤボンディン
グ装置を用いて実施することができため、容易に結線作
業を行うことができる。
31とをワイヤ35にて接続するに際し、精度の高い結
線装置は必要でなく、汎用されているワイヤボンディン
グ装置を用いて実施することができため、容易に結線作
業を行うことができる。
【0061】図3は、図1及び図2を用いて説明した半
導体装置20の変形例である半導体装置40を示してい
る。尚、図3において図1及び図2を用いて説明した半
導体装置20と同一構成については同一符号を付してそ
の説明を省略する。
導体装置20の変形例である半導体装置40を示してい
る。尚、図3において図1及び図2を用いて説明した半
導体装置20と同一構成については同一符号を付してそ
の説明を省略する。
【0062】上記した半導体装置20では、封止樹脂2
4をトランスファーモールドにて形成した。これに対し
て、本変形例に係る半導体装置40は、封止樹脂41を
ポッティングにより形成したことを特徴とするものであ
る。
4をトランスファーモールドにて形成した。これに対し
て、本変形例に係る半導体装置40は、封止樹脂41を
ポッティングにより形成したことを特徴とするものであ
る。
【0063】ポッティングによる樹脂形成は、金型を用
いないために金型コストの低減を図ることができ、半導
体装置40のコストを押さえることができる。しかる
に、単に中間基板21,実装基板22の上部より封止樹
脂41をポッティングするだけでは、滴下された封止樹
脂41は流れてしまい各半導体素子23を確実に樹脂封
止することはできない。
いないために金型コストの低減を図ることができ、半導
体装置40のコストを押さえることができる。しかる
に、単に中間基板21,実装基板22の上部より封止樹
脂41をポッティングするだけでは、滴下された封止樹
脂41は流れてしまい各半導体素子23を確実に樹脂封
止することはできない。
【0064】そこで、本変形例に係る半導体装置40で
は、実装基板22の上面22aに封止樹脂の流れを抑制
するダム42が形成されている。このダム42を設ける
ことにより、ポッティング時における封止樹脂41の流
れを停止でき、各半導体素子23を確実に樹脂封止する
ことが可能となる。
は、実装基板22の上面22aに封止樹脂の流れを抑制
するダム42が形成されている。このダム42を設ける
ことにより、ポッティング時における封止樹脂41の流
れを停止でき、各半導体素子23を確実に樹脂封止する
ことが可能となる。
【0065】一方、前記したように割れの発生及び負荷
の印加を防止する面より、封止樹脂41は中間基板21
の上面21a及び下面21bの双方において半導体素子
23を封止する必要がある。これにより、中間基板21
の上面21aに形成された封止樹脂41と、中間基板2
1の下面21bに形成された封止樹脂41は互いにバラ
ンスを保つこととなり、封止樹脂41における割れの発
生及び各半導体素子23に対する負荷の印加を防止する
ことができる。
の印加を防止する面より、封止樹脂41は中間基板21
の上面21a及び下面21bの双方において半導体素子
23を封止する必要がある。これにより、中間基板21
の上面21aに形成された封止樹脂41と、中間基板2
1の下面21bに形成された封止樹脂41は互いにバラ
ンスを保つこととなり、封止樹脂41における割れの発
生及び各半導体素子23に対する負荷の印加を防止する
ことができる。
【0066】尚、上記した各実施例においては、中間基
板21に設けられた下面電極端子28と、搭載面30に
形成された電源等電極端子32とを接続する接続部材と
して導電性樹脂33を用いた構成を示したが、接続部材
として他の構成を用いることも可能である。具体的に
は、バンプ技術等を用いてフェイスダウンボンディング
することにより下面電極端子28と電源等電極端子32
とを接続してもよく、また下面電極端子28と電源等電
極端子32とをワイヤにより接続する構成してもよい。
板21に設けられた下面電極端子28と、搭載面30に
形成された電源等電極端子32とを接続する接続部材と
して導電性樹脂33を用いた構成を示したが、接続部材
として他の構成を用いることも可能である。具体的に
は、バンプ技術等を用いてフェイスダウンボンディング
することにより下面電極端子28と電源等電極端子32
とを接続してもよく、また下面電極端子28と電源等電
極端子32とをワイヤにより接続する構成してもよい。
【0067】また、上記した各実施例においては、中間
基板21及び実装基板22を共に多層セラミック基板に
より構成した例を示したが、中間基板21及び実装基板
22を多層プリント基板により構成してもよい。
基板21及び実装基板22を共に多層セラミック基板に
より構成した例を示したが、中間基板21及び実装基板
22を多層プリント基板により構成してもよい。
【0068】また、上記した実施例では、各半導体素子
23の信号端子を上面電極端子27に引き出す構成とす
ると共に、各半導体素子23の電源及びグランド端子を
下面電極端子28に分配して引き出す構成とした。しか
るに、半導体素子の接続端子の引き出しは上記の構成に
限定されるものではなく、各半導体素子23の信号端子
を下面電極端子28に引き出す構成とすると共に、各半
導体素子23の電源及びグランド端子を上面電極端子2
7に引き出す構成としてもよい。
23の信号端子を上面電極端子27に引き出す構成とす
ると共に、各半導体素子23の電源及びグランド端子を
下面電極端子28に分配して引き出す構成とした。しか
るに、半導体素子の接続端子の引き出しは上記の構成に
限定されるものではなく、各半導体素子23の信号端子
を下面電極端子28に引き出す構成とすると共に、各半
導体素子23の電源及びグランド端子を上面電極端子2
7に引き出す構成としてもよい。
【0069】
【発明の効果】上述のように本発明によれば、下記の種
々の効果を実現することができる。
々の効果を実現することができる。
【0070】請求項1の発明によれば、第1の基板の上
下両面に半導体素子を搭載した状態においてBGA構造
を取ることができるため、第1の基板の上下両面に半導
体素子を搭載できることにより実装密度を向上すること
ができ、またBGA構造を取ることができることにより
半田バンプの配設ピッチを比較的広くすることができる
ため実装作業を容易に行うことが可能となる。
下両面に半導体素子を搭載した状態においてBGA構造
を取ることができるため、第1の基板の上下両面に半導
体素子を搭載できることにより実装密度を向上すること
ができ、またBGA構造を取ることができることにより
半田バンプの配設ピッチを比較的広くすることができる
ため実装作業を容易に行うことが可能となる。
【0071】また、請求項2の発明によれば、収納部を
第2の基板を上下に貫通する貫通孔により構成したこと
により、簡単な構造でまた製造性よく収納部を形成する
事ができる。
第2の基板を上下に貫通する貫通孔により構成したこと
により、簡単な構造でまた製造性よく収納部を形成する
事ができる。
【0072】また、請求項3の発明によれば、複数の第
1の電極端子を同一面において接続する必要が無くな
り、二つの面に分配して接続することが可能となるた
め、各面における電極端子数を少なくすることができ、
これにより第1の電極端子と第2及び第3の電極端子と
を接続する接続部材の配設ピッチを広くすることができ
るため、接続部材の配設作業を容易に行うことができ
る。
1の電極端子を同一面において接続する必要が無くな
り、二つの面に分配して接続することが可能となるた
め、各面における電極端子数を少なくすることができ、
これにより第1の電極端子と第2及び第3の電極端子と
を接続する接続部材の配設ピッチを広くすることができ
るため、接続部材の配設作業を容易に行うことができ
る。
【0073】また、請求項4の発明によれば、第1の基
板を第2の基板に電気的に接続する手段としてワイヤを
用いることにより、ワイヤボンディング装置等の汎用さ
れている装置を用いることができ容易に結線作業を行う
ことができる。また、導電性樹脂を用いて第1の基板と
第2の基板とを電気的に接続することにより、第1の基
板を第2の基板に装着すると同時に各基板の電気的接続
を行うことが可能となり接続作業を容易に行うことがで
きる。
板を第2の基板に電気的に接続する手段としてワイヤを
用いることにより、ワイヤボンディング装置等の汎用さ
れている装置を用いることができ容易に結線作業を行う
ことができる。また、導電性樹脂を用いて第1の基板と
第2の基板とを電気的に接続することにより、第1の基
板を第2の基板に装着すると同時に各基板の電気的接続
を行うことが可能となり接続作業を容易に行うことがで
きる。
【0074】また、請求項5の発明によれば、封止樹脂
の充填を行う際に発生する応力を第1の基板の上面と下
面とで均一化することができ、よって応力に偏りが生じ
た場合に発生する封止樹脂の割れや半導体素子に印加さ
れる負荷を防止することができ、半導体装置の信頼性を
向上させることができる。
の充填を行う際に発生する応力を第1の基板の上面と下
面とで均一化することができ、よって応力に偏りが生じ
た場合に発生する封止樹脂の割れや半導体素子に印加さ
れる負荷を防止することができ、半導体装置の信頼性を
向上させることができる。
【0075】更に、請求項6の発明によれば、封止樹脂
をトランスファーモールドにより形成することにより、
第1の基板の上面及び下面に容易かつ確実に封止樹脂を
配設することができる。
をトランスファーモールドにより形成することにより、
第1の基板の上面及び下面に容易かつ確実に封止樹脂を
配設することができる。
【図1】本発明の一実施例である半導体装置の断面図で
ある。
ある。
【図2】本発明の一実施例である半導体装置の搭載面近
傍を拡大して示す図である。
傍を拡大して示す図である。
【図3】本発明の一実施例である半導体装置の変形例で
ある半導体装置を示す断面図である。
ある半導体装置を示す断面図である。
【図4】従来の半導体装置の一例を示す断面図である。
【図5】従来の半導体装置の一例を示す断面図である。
20,40 半導体装置 21 中間基板 21a,22a 上面 21b 下面 22 実装基板 23 半導体装置 24,41 封止樹脂 25 半田バンプ 26 ビア 27 上面電極端子 28 下面電極端子 29 収納部 30 搭載面 31 信号電極端子 32 電源等電極端子 33 導電性樹脂 35 ワイヤ 42 ダム
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/56 R 21/3205 23/12 H01L 23/12 L
Claims (6)
- 【請求項1】 半導体素子と、 該半導体素子を上下両面に夫々搭載してなる第1の基板
と、 該第1の基板が装着される共に、下面に外部接続端子と
なる複数のボールが配設されてなる第2の基板と、 該第1の基板に形成され該半導体素子と接続された第1
の電極端子と、該第2の基板に配設され該半田バンプと
接続された第2の電極端子と、該第1の電極端子と第2
の電極端子とを接続する接続部材とよりなる電気的接続
手段と、 該半導体素子を封止する封止樹脂とを具備し、 該第2の基板に、該第1の基板を搭載した状態におい
て、該第1の基板の下面に搭載された半導体素子を内部
に収納する収納部を形成したことを特徴とする半導体装
置。 - 【請求項2】 該収納部は、該第2の基板を上下に貫通
する貫通孔であることを特徴とする請求項1記載の半導
体装置。 - 【請求項3】 該第1の基板に配設される複数の該第1
の電極端子を、該第1の基板の上面と下面に分配して配
設し、 該第2の基板の上面に、該第1の基板の上面に配設され
た該第1の電極端子と接続される第2の電極端子を配設
すると共に、 該第2の基板の該第1の基板を搭載する搭載面に、該第
1の基板の下面に配設された該第1の電極端子と接続さ
れる第3の電極端子を配設してなることを特徴とする請
求項1または2記載の半導体装置。 - 【請求項4】 該第1の基板の上面に配設された該第1
の電極端子と、該第2の基板の上面に形成された第2の
電極端子とを接続する接続部材としてワイヤを用いると
共に、 該第1の基板の下面に配設された該第1の電極端子と、
該第2の基板の搭載面に形成された第3の電極端子とを
接続する接続部材として導電性樹脂を用いたことを特徴
とする請求項3記載の半導体装置。 - 【請求項5】 該封止樹脂を、該第1の基板の上面及び
下面に夫々配設したことを特徴とする請求項1乃至4の
いずれかに記載の半導体装置。 - 【請求項6】 該樹脂をトランスファーモールドにより
形成したことを特徴とする請求項1乃至5のいずれかに
記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6174598A JPH0846136A (ja) | 1994-07-26 | 1994-07-26 | 半導体装置 |
US08/505,888 US5615089A (en) | 1994-07-26 | 1995-07-24 | BGA semiconductor device including a plurality of semiconductor chips located on upper and lower surfaces of a first substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6174598A JPH0846136A (ja) | 1994-07-26 | 1994-07-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0846136A true JPH0846136A (ja) | 1996-02-16 |
Family
ID=15981375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6174598A Withdrawn JPH0846136A (ja) | 1994-07-26 | 1994-07-26 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5615089A (ja) |
JP (1) | JPH0846136A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008199031A (ja) * | 2007-02-15 | 2008-08-28 | Robert Bosch Gmbh | 構成素子アッセンブリ |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1996009645A1 (fr) * | 1994-09-20 | 1996-03-28 | Hitachi, Ltd. | Composant a semiconducteurs et sa structure de montage |
US6423571B2 (en) | 1994-09-20 | 2002-07-23 | Hitachi, Ltd. | Method of making a semiconductor device having a stress relieving mechanism |
JP3330468B2 (ja) * | 1995-06-30 | 2002-09-30 | 富士通株式会社 | 配線基板及び半導体装置 |
US6861290B1 (en) * | 1995-12-19 | 2005-03-01 | Micron Technology, Inc. | Flip-chip adaptor package for bare die |
US5719440A (en) | 1995-12-19 | 1998-02-17 | Micron Technology, Inc. | Flip chip adaptor package for bare die |
US5748452A (en) * | 1996-07-23 | 1998-05-05 | International Business Machines Corporation | Multi-electronic device package |
US5774340A (en) * | 1996-08-28 | 1998-06-30 | International Business Machines Corporation | Planar redistribution structure and printed wiring device |
US6043559A (en) | 1996-09-09 | 2000-03-28 | Intel Corporation | Integrated circuit package which contains two in plane voltage busses and a wrap around conductive strip that connects a bond finger to one of the busses |
US6075711A (en) * | 1996-10-21 | 2000-06-13 | Alpine Microsystems, Inc. | System and method for routing connections of integrated circuits |
US5790384A (en) * | 1997-06-26 | 1998-08-04 | International Business Machines Corporation | Bare die multiple dies for direct attach |
JP3359846B2 (ja) * | 1997-07-18 | 2002-12-24 | シャープ株式会社 | 半導体装置 |
SE511824C2 (sv) * | 1997-08-22 | 1999-12-06 | Ericsson Telefon Ab L M | Avkopplingskondensator samt chipsmodul |
US6117382A (en) * | 1998-02-05 | 2000-09-12 | Micron Technology, Inc. | Method for encasing array packages |
JP3055619B2 (ja) * | 1998-04-30 | 2000-06-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
USRE43112E1 (en) | 1998-05-04 | 2012-01-17 | Round Rock Research, Llc | Stackable ball grid array package |
US6065980A (en) * | 1998-06-29 | 2000-05-23 | Cisco Technology, Inc. | Grounding a PCB to an enclosure sub-assembly using a grounding spring |
JP3907845B2 (ja) * | 1998-08-18 | 2007-04-18 | 沖電気工業株式会社 | 半導体装置 |
US6049467A (en) * | 1998-08-31 | 2000-04-11 | Unisys Corporation | Stackable high density RAM modules |
US6154371A (en) * | 1998-09-30 | 2000-11-28 | Cisco Technology, Inc. | Printed circuit board assembly and method |
US6329713B1 (en) * | 1998-10-21 | 2001-12-11 | International Business Machines Corporation | Integrated circuit chip carrier assembly comprising a stiffener attached to a dielectric substrate |
US6081429A (en) * | 1999-01-20 | 2000-06-27 | Micron Technology, Inc. | Test interposer for use with ball grid array packages assemblies and ball grid array packages including same and methods |
US6219254B1 (en) * | 1999-04-05 | 2001-04-17 | Trw Inc. | Chip-to-board connection assembly and method therefor |
US6400576B1 (en) * | 1999-04-05 | 2002-06-04 | Sun Microsystems, Inc. | Sub-package bypass capacitor mounting for an array packaged integrated circuit |
US6207476B1 (en) * | 1999-06-10 | 2001-03-27 | Vlsi Technology, Inc. | Methods of packaging an integrated circuit and methods of forming an integrated circuit package |
US6282100B1 (en) * | 1999-07-01 | 2001-08-28 | Agere Systems Guardian Corp. | Low cost ball grid array package |
US6255899B1 (en) | 1999-09-01 | 2001-07-03 | International Business Machines Corporation | Method and apparatus for increasing interchip communications rates |
US6329686B1 (en) | 1999-11-12 | 2001-12-11 | Micron Technology, Inc. | Method of fabricating conductive straps to interconnect contacts to corresponding digit lines by employing an angled sidewall implant and semiconductor devices fabricated thereby |
US6392428B1 (en) * | 1999-11-16 | 2002-05-21 | Eaglestone Partners I, Llc | Wafer level interposer |
US6325552B1 (en) | 2000-02-14 | 2001-12-04 | Cisco Technology, Inc. | Solderless optical transceiver interconnect |
US6475830B1 (en) | 2000-07-19 | 2002-11-05 | Cisco Technology, Inc. | Flip chip and packaged memory module |
US6812048B1 (en) * | 2000-07-31 | 2004-11-02 | Eaglestone Partners I, Llc | Method for manufacturing a wafer-interposer assembly |
US6537831B1 (en) * | 2000-07-31 | 2003-03-25 | Eaglestone Partners I, Llc | Method for selecting components for a matched set using a multi wafer interposer |
US6815712B1 (en) | 2000-10-02 | 2004-11-09 | Eaglestone Partners I, Llc | Method for selecting components for a matched set from a wafer-interposer assembly |
US6686657B1 (en) | 2000-11-07 | 2004-02-03 | Eaglestone Partners I, Llc | Interposer for improved handling of semiconductor wafers and method of use of same |
US6529022B2 (en) * | 2000-12-15 | 2003-03-04 | Eaglestone Pareners I, Llc | Wafer testing interposer for a conventional package |
US20020076854A1 (en) * | 2000-12-15 | 2002-06-20 | Pierce John L. | System, method and apparatus for constructing a semiconductor wafer-interposer using B-Stage laminates |
US20020078401A1 (en) * | 2000-12-15 | 2002-06-20 | Fry Michael Andrew | Test coverage analysis system |
US6524885B2 (en) * | 2000-12-15 | 2003-02-25 | Eaglestone Partners I, Llc | Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques |
US6673653B2 (en) * | 2001-02-23 | 2004-01-06 | Eaglestone Partners I, Llc | Wafer-interposer using a ceramic substrate |
US6592269B1 (en) * | 2001-08-31 | 2003-07-15 | Cypress Semiconductor Corporation | Apparatus and method for integrating an optical transceiver with a surface mount package |
US6963142B2 (en) * | 2001-10-26 | 2005-11-08 | Micron Technology, Inc. | Flip chip integrated package mount support |
US7485951B2 (en) * | 2001-10-26 | 2009-02-03 | Entorian Technologies, Lp | Modularized die stacking system and method |
US7361844B2 (en) * | 2002-11-25 | 2008-04-22 | Vlt, Inc. | Power converter package and thermal management |
JP2004193404A (ja) * | 2002-12-12 | 2004-07-08 | Alps Electric Co Ltd | 回路モジュール、及びその製造方法 |
US6833628B2 (en) * | 2002-12-17 | 2004-12-21 | Delphi Technologies, Inc. | Mutli-chip module |
US20050231922A1 (en) * | 2004-04-16 | 2005-10-20 | Jung-Chien Chang | Functional printed circuit board module with an embedded chip |
KR100640335B1 (ko) * | 2004-10-28 | 2006-10-30 | 삼성전자주식회사 | 랜드 그리드 어레이 모듈 |
US8252615B2 (en) | 2006-12-22 | 2012-08-28 | Stats Chippac Ltd. | Integrated circuit package system employing mold flash prevention technology |
US8852986B2 (en) * | 2007-05-16 | 2014-10-07 | Stats Chippac Ltd. | Integrated circuit package system employing resilient member mold system technology |
US20100314730A1 (en) * | 2009-06-16 | 2010-12-16 | Broadcom Corporation | Stacked hybrid interposer through silicon via (TSV) package |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60117763A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置 |
US5060844A (en) * | 1990-07-18 | 1991-10-29 | International Business Machines Corporation | Interconnection structure and test method |
US5216278A (en) * | 1990-12-04 | 1993-06-01 | Motorola, Inc. | Semiconductor device having a pad array carrier package |
JPH04219966A (ja) * | 1990-12-20 | 1992-08-11 | Fujitsu Ltd | 半導体素子 |
US5241133A (en) * | 1990-12-21 | 1993-08-31 | Motorola, Inc. | Leadless pad array chip carrier |
JPH0548000A (ja) * | 1991-08-13 | 1993-02-26 | Fujitsu Ltd | 半導体装置 |
JP2705468B2 (ja) * | 1992-07-13 | 1998-01-28 | 日本電気株式会社 | 混成集積回路装置 |
JPH06291216A (ja) * | 1993-04-05 | 1994-10-18 | Sony Corp | 基板及びセラミックパッケージ |
US5473190A (en) * | 1993-12-14 | 1995-12-05 | Intel Corporation | Tab tape |
-
1994
- 1994-07-26 JP JP6174598A patent/JPH0846136A/ja not_active Withdrawn
-
1995
- 1995-07-24 US US08/505,888 patent/US5615089A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008199031A (ja) * | 2007-02-15 | 2008-08-28 | Robert Bosch Gmbh | 構成素子アッセンブリ |
Also Published As
Publication number | Publication date |
---|---|
US5615089A (en) | 1997-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0846136A (ja) | 半導体装置 | |
US7391105B2 (en) | Unit semiconductor chip and multi chip package with center bonding pads and methods for manufacturing the same | |
US9252125B2 (en) | Stacked semiconductor device and fabrication method for same | |
US7618849B2 (en) | Integrated circuit package with etched leadframe for package-on-package interconnects | |
US6861750B2 (en) | Ball grid array package with multiple interposers | |
TW517359B (en) | Enhanced die-up ball grid array packages and method for making the same | |
US7339278B2 (en) | Cavity chip package | |
US7029953B2 (en) | Semiconductor package for three-dimensional mounting, fabrication method thereof, and semiconductor device | |
US6667546B2 (en) | Ball grid array semiconductor package and substrate without power ring or ground ring | |
US6492726B1 (en) | Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection | |
US20060163702A1 (en) | Chip on board leadframe for semiconductor components having area array | |
US6137170A (en) | Mount for semiconductor device | |
JP2001156251A (ja) | 半導体装置 | |
US20050156322A1 (en) | Thin semiconductor package including stacked dies | |
JP3180758B2 (ja) | 積層可能な半導体装置とこれらの半導体装置モジュール | |
KR20010063236A (ko) | 적층 패키지와 그 제조 방법 | |
JPH0888292A (ja) | 片面樹脂封止型半導体パッケージ並びに片面樹脂封止型半導体装置及びその製造方法 | |
KR100907730B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
KR20070019359A (ko) | 밀봉 수지 주입용 개구부를 구비하는 양면 실장형 기판 및그를 이용하는 멀티 칩 패키지의 제조방법 | |
CN112466760B (zh) | 一种具有去耦结构的半导体装置及其制造方法 | |
KR100357877B1 (ko) | 반도체 패키지 | |
JP2002222900A (ja) | 半導体装置 | |
KR940006578B1 (ko) | 반도체 패케이지 및 그 제조방법 | |
JPH08236692A (ja) | 混成集積回路装置およびその製造方法 | |
KR20050077168A (ko) | 센터패드형 반도체 칩을 갖는 칩 스택 패키지와 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |