JPH0843488A - Semiconductor testing apparatus - Google Patents
Semiconductor testing apparatusInfo
- Publication number
- JPH0843488A JPH0843488A JP6175723A JP17572394A JPH0843488A JP H0843488 A JPH0843488 A JP H0843488A JP 6175723 A JP6175723 A JP 6175723A JP 17572394 A JP17572394 A JP 17572394A JP H0843488 A JPH0843488 A JP H0843488A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- clamp
- test
- level
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、試験信号を多数個の被
測定半導体に分配して同時に試験を行う半導体試験装置
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor tester for distributing a test signal to a large number of semiconductors to be measured and performing a test simultaneously.
【０００２】[0002]
【従来の技術】従来のこの種の半導体試験装置（以下、
「ボード方式テスタ」という）のブロック図を図５に示
す。同図において、１は多数個の同一品種である被試験
半導体製品（以下、「ＤＵＴ」という）、２ａ〜２ｃは
多数のＤＵＴ１がとりつけられたソケットボードであ
り、同図はソケットボードが３枚の場合を示している。
３はＤＵＴ１に対して供給する複数の試験用の信号パル
スを発生するパルス発生器群であり、試験信号の種類に
対応した（すなわちＤＵＴ１の入力ピン数分の）複数の
パルス発生器からなる。４はＤＵＴ１の入力レベルに対
応する電圧レベルを発生する信号レベル電源、５は信号
レベル電源４の出力電圧に基づきパルス発生器群３が出
力する複数の試験信号のレベルをＤＵＴ１の入力レベル
に対応させつつ、ＤＵＴ１に入力する試験信号波形を発
生するドライバー群であり、試験信号の種類に対応した
複数のドライバーからなる。６はソケットボード２ａ〜
２ｃを通ってドライバー群５から多数のＤＵＴ１に対し
て試験信号を供給するための複数の入力信号線、７はソ
ケットボード２ａ〜２ｃを介して多数のＤＵＴ１の出力
信号を取り出すための出力信号線、８は複数の出力信号
７を論理値‘１’あるいは‘０’に変換するための比較
電圧を発生する比較レベル電源、９は複数の出力信号と
比較レベル電源８からの比較電圧とを比較することによ
り、論理値‘１’あるいは‘０’のパルス信号に変換す
る比較器群であり、ＤＵＴ１の出力信号の種類に対応し
た複数の比較器からなる。１０は比較器群９の比較結果
と予め定められた期待値とを比較することにより、ＤＵ
Ｔ１の良否を判定する判定器群であり、ＤＵＴ１の出力
信号の種類に対応した複数の判定器からなる。１１はパ
ルス発生器群３、信号レベル電源４等の試験装置各部の
制御を行うＣＰＵである。2. Description of the Related Art Conventional semiconductor test equipment of this type (hereinafter referred to as
A block diagram of a "board type tester") is shown in FIG. In the figure, 1 is a large number of semiconductor products under test (hereinafter referred to as "DUTs") of the same type, and 2a to 2c are socket boards to which a large number of DUTs 1 are attached. Shows the case.
Reference numeral 3 denotes a pulse generator group that generates a plurality of test signal pulses supplied to the DUT 1, and includes a plurality of pulse generators corresponding to the types of test signals (that is, the number of input pins of the DUT 1). 4 is a signal level power supply that generates a voltage level corresponding to the input level of the DUT 1; 5 is a level of a plurality of test signals output from the pulse generator group 3 based on the output voltage of the signal level power supply 4 that corresponds to the input level of the DUT 1 While being a driver group that generates a test signal waveform to be input to the DUT 1, it is composed of a plurality of drivers corresponding to the types of test signals. 6 is a socket board 2a-
A plurality of input signal lines for supplying a test signal from the driver group 5 to a large number of DUTs 1 through 2c, and an output signal line 7 for taking out an output signal of a large number of DUTs 1 through the socket boards 2a to 2c. , 8 is a comparison level power supply for generating a comparison voltage for converting the plurality of output signals 7 into a logical value "1" or "0", and 9 is a comparison between the plurality of output signals and the comparison voltage from the comparison level power supply 8. By doing so, it is a group of comparators that convert into pulse signals of logical value "1" or "0", and is composed of a plurality of comparators corresponding to the type of output signal of DUT1. Reference numeral 10 indicates a DU by comparing the comparison result of the comparator group 9 with a predetermined expected value.
This is a group of determiners for determining the quality of T1, and includes a plurality of determiners corresponding to the types of output signals of the DUT 1. Reference numeral 11 denotes a CPU that controls each part of the test apparatus such as the pulse generator group 3 and the signal level power source 4.
【０００３】また、図６及び図７は、ＤＵＴ１に入力さ
れる試験信号の波形の一例を示す図である。図６及び図
７において、破線１２はドライバー群５の１つのドライ
バーが発生する試験信号の波形、実線１３はこの試験信
号がドライバーから分配されて伝送された場合のＤＵＴ
１の入力端子における試験信号の実際の伝達波形であ
る。図６は発生波形１２の立上がり時間（ｔr）が短い
場合を示し、図７は発生波形１２の立上がり時間
（ｔr）が長い場合を示す。FIGS. 6 and 7 are diagrams showing an example of the waveform of the test signal input to the DUT 1. 6 and 7, the broken line 12 is the waveform of the test signal generated by one driver of the driver group 5, and the solid line 13 is the DUT when this test signal is distributed and transmitted from the driver.
2 is an actual transmission waveform of a test signal at the No. 1 input terminal. Figure 6 shows the case rise time of generating waveform 12 (t r) is short, Fig. 7 shows the case rise time of generating waveform 12 (t r) is long.
【０００４】次に動作について説明する。パルス発生器
群３は、１つのＤＵＴの入力ピン数分の試験信号を発生
する。ドライバー群５はこれら複数の試験信号を所定の
レベルに変換した後、複数の入力信号線６及びソケット
ボード２ａ〜２ｃを介して複数のＤＵＴ１に供給する。
一方、複数のＤＵＴ１からの出力信号は、全てのＤＵＴ
１の出力ピン数分がそれぞれ独立した状態で、ソケット
ボード２ａ〜２ｃ及び複数の出力信号線７を介して比較
器群９に供給される。比較器群９は複数の出力信号をそ
れぞれ論理値に変換して比較器群１０に出力する。判定
部１０はこれら比較結果を予め定められた期待値と比較
することにより複数のＤＵＴ１それぞれについて判定を
行う。Next, the operation will be described. The pulse generator group 3 generates test signals for the number of input pins of one DUT. The driver group 5 converts the plurality of test signals into a predetermined level and then supplies the plurality of test signals to the plurality of DUTs 1 via the plurality of input signal lines 6 and the socket boards 2a to 2c.
On the other hand, output signals from a plurality of DUTs 1 are all DUTs.
One output pin is supplied to the comparator group 9 via the socket boards 2a to 2c and the plurality of output signal lines 7 in an independent state. The comparator group 9 converts each of the plurality of output signals into a logical value and outputs the logical value to the comparator group 10. The determination unit 10 makes a determination for each of the plurality of DUTs 1 by comparing these comparison results with a predetermined expected value.
【０００５】ここで、ドライバー群５がパルス発生器群
３の試験信号をソケットボード２ａ〜２ｃ上の各ＤＵＴ
１まで伝送する場合において、試験信号の伝送経路の分
配点及び接続点等で伝送特性インピーダンスの不整合が
あるためＤＵＴ１が受ける試験信号の波形に歪みが生じ
る。例えば、図６のように立上がり（ｔr）が速い波形
の試験信号を伝送する場合、不整合による反射のため
に、実際の伝送波形１３にはリンギング（ノイズ）が多
く発生する。このような波形ではＤＵＴ１が誤動作する
おそれがあり、正しい試験ができない。そこで従来は、
図７のように、試験信号として、立上がりの遅い、なま
った波形を発生して、リンギング（ノイズ）を抑えるこ
とにより誤動作を防止し、動作試験を行っていた。Here, the driver group 5 sends the test signal of the pulse generator group 3 to each DUT on the socket boards 2a to 2c.
When transmitting up to 1, the waveform of the test signal received by the DUT 1 is distorted due to the mismatch of the transmission characteristic impedances at the distribution points and connection points of the transmission path of the test signal. For example, when transmitting a test signal having a waveform with a fast rise (t r ) as shown in FIG. 6, a lot of ringing (noise) occurs in the actual transmission waveform 13 due to reflection due to mismatch. With such a waveform, the DUT 1 may malfunction and a correct test cannot be performed. So conventionally,
As shown in FIG. 7, as a test signal, a blunt waveform with a slow rising edge is generated to suppress ringing (noise), thereby preventing malfunction and performing an operation test.
【０００６】[0006]
【発明が解決しようとする課題】従来の半導体試験装置
において、ノイズを抑えて誤動作を防止するために、立
上がりの遅い、なまった波形の試験信号を発生させてい
たので、ＤＵＴの高速動作についての試験やＡＣ特性の
試験ができないという問題があった。In the conventional semiconductor test apparatus, in order to suppress noise and prevent malfunction, a test signal having a slow rising edge and a blunt waveform is generated. There is a problem that the test and the AC characteristic test cannot be performed.
【０００７】この発明は、試験信号のリンギングを防止
して半導体装置の高速動作についての試験やＡＣ特性の
試験を可能にするものである。The present invention prevents ringing of a test signal and enables a test for high-speed operation of a semiconductor device and a test for AC characteristics.
【０００８】[0008]
【課題を解決するための手段】請求項１に係る半導体試
験装置は、試験信号をクランプするクランプダイオード
を、上記被測定半導体の近傍の上記入力配線に設けたも
のである。According to a first aspect of the present invention, there is provided a semiconductor test apparatus in which a clamp diode for clamping a test signal is provided in the input wiring near the semiconductor under test.
【０００９】請求項２に係る半導体試験装置は、試験信
号の出力電圧の高レベル及び低レベルに対応して高レベ
ルクランプ電圧及び低レベルクランプ電圧を発生するク
ランプ電源と、上記高レベルクランプ電圧及び上記低レ
ベルクランプ電圧に基づき上記試験信号をクランプする
高レベルクランプダイオード及び低レベルクランプダイ
オードとを備えたものである。A semiconductor test apparatus according to a second aspect of the present invention is a clamp power supply which generates a high level clamp voltage and a low level clamp voltage corresponding to a high level and a low level of an output voltage of a test signal, and the high level clamp voltage and A high level clamp diode and a low level clamp diode for clamping the test signal based on the low level clamp voltage are provided.
【００１０】請求項３に係る半導体試験装置は、上記ク
ランプ電源を、上記試験信号の高レベル電圧と予め定め
られたオフセット電圧とを加算することにより上記高レ
ベルクランプ電圧を生成するとともに、上記試験信号の
低レベル電圧から上記オフセット電圧を減算することに
より上記低レベルクランプ電圧を生成する構成としたも
のである。A semiconductor test apparatus according to a third aspect of the present invention generates the high-level clamp voltage by adding the high-level voltage of the test signal and a predetermined offset voltage to the clamp power supply, and also performs the test. The low-level clamp voltage is generated by subtracting the offset voltage from the low-level voltage of the signal.
【００１１】請求項４に係る半導体試験装置は、上記ク
ランプ電源を、上記試験信号の出力電圧の高レベル及び
低レベルの変化に対応して上記高レベルクランプ電圧及
び上記低レベルクランプ電圧を変化させる構成としたも
のである。According to a fourth aspect of the present invention, in the semiconductor test apparatus, the clamp power source changes the high level clamp voltage and the low level clamp voltage in response to the change of the output voltage of the test signal between the high level and the low level. It is configured.
【００１２】[0012]
【作用】請求項１の発明においては、上記被測定半導体
の近傍の上記入力配線に設けられたクランプダイオード
が試験信号をクランプする。According to the first aspect of the invention, the clamp diode provided in the input wiring near the semiconductor under test clamps the test signal.
【００１３】請求項２の発明においては、クランプ電源
が上記試験信号の出力電圧の高レベル及び低レベルに対
応して高レベルクランプ電圧及び低レベルクランプ電圧
を発生し、高レベルクランプダイオード及び低レベルク
ランプダイオードが上記高レベルクランプ電圧及び上記
低レベルクランプ電圧に基づき上記試験信号をそれぞれ
クランプする。According to another aspect of the present invention, the clamp power supply generates a high level clamp voltage and a low level clamp voltage corresponding to the high level and the low level of the output voltage of the test signal, and the high level clamp diode and the low level clamp voltage. A clamp diode clamps the test signal based on the high level clamp voltage and the low level clamp voltage, respectively.
【００１４】請求項３の発明においては、上記クランプ
電源が、上記試験信号の高レベル電圧と予め定められた
オフセット電圧とを加算することにより上記高レベルク
ランプ電圧を生成するとともに、上記試験信号の低レベ
ル電圧から上記オフセット電圧を減算することにより上
記低レベルクランプ電圧を生成する。In the invention of claim 3, the clamp power supply adds the high level voltage of the test signal and a predetermined offset voltage to generate the high level clamp voltage, and at the same time, the test signal of the test signal is supplied. The low level clamp voltage is generated by subtracting the offset voltage from the low level voltage.
【００１５】請求項４の発明においては、上記クランプ
電源が、上記試験信号の出力電圧の高レベル及び低レベ
ルの変化に対応して上記高レベルクランプ電圧及び上記
低レベルクランプ電圧を変化させる。According to another aspect of the present invention, the clamp power supply changes the high level clamp voltage and the low level clamp voltage in response to the change of the output voltage of the test signal between the high level and the low level.
【００１６】[0016]
実施例１．以下、この発明の一実施例である半導体試験
装置（以下、「ボード方式テスタ」という）を図につい
て説明する。図１はこの実施例１によるボード方式テス
タのブロック図である。Example 1. Hereinafter, a semiconductor test apparatus (hereinafter, referred to as “board type tester”) which is an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a board type tester according to the first embodiment.
【００１７】同図において、１は多数個の同一品種であ
る被試験半導体製品（以下、「ＤＵＴ」という）、２ａ
〜２ｃは多数のＤＵＴ１がとりつけられたソケットボー
ドであり、同図はソケットボードが３枚の場合を示して
いる。３はＤＵＴ１に対して供給する複数の試験用の信
号パルスを発生するパルス発生器群であり、試験信号の
種類に対応した（すなわちＤＵＴ１の入力ピン数分の）
複数のパルス発生器からなる。４はＤＵＴ１の入力レベ
ルに対応する電圧レベルを発生する入力信号レベル電
源、５は信号レベル電源４の出力電圧に基づきパルス発
生器群３が出力する複数の試験信号のレベルをＤＵＴ１
の入力レベルに対応させて、ＤＵＴ１に入力する試験信
号波形を発生するドライバー群であり、試験信号の種類
に対応した複数のドライバーからなる。６はソケットボ
ード２ａ〜２ｃを通ってドライバー群５から多数のＤＵ
Ｔ１に対して試験信号を供給するための複数の入力信号
線、７はソケットボード２ａ〜２ｃを介して多数のＤＵ
Ｔ１の出力信号を取り出すための出力信号線、８は複数
の出力信号７を論理値‘１’あるいは‘０’に変換する
ための比較電圧を発生する比較レベル電源、９は複数の
出力信号と比較レベル電源８からの比較電圧とを比較す
ることにより、論理値‘１’あるいは‘０’のパルス信
号に変換する比較器群であり、ＤＵＴ１の出力信号の種
類に対応した複数の比較器からなる。１０は比較器群９
の比較結果と予め定められた期待値とを比較することに
より、ＤＵＴ１の良否を判定する判定器群であり、ＤＵ
Ｔ１の出力信号の種類に対応した複数の判定器からな
る。１１はパルス発生器群３、信号レベル電源４等の試
験装置各部の制御を行うＣＰＵである。In the figure, 1 is a large number of semiconductor products under test (hereinafter referred to as "DUT") of the same type, and 2a.
2 to 2c are socket boards to which a large number of DUTs 1 are attached, and FIG. 2 shows the case where there are three socket boards. Reference numeral 3 is a pulse generator group that generates a plurality of test signal pulses to be supplied to the DUT 1, and corresponds to the type of test signal (that is, the number of input pins of the DUT 1).
It consists of multiple pulse generators. Reference numeral 4 denotes an input signal level power source that generates a voltage level corresponding to the input level of the DUT 1. Reference numeral 5 denotes the levels of a plurality of test signals output from the pulse generator group 3 based on the output voltage of the signal level power source 4.
Is a driver group that generates a test signal waveform to be input to the DUT 1 according to the input level of, and includes a plurality of drivers corresponding to the types of test signals. 6 is a large number of DUs from the driver group 5 through the socket boards 2a to 2c.
A plurality of input signal lines for supplying a test signal to T1, 7 are a large number of DUs via socket boards 2a to 2c.
An output signal line for extracting the output signal of T1, a reference level power supply 8 for generating a comparison voltage for converting the plurality of output signals 7 into a logical value "1" or "0", and 9 a plurality of output signals. It is a group of comparators that convert to a pulse signal having a logical value of “1” or “0” by comparing with a comparison voltage from the comparison level power supply 8, and a plurality of comparators corresponding to the type of the output signal of the DUT 1 are selected. Become. 10 is a comparator group 9
Is a group of judging devices for judging whether the DUT 1 is good or bad by comparing the comparison result of DUT1 with a predetermined expected value.
It is composed of a plurality of determiners corresponding to the types of T1 output signals. Reference numeral 11 denotes a CPU that controls each part of the test apparatus such as the pulse generator group 3 and the signal level power source 4.
【００１８】１４は信号レベル電源４で発生する試験信
号波形の電圧レベルに基づき、波形を整形するためのク
ランプ電圧を発生するクランプ電源、１５及び１６はク
ランプ電源１４により発生されるハイレベル側のクラン
プ電圧（ＶCH）とローレベル側のクランプ電圧（ＶCL）
とをソケットボード２ａ〜２ｃにそれぞれ供給するハイ
レベル側クランプ電圧供給線及びローレベル側クランプ
電圧供給線、１７及び１８は、その一端が、複数のＤＵ
Ｔ１の入力ピン近くで入力信号線６にそれぞれ接続さ
れ、他端がハイレベル側クランプ電圧供給線１５及びロ
ーレベル側クランプ電圧供給線１６にそれぞれ接続され
ており、試験信号がハイレベル時及びローレベル時にそ
れぞれ波形整形を行う複数の第１のクランプダイオード
及び複数の第２のクランプダイオードである。ＤＵＴ１
の入力端子には第１のクランプダイオード１７のアノー
ド及び第２のクランプダイオード１８のカソードが接続
されている。Reference numeral 14 is a clamp power supply that generates a clamp voltage for shaping the waveform based on the voltage level of the test signal waveform generated by the signal level power supply 4, and 15 and 16 are on the high level side generated by the clamp power supply 14. Clamp voltage (V CH ) and low level side clamp voltage (V CL )
To the socket boards 2a to 2c, respectively. The high-level side clamp voltage supply line and the low-level side clamp voltage supply line 17 and 18 have a plurality of DUs at one end.
The test signal is connected to the input signal line 6 near the input pin of T1 and the other end is connected to the high-level side clamp voltage supply line 15 and the low-level side clamp voltage supply line 16, respectively. A plurality of first clamp diodes and a plurality of second clamp diodes which respectively perform waveform shaping at the time of level. DUT1
The anode of the first clamp diode 17 and the cathode of the second clamp diode 18 are connected to the input terminal of.
【００１９】また、図２は、アナログ方式によるクラン
プ電源１４及びその周辺の回路の接続図である。４１
ａ、４１ｂはハイレベル電圧ＶH，ローレベル電圧ＶLを
それぞれ供給するためのバッファである。１４ａ、１４
ｂは、それぞれクランプ電源１４のうちのハイレベルク
ランプ電圧ＶCH、ローレベルクランプ電圧ＶCLを発生す
る部分をそれぞれ示しており、オフセット電圧ΔＶを受
けるバッファ１４１ａ、１４１ｂ、ハイレベル電圧ＶH
とバッファ１４１ａの出力ΔＶとを加算する加算器、ロ
ーレベル電圧ＶLからバッファ１４１ｂの出力ΔＶを減
算する減算器とからなる。FIG. 2 is a connection diagram of the clamp-type power supply 14 and its peripheral circuits by the analog method. 41
Reference numerals a and 41b are buffers for supplying the high level voltage V H and the low level voltage V L , respectively. 14a, 14
Reference numerals b respectively indicate portions of the clamp power supply 14 that generate a high-level clamp voltage V CH and a low-level clamp voltage V CL, and buffers 141a and 141b receiving the offset voltage ΔV and a high-level voltage V H, respectively.
And an output ΔV of the buffer 141a, and a subtractor subtracting the output ΔV of the buffer 141b from the low level voltage V L.
【００２０】また、図３は、デジタル方式によるクラン
プ電源１４及びその周辺の回路の接続図である。４２
ａ、４２ｂはＣＰＵ１１からハイレベル電圧データＤＶ
H、ローレベル電圧データＤＶLを受けてそれぞれハイレ
ベル電圧ＶH、ローレベル電圧ＶLを発生するＤ／Ａ変換
器、４３ａ、４３ｂはＤ／Ａ変換器４２ａ，４２ｂの出
力を受けて電源ＶH，ＶLをそれぞれ供給するためのバッ
ファである。１４ａ、１４ｂは、それぞれクランプ電源
１４のうちハイレベルクランプ電圧ＶCH、ローレベルク
ランプ電圧ＶCLを発生する部分をそれぞれ示しており、
ＣＰＵ１１からオフセット電圧ΔＶとハイレベル電圧Ｖ
H、ローレベル電圧ＶLとの加減算データＤＶH＋ＤΔ
Ｖ，ＤＶL−ＤΔＶを受けてそれぞれハイレベルクラン
プ電圧ＶCH、ローレベルクランプ電圧ＶCLを発生するＤ
／Ａ変換器１４３ａ，１４３ｂ、及びＤ／Ａ変換器１４
３ａ，１４３ｂの出力を受けてクランプ電源ＶCH，ＶCL
を供給するためのバッファ１４４ａ，１４４ｂからな
る。なお、図２の回路と図３の回路は同様の動作をす
る。Further, FIG. 3 is a connection diagram of the clamp power supply 14 and its peripheral circuits by a digital method. 42
a and 42b are high level voltage data DV from the CPU 11.
D / A converters that receive H and low-level voltage data DV L to generate high-level voltage V H and low-level voltage V L , 43a and 43b receive the outputs of D / A converters 42a and 42b, and supply power. A buffer for supplying V H and V L , respectively. Reference numerals 14a and 14b respectively denote portions of the clamp power supply 14 which generate a high level clamp voltage V CH and a low level clamp voltage V CL , respectively.
Offset voltage ΔV and high level voltage V from CPU 11
Addition / subtraction data DV H + DΔ of H and low level voltage V L
V, DV L -DΔV receiving and high level clamp voltage V CH, respectively, D for generating a low level clamp voltage V CL
/ A converters 143a and 143b, and D / A converter 14
Clamp power supply V CH , V CL in response to the outputs of 3a and 143b
And buffers 144a and 144b for supplying the. The circuit of FIG. 2 and the circuit of FIG. 3 operate in the same manner.
【００２１】また、図４は、ＤＵＴ１に入力される試験
信号の波形の一例を示す図である。図４において、破線
１３ａは、第１及び第２のクランプダイオード１７、１
８がない場合において、ローレベルからハイレベルに立
ち上がる試験信号がドライバーから分配されて伝送され
た場合のＤＵＴ１の端子における試験信号の実際の伝達
波形である。破線１３ｂは、同じくクランプダイオード
１７、１８がない場合における、ハイレベルからローレ
ベルへ立ち下がる試験信号についての実際の伝達波形で
ある。実線１９ａは、第１のクランプダイオード１７に
よりハイレベルクランプ電圧（ＶCH）でクランプするこ
とにより波形整形を行った場合における、ローレベルか
らハイレベルに立ち上がる試験信号のＤＵＴ１の端子で
の実際の伝達波形である。同じく、実線１９ｂは、第２
のクランプダイオード１８によりローレベルクランプ電
圧（ＶCL）でクランプすることにより波形整形を行った
場合における、ハイレベルからローレベルへ立ち下がる
試験信号のＤＵＴ１の端子での実際の伝達波形である。FIG. 4 is a diagram showing an example of the waveform of the test signal input to the DUT 1. In FIG. 4, the broken line 13a indicates the first and second clamp diodes 17, 1
8 is the actual transmission waveform of the test signal at the terminal of the DUT 1 when the test signal rising from the low level to the high level is distributed and transmitted from the driver in the case where 8 is not present. The broken line 13b is the actual transmission waveform of the test signal falling from the high level to the low level when the clamp diodes 17 and 18 are not provided. The solid line 19a is the actual transmission of the test signal rising from the low level to the high level at the terminal of DUT1 when the waveform shaping is performed by clamping the high clamp voltage (V CH ) by the first clamp diode 17. It is a waveform. Similarly, the solid line 19b is the second
2 is an actual transmission waveform at the terminal of DUT1 of the test signal falling from the high level to the low level when the waveform is shaped by clamping with the low level clamp voltage (V CL ) by the clamp diode 18 of FIG.
【００２２】次に動作について説明する。パルス発生器
群３は、１つのＤＵＴの入力ピン数分の試験信号を発生
する。ドライバー群５はこれら複数の試験信号を所定の
レベルに変換した後、複数の入力信号線６及びソケット
ボード２ａ〜２ｃを介して複数のＤＵＴ１に供給する。Next, the operation will be described. The pulse generator group 3 generates test signals for the number of input pins of one DUT. The driver group 5 converts the plurality of test signals into a predetermined level and then supplies the plurality of test signals to the plurality of DUTs 1 via the plurality of input signal lines 6 and the socket boards 2a to 2c.
【００２３】また、クランプ電源１４は、信号レベル電
源４が発生する入力信号の電圧レベルに基づき、入力電
圧レベルの変化に追従して適切なクランプ電圧ＶCH，Ｖ
CLを発生する。これらクランプ電圧ＶCH，ＶCLに基づ
き、第１のクランプダイオード１７、第２のクランプダ
イオード１８は、それぞれのＤＵＴ１の入力端子におい
て試験信号をクランプし、伝送路のインピーダンスの不
整合等による波形のリンギングを除去する。Further, the clamp power source 14 follows the change of the input voltage level based on the voltage level of the input signal generated by the signal level power source 4, and appropriately clamps the voltage V CH , V CH .
Generate CL . Based on these clamp voltages V CH and V CL , the first clamp diode 17 and the second clamp diode 18 clamp the test signal at the input terminals of their respective DUTs 1 to generate a waveform due to impedance mismatch of the transmission path. Remove ringing.
【００２４】すなわち、第１のクランプダイオード１７
は、図４に示す立上がりが急峻な場合の試験信号に対し
てハイレベル側クランプ電圧ＶCHによりクランプするの
で、波形１３ａのようなＶCHを越えるオーバーシュート
は生じない。これに伴いアンダーシュートも生じない。
同様に、第２のクランプダイオード１８は、立下がりが
急峻な場合の試験信号に対してローレベル側クランプ電
圧ＶCLによりクランプするので、波形１３ｂのようなＶ
CLより低くなるアンダーシュートは生じない。これに伴
いオーバーシュートも生じない。したがって、伝送路で
の反射ノイズの乗った波形１３ａ，１３ｂは波形成形さ
れて反射がなくなり、立ち上がり及び立ち下がり速度と
信号電圧レベルを維持しながら、１９ａ、１９ｂのよう
な望ましい波形を得ることができる。That is, the first clamp diode 17
4 clamps with the high-level side clamp voltage V CH with respect to the test signal shown in FIG. 4 when the rising edge is steep, so that an overshoot exceeding V CH as in the waveform 13a does not occur. Undershoot does not occur with this.
Similarly, the second clamp diode 18 clamps the test signal in the case of a steep fall with the low-level side clamp voltage V CL, so that the second clamp diode 18 has a V-like waveform 13b.
Undershoot that is lower than CL does not occur. As a result, overshoot does not occur. Therefore, the waveforms 13a and 13b with reflection noise on the transmission line are shaped so that there is no reflection, and desirable waveforms 19a and 19b can be obtained while maintaining the rising and falling speeds and the signal voltage level. it can.
【００２５】図１のように、クランプダイオードをＤＵ
Ｔ１の直近に設けると、ＤＵＴ１ひとつひとつに対応し
てクランプダイオードを設けなければならないものの、
入力端子において有効な波形整形を行うことができて、
伝送波形を適切に整形することができる。なお、ドライ
バー群５側にクランプダイオードを設けた場合を考える
と、図１からわかるように、ドライバー群５の出力側の
入力信号配線６において分岐点が多数存在し、これらイ
ンピーダンス不整合点において反射が発生する。したが
って、ＤＵＴ１に入力される実際の信号波形はリンギン
グが生じたものとなり、有効な波形整形を行うことがで
きない。As shown in FIG. 1, the clamp diode is connected to the DU.
If it is provided in the immediate vicinity of T1, although a clamp diode must be provided for each DUT1,
You can perform effective waveform shaping at the input terminal,
The transmission waveform can be shaped appropriately. Considering a case where a clamp diode is provided on the driver group 5 side, as can be seen from FIG. 1, there are many branch points in the input signal wiring 6 on the output side of the driver group 5, and reflection occurs at these impedance mismatch points. Occurs. Therefore, the actual signal waveform input to the DUT 1 has ringing, and effective waveform shaping cannot be performed.
【００２６】また、クランプ電源１４は、出力電圧
ＶH，ＶLに対応して自動的にクランプ電圧ＶCL，ＶCHを
変化させる。すなわち、クランプ電圧はＶCH＝ＶH＋Δ
Ｖ，ＶCL＝ＶL−ΔＶで与えられるから、出力電圧ＶH，
ＶLの変化に対応してクランプ電圧が自動的に変化す
る。オフセット電圧ΔＶを最適に定めておけば、クラン
プ電源１４は入力信号の電圧レベルに追従して自動的に
クランプ電圧を設定するので、ドライバーの出力レベル
が変化したときでも適切なクランプ電圧を維持できる。
なお、オフセット電圧ΔＶを変化させる（デジタル方式
の場合はデータＤΔＶを変化させる）ようにしてもよ
い。The clamp power supply 14 automatically changes the clamp voltages V CL and V CH in accordance with the output voltages V H and V L. That is, the clamp voltage is V CH = V H + Δ
Since V, V CL = V L −ΔV, the output voltage V H ,
The clamp voltage automatically changes according to the change in V L. If the offset voltage ΔV is optimally determined, the clamp power supply 14 automatically sets the clamp voltage in accordance with the voltage level of the input signal, so that the appropriate clamp voltage can be maintained even when the output level of the driver changes. .
The offset voltage ΔV may be changed (the data DΔV is changed in the case of the digital method).
【００２７】試験信号に対する複数のＤＵＴ１からの出
力信号は、全てのＤＵＴ１の出力ピン数分が独立した状
態で、ソケットボード２ａ〜２ｃ及び複数の出力信号線
７を介して比較器群９に供給される。比較器群９は複数
の出力信号をそれぞれ論理値に変換して比較器群１０に
出力する。判定器群１０はこれら比較結果を予め定めら
れた期待値と比較することにより複数のＤＵＴ１それぞ
れについて判定を行う。The output signals from the plurality of DUTs 1 with respect to the test signal are supplied to the comparator group 9 via the socket boards 2a to 2c and the plurality of output signal lines 7 in a state where the number of output pins of all the DUTs 1 is independent. To be done. The comparator group 9 converts each of the plurality of output signals into a logical value and outputs the logical value to the comparator group 10. The judgment unit group 10 judges each of the plurality of DUTs 1 by comparing the comparison result with a predetermined expected value.
【００２８】以上のように、この実施例１によるボード
方式テスタは、クランプダイオードが被測定素子の近傍
に設けられるとともにクランプ電圧が入力信号の設定電
圧レベルに追従して最適に変化するので、分配点や伝送
路において反射が生じた場合でも、それぞれの被測定素
子の入力端子において試験信号のオーバーシュート、ア
ンダーシュートを除去し、立ち上がりあるいは立ち下が
りの急峻な波形を歪なく多数の被測定素子に分配伝送で
きる。これにより、被測定素子の高速特性試験及びＡＣ
特性試験を容易に行うことができる。また、反射の発生
を考慮することなく、伝送路における分配数を増加でき
て同時に非常の多数のＤＵＴに対して試験信号を供給で
きるので、半導体試験に要する費用を低減することがで
きる。As described above, in the board type tester according to the first embodiment, the clamp diode is provided in the vicinity of the device under test, and the clamp voltage optimally changes following the set voltage level of the input signal. Even if reflection occurs at a point or transmission line, the overshoot and undershoot of the test signal are removed at the input terminals of each device under test, and the steep rising or falling waveform is distorted to many devices under test without distortion. Can be distributed and transmitted. As a result, the high-speed characteristic test of the device under test and the AC
The characteristic test can be easily performed. Further, since the number of distributions in the transmission line can be increased and a test signal can be supplied to a very large number of DUTs at the same time without considering the occurrence of reflection, the cost required for semiconductor testing can be reduced.
【００２９】[0029]
【発明の効果】以上のように、請求項１の発明によれ
ば、試験信号を発生する試験信号発生器と、上記試験信
号を被測定半導体に供給する入力配線と、上記被測定半
導体の出力信号を取り出す出力配線と、上記出力信号と
予め定められた信号とを比較する比較器と、上記比較器
の出力に基づき上記被測定半導体の良否を判定する判定
器とを備えた半導体試験装置において、上記試験信号を
クランプするクランプダイオードを、上記被測定半導体
の近傍の上記入力配線に設けたので、上記被測定半導体
の入力信号の歪みを除去できて信頼性の高い試験を行う
ことができる。As described above, according to the invention of claim 1, a test signal generator for generating a test signal, an input wiring for supplying the test signal to the semiconductor under test, and an output of the semiconductor under test. In a semiconductor test apparatus comprising an output wiring for extracting a signal, a comparator for comparing the output signal with a predetermined signal, and a determiner for determining the quality of the semiconductor under test based on the output of the comparator Since the clamp diode that clamps the test signal is provided in the input wiring near the semiconductor under test, distortion of the input signal of the semiconductor under test can be removed and a highly reliable test can be performed.
【００３０】また、請求項２の発明によれば、上記試験
信号の出力電圧の高レベル及び低レベルに対応して高レ
ベルクランプ電圧及び低レベルクランプ電圧を発生する
クランプ電源と、上記高レベルクランプ電圧及び上記低
レベルクランプ電圧に基づき上記試験信号をクランプす
る高レベルクランプダイオード及び低レベルクランプダ
イオードとを備えたので、上記被測定半導体の入力信号
の歪みを高レベル及び低レベルいずれについても除去で
きてさらに信頼性が向上する。According to a second aspect of the present invention, a clamp power source for generating a high level clamp voltage and a low level clamp voltage corresponding to the high level and low level of the output voltage of the test signal, and the high level clamp. Since the high-level clamp diode and the low-level clamp diode that clamp the test signal based on the voltage and the low-level clamp voltage are provided, the distortion of the input signal of the semiconductor under test can be removed at both the high level and the low level. Reliability is further improved.
【００３１】また、請求項３の発明によれば、上記クラ
ンプ電源を、上記試験信号の高レベル電圧と予め定めら
れたオフセット電圧とを加算することにより上記高レベ
ルクランプ電圧を生成するとともに、上記試験信号の低
レベル電圧から上記オフセット電圧を減算することによ
り上記低レベルクランプ電圧を生成する構成としたの
で、クランプ電圧が入力信号の設定電圧レベルに追従し
て変化し、電圧レベルが変化した場合でも歪みを除去で
きる。According to a third aspect of the present invention, the clamp power source generates the high level clamp voltage by adding the high level voltage of the test signal and a predetermined offset voltage, and When the low level clamp voltage is generated by subtracting the offset voltage from the low level voltage of the test signal, the clamp voltage changes following the set voltage level of the input signal, and the voltage level changes. But distortion can be removed.
【００３２】また、請求項４の発明によれば、上記クラ
ンプ電源を、上記試験信号の出力電圧の高レベル及び低
レベルの変化に対応して上記高レベルクランプ電圧及び
上記低レベルクランプ電圧を変化させる構成としたの
で、クランプ電圧を最適に設定することができる。According to a fourth aspect of the present invention, the clamp power source changes the high level clamp voltage and the low level clamp voltage in response to a change in the output voltage of the test signal between the high level and the low level. Since the configuration is adopted, the clamp voltage can be optimally set.
【図１】 この発明の実施例１による半導体試験装置の
ブロック図である。FIG. 1 is a block diagram of a semiconductor test apparatus according to a first embodiment of the present invention.
【図２】 この発明の実施例１のクランプ電源の回路図
である。FIG. 2 is a circuit diagram of a clamp power supply according to the first embodiment of the present invention.
【図３】 この発明の実施例１の他のクランプ電源の回
路図である。FIG. 3 is a circuit diagram of another clamp power supply according to the first embodiment of the present invention.
【図４】 この発明の実施例１による半導体試験装置の
被試験半導体（ＤＵＴ）の入力端における試験信号の波
形を示す図である。FIG. 4 is a diagram showing a waveform of a test signal at an input end of a semiconductor device under test (DUT) of the semiconductor test apparatus according to the first embodiment of the present invention.
【図５】 従来の半導体試験装置のブロック図である。FIG. 5 is a block diagram of a conventional semiconductor test apparatus.
【図６】 従来の半導体試験装置が発生する立ち上がり
時間の短い試験信号の波形と被試験半導体（ＤＵＴ）の
入力端におけるその試験信号の波形を示す図である。FIG. 6 is a diagram showing a waveform of a test signal having a short rise time generated by a conventional semiconductor test apparatus and a waveform of the test signal at an input end of a semiconductor under test (DUT).
【図７】 従来の半導体試験装置が発生する立ち上がり
時間の長い試験信号の波形と被試験半導体（ＤＵＴ）の
入力端におけるその試験信号の波形を示す図である。FIG. 7 is a diagram showing a waveform of a test signal having a long rise time generated by a conventional semiconductor test apparatus and a waveform of the test signal at an input end of a semiconductor device under test (DUT).
１ 被試験半導体製品（ＤＵＴ）、２ ソケットボー
ド、３ パルス発生器群、４ 信号レベル電源、５ ド
ライバー群、６ 入力信号線、７ 出力信号線、８ 比
較レベル電源、９ 比較器群、１０ 判定器群、１１
ＣＰＵ、１４ クランプ電源、１７ 第１のクランプダ
イオード、１８ 第２のクランプダイオード、４１ バ
ッファ、４３ バッファ、１４１ バッファ、１４２ａ
加算器、１４２ｂ 減算器、１４４ バッファ。1 semiconductor device under test (DUT), 2 socket board, 3 pulse generator group, 4 signal level power supply, 5 driver group, 6 input signal line, 7 output signal line, 8 comparison level power supply, 9 comparator group, 10 judgment Vessel group, 11
CPU, 14 Clamp power supply, 17 First clamp diode, 18 Second clamp diode, 41 buffer, 43 buffer, 141 buffer, 142a
Adder, 142b Subtractor, 144 Buffer.
Claims (4)
上記試験信号を被測定半導体に供給する入力配線と、上
記被測定半導体の出力信号を取り出す出力配線と、上記
出力信号と予め定められた信号とを比較する比較器と、
上記比較器の出力に基づき上記被測定半導体の良否を判
定する判定器とを備えた半導体試験装置において、 上記試験信号をクランプするクランプダイオードを、上
記被測定半導体の近傍の上記入力配線に設けたことを特
徴とする半導体試験装置。1. A test signal generator for generating a test signal,
An input wiring for supplying the test signal to the semiconductor under test, an output wiring for taking out an output signal of the semiconductor under test, and a comparator for comparing the output signal with a predetermined signal,
In a semiconductor test apparatus equipped with a determiner for determining the quality of the semiconductor under test based on the output of the comparator, a clamp diode for clamping the test signal is provided in the input wiring near the semiconductor under test. A semiconductor test device characterized by the above.
低レベルに対応して高レベルクランプ電圧及び低レベル
クランプ電圧を発生するクランプ電源と、上記高レベル
クランプ電圧及び上記低レベルクランプ電圧に基づき上
記試験信号をクランプする高レベルクランプダイオード
及び低レベルクランプダイオードとを備えることを特徴
とする請求項１記載の半導体試験装置。2. A clamp power supply that generates a high level clamp voltage and a low level clamp voltage corresponding to the high level and low level of the output voltage of the test signal, and a clamp power supply based on the high level clamp voltage and the low level clamp voltage. 2. The semiconductor test apparatus according to claim 1, further comprising a high level clamp diode and a low level clamp diode that clamp the test signal.
レベル電圧と予め定められたオフセット電圧とを加算す
ることにより上記高レベルクランプ電圧を生成するとと
もに、上記試験信号の低レベル電圧から上記オフセット
電圧を減算することにより上記低レベルクランプ電圧を
生成する構成としたことを特徴とする請求項２記載の半
導体試験装置。3. The clamp power supply generates the high-level clamp voltage by adding a high-level voltage of the test signal and a predetermined offset voltage, and the offset from the low-level voltage of the test signal. 3. The semiconductor test apparatus according to claim 2, wherein the low level clamp voltage is generated by subtracting the voltage.
力電圧の高レベル及び低レベルの変化に対応して上記高
レベルクランプ電圧及び上記低レベルクランプ電圧を変
化させる構成としたことを特徴とする請求項２記載の半
導体試験装置。4. The clamp power supply is configured to change the high level clamp voltage and the low level clamp voltage in response to a change in the output voltage of the test signal between the high level and the low level. The semiconductor test device according to claim 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6175723A JPH0843488A (en) | 1994-07-27 | 1994-07-27 | Semiconductor testing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6175723A JPH0843488A (en) | 1994-07-27 | 1994-07-27 | Semiconductor testing apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0843488A true JPH0843488A (en) | 1996-02-16 |
Family
ID=16001117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6175723A Pending JPH0843488A (en) | 1994-07-27 | 1994-07-27 | Semiconductor testing apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0843488A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201697A (en) * | 2006-01-25 | 2007-08-09 | Auto Network Gijutsu Kenkyusho:Kk | Branching connector |
| WO2008143897A1 (en) * | 2007-05-14 | 2008-11-27 | Evan Grund | Transmission line pulse testing with reflection control |
| JP2019534447A (en) * | 2016-11-08 | 2019-11-28 | テラダイン、 インコーポレイテッド | Protection circuit |
-
1994
- 1994-07-27 JP JP6175723A patent/JPH0843488A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201697A (en) * | 2006-01-25 | 2007-08-09 | Auto Network Gijutsu Kenkyusho:Kk | Branching connector |
| WO2008143897A1 (en) * | 2007-05-14 | 2008-11-27 | Evan Grund | Transmission line pulse testing with reflection control |
| JP2019534447A (en) * | 2016-11-08 | 2019-11-28 | テラダイン、 インコーポレイテッド | Protection circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6275023B1 (en) | Semiconductor device tester and method for testing semiconductor device | |
| US7373574B2 (en) | Semiconductor testing apparatus and method of testing semiconductor | |
| JP4177759B2 (en) | I / O circuit and test equipment | |
| US6856158B2 (en) | Comparator circuit for semiconductor test system | |
| JPH07218596A (en) | Semiconductor testing apparatus | |
| US7847573B2 (en) | Test apparatus and performance board | |
| US6360180B1 (en) | Driver with transmission path loss compensation | |
| US6404371B2 (en) | Waveform generator and testing device | |
| JP2010038581A (en) | Semiconductor testing device | |
| US6597165B2 (en) | Compare path bandwidth control for high performance automatic test systems | |
| JPH0843488A (en) | Semiconductor testing apparatus | |
| US6931349B2 (en) | Jitter measuring system in high speed data output device and total jitter measuring method | |
| JP2000314764A (en) | Timing calibration method for ic testing device, and short- circuit device used for the calibration method | |
| JP4486718B2 (en) | Semiconductor test equipment | |
| US6479985B2 (en) | Compare path bandwidth control for high performance automatic test systems | |
| US6064242A (en) | I/O pin electronics circuit having a pair of drivers | |
| JP2008224585A (en) | Semiconductor tester | |
| JP3109329B2 (en) | Clamp circuit and IC tester using the same | |
| JP2008232685A (en) | Semiconductor testing apparatus | |
| JP3152179B2 (en) | Test circuit for semiconductor device | |
| JPH04259868A (en) | Ic tester | |
| JP3559116B2 (en) | Apparatus for testing sensitivity of input amplifier in semiconductor device | |
| JP2003344492A (en) | Adapter device for ic tester | |
| JP2552216Y2 (en) | IC test equipment | |
| JPH0829488A (en) | I/o pin electronics circuit |