JP2552216Y2 - IC test equipment - Google Patents
IC test equipmentInfo
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Description
【考案の詳細な説明】[Detailed description of the invention]
【0001】[0001]
【産業上の利用分野】この考案はI/O端子を具備した
ICが正常に動作するか否かを試験するIC試験装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an IC test apparatus for testing whether an IC having an I / O terminal operates normally.
【0002】[0002]
【従来の技術】図4に従来のIC試験装置の、特にIC
試験装置と被試験ICとの間の接続部分を示す。従来の
IC試験装置はドライバ10の出力端子と、コンパレー
タ11の入力端子を共通接続し、この共通接続点と被試
験IC13のI/O端子との間をケーブル12で接続し
た構造とされる。2. Description of the Related Art FIG.
2 shows a connection portion between a test apparatus and an IC under test. The conventional IC test apparatus has a structure in which the output terminal of the driver 10 and the input terminal of the comparator 11 are connected in common, and the common connection point and the I / O terminal of the IC under test 13 are connected by a cable 12.
【0003】ドライバ10は被試験ICに試験パターン
信号を与える動作を行なう。またコンパレータ11は被
試験IC13から出力される応答信号が正常な論理レベ
ルを具備しているとき、IC試験装置にその応答出力信
号を取込む動作を行なう。被試験IC13はパフォーマ
ンスボードと呼ばれる験体支持板14に支持される。ド
ライバ10及びコンパレータ11はピンエレクトロニク
スと呼ばれるボード15に実装される。ピンエレクトロ
ニクス15とパフォーマンスボード14との間をケーブ
ル12で接続し、ケーブル12によって被試験IC13
とドライバ10及びコンパレータ11とを接続する。The driver 10 performs an operation of supplying a test pattern signal to an IC under test. When the response signal output from the IC under test 13 has a normal logic level, the comparator 11 performs an operation of taking the response output signal into the IC test apparatus. The IC under test 13 is supported by a specimen support plate 14 called a performance board. The driver 10 and the comparator 11 are mounted on a board 15 called pin electronics. The pin electronics 15 and the performance board 14 are connected by a cable 12, and the cable 12
And the driver 10 and the comparator 11 are connected.
【0004】コンパレータ11の入力端子はドライバ1
0の出力端子に接続している。ドライバ10は出力端子
の機能がスリーステート型の増幅器が用いられ、試験パ
ターン信号のH論理レベルとL論理レベルを出力する外
に高インピーダンス状態に制御される。ドライバ10の
出力端子が高インピーダンス状態に制御されている状態
で被試験IC13は端子を出力端子として動作し、応答
信号をケーブル12に出力し、この応答信号をコンパレ
ータ11が取込む。コンパレータ11は被試験IC13
が出力した応答信号の論理レベルが正規の電圧範囲に入
っているか否かを検査し、正規の電圧レベルに入ってい
るとき正常な応答信号として入力を許し、この応答信号
を特に図示しないが論理比較器で期待値パターン信号と
比較し、その一致、不一致を検出して被試験IC13が
正常に動作しているか否かを試験する。The input terminal of the comparator 11 is a driver 1
0 output terminal. The driver 10 uses a three-state type amplifier having an output terminal function, and is controlled to a high impedance state in addition to outputting the H logic level and the L logic level of the test pattern signal. While the output terminal of the driver 10 is controlled to a high impedance state, the IC under test 13 operates using the terminal as an output terminal, outputs a response signal to the cable 12, and the comparator 11 takes in the response signal. The comparator 11 is an IC under test 13
It is checked whether the logic level of the response signal output by the device falls within the normal voltage range. The comparator compares the expected value pattern signal with the expected value pattern signal, detects a match or mismatch, and tests whether the IC under test 13 is operating normally.
【0005】[0005]
【考案が解決しようとする課題】被試験IC13が応答
信号を出力すると、その応答信号はケーブル12の遅延
時間T1 だけ遅れてコンパレータ11の入力端子に入力
される。従ってドライバ10から次の試験パターン信号
を出力できるタイミングはコンパレータ11が被試験I
C13が出力した応答出力信号を全て取込だ後のタイミ
ングとなる。この結果ドライバ10から出力する試験パ
ターン信号の周期をケーブル12の遅延時間分だけ短か
くできないことになり、高速パターン信号を被試験IC
13に印加できない不都合が生じる。つまり試験速度の
上限が制限され、高速試験ができない不都合がある。When tested IC13 [devised is to solve the above outputs a response signal, the response signal is input delayed by a delay time T 1 of the cable 12 to the input terminal of the comparator 11. Therefore, the timing at which the driver 10 can output the next test pattern signal is determined by the comparator
This is the timing after all the response output signals output by C13 are taken. As a result, the cycle of the test pattern signal output from the driver 10 cannot be shortened by the delay time of the cable 12, and the high-speed pattern signal is
13 cannot be applied. That is, the upper limit of the test speed is limited, and there is a disadvantage that a high-speed test cannot be performed.
【0006】この様子を図5に示す。図5Aはドライバ
10から出力する試験パターン信号PA を示す。図5B
は被試験IC13の端子部分に送られた試験パターン信
号PB を示す。図5Aと図5Bではケーブル12の遅延
時間T1 の位相差を持つ。図5Cは被試験IC13の端
子に出力した応答出力信号PC を示す。遅延時間Cは被
試験IC13の応答遅れ時間を示す。FIG. 5 shows this state. Figure 5A shows a test pattern signal P A to be output from the driver 10. FIG. 5B
Indicates a test pattern signal P B sent to the terminal portion of the IC under test 13. 5A and 5B have a phase difference of the delay time T 1 of the cable 12. Figure 5C shows the response output signal P C output to the terminal of the test IC 13. The delay time C indicates a response delay time of the IC under test 13.
【0007】図5Dはコンパレータ11の入力端子の波
形である。図5Cに示した応答信号PC からケーブル1
2の遅延時間T1 だけ遅れてコンパレータ11の入力端
子に与えられる。この結果ドライバ10は図5Dに示し
た信号PD が立下がった後のタイミングでないと次の試
験パターン信号PA を出力することができない。従って
試験パターン信号PA の周期は少なくともケーブル12
の遅延時間T1 の2倍2T1 に被試験IC13の応答遅
れ時間Cと2個のパルスのパルス幅2Wを加えた2T1
+C+2Wとなる。FIG. 5D shows the waveform of the input terminal of the comparator 11. Cable from the response signal P C shown in FIG. 5C 1
Only 2 of the delay time T 1 delay applied to the input terminal of the comparator 11. Consequently the driver 10 can not be the signal P D shown in FIG. 5D unless a timing after falling of outputting a next test pattern signal P A. Thus the period of the test pattern signal P A is at least a cable 12
2T 1 to twice 2T 1 the delay time T 1 of the addition of the response delay time of the tested IC 13 C and pulse width 2W of two pulses
+ C + 2W.
【0008】[0008]
【課題を解決するための手段】この考案ではコンパレー
タの入力端子をケーブルとバッファ増幅器を介して被試
験ICの端子側つまりパフォーマンスボードに直結し、
コンパレータの信号取込口をドライバの出力端子から切
離した構造とする。またドライバはHigh,Lowレ
ベルの他にV TT を発生できる3値ドライバとする。この
考案の構成によれば被試験ICが応答信号を出力し終る
よりケーブルの遅延時間T 1 だけ速いタイミングで、ド
ライバから次の試験パターン信号を出力しても、被試験
ICの入出力端即ちコンパレータ信号取込口ではドライ
バから出力した試験パターン信号と被試験ICから出力
された応答信号とが重なり合うことがない。この結果試
験パターン信号の周期を短かくすることができ、高速試
験パターンを被試験ICに印加することができ、高速試
験と、試験時間の短縮を実現することができる。In this invention, the input terminal of the comparator is directly connected to the terminal side of the IC under test, that is, the performance board via a cable and a buffer amplifier.
The signal input port of the comparator is separated from the output terminal of the driver. The driver is High, Low level.
A ternary driver that can generate VTT in addition to the bell is used. IC under test Ru final outputs a response signal according to the construction of this invention
More simply faster timing delay time of the cable T 1, be output the next test pattern signal from the driver under test
The test pattern signal output from the driver and the response signal output from the IC under test do not overlap at the input / output end of the IC, that is, at the comparator signal input port . As a result, the cycle of the test pattern signal can be shortened, a high-speed test pattern can be applied to the IC under test, and a high-speed test and a reduction in test time can be realized.
【0009】[0009]
【実施例】図1にこの考案の一実施例を示す。この考案
ではコンパレータ11の入力端子をドライバ10の出力
端子から切離し、第2のケーブル16とバッファ増幅器
17を通じて被試験IC13の端子側に直結する。これ
と共に、ドライバ10は3値ドライバを使用する。3値
ドライバとは試験パターン信号のH論理レベルとL論理
レベルに加えて、被試験IC13の規格によって定めら
れた終端電圧VTTを出力することができる。終端電圧V
TTは一般にH論理レベルが+5V、L論理レベルが0V
のとき、VTT≒1.73V程度に規定される。FIG. 1 shows an embodiment of the present invention. In this invention, the input terminal of the comparator 11 is disconnected from the output terminal of the driver 10 and is directly connected to the terminal side of the IC under test 13 through the second cable 16 and the buffer amplifier 17. At the same time, the driver 10 uses a ternary driver. A ternary driver in addition to the H logic level and the L logical level of the test pattern signal, it is possible to output a termination voltage V TT defined by the standard of the test IC 13. Termination voltage V
TT generally has an H logic level of +5 V and an L logic level of 0 V
At this time, V TT規定 1.73 V is defined.
【0010】ドライバ10が試験パターン信号を出力し
た後に、その出力端子の電位をVTT≒1.73V程度に
維持することにより、ケーブル12を被試験IC13側
から見るとドライバ10はケーブル12の終端抵抗と等
価に見えインピーダンス整合がとれた状態に維持され
る。よってケーブル12の終端(ドライバ側)で反射が
起きることがなく、波形の歪みが軽減される。After the driver 10 outputs the test pattern signal, by maintaining the potential of its output terminal at about V TT ≒ 1.73 V, when the cable 12 is viewed from the IC 13 side, the driver 10 It looks equivalent to a resistance and is maintained in a state where impedance matching has been achieved. Therefore, reflection does not occur at the end of the cable 12 (on the driver side), and waveform distortion is reduced.
【0011】然も、この考案によればコンパレータ11
の信号の取込部分を被試験IC13側に変更したから、
被試験IC13が応答出力信号を出力し終るよりケーブ
ル12の遅延時間分だけ速いタイミングから次の試験パ
ターン信号の出力を開始することができる。この様子を
図2を用いて説明する。図2Aはドライバ10から出力
される試験パターン信号PA を示す。試験パターン信号
PA が出力されると、この試験パターン信号PA はケー
ブル12の遅延時間T1 を経過した時点で図2Bに示す
被試験IC13の端子に到達する。時間Cの経過後に被
試験IC13が応答信号PCを出力する。応答信号PC
の立下りのタイミングt0 よりケーブル12の遅延時間
T1 だけ手前のタイミングから次の試験パターンPA を
出力すると、この試験パターン信号PA がケーブル12
を通じて被試験IC13の端子に到達するタイミングに
おいて、応答信号PC はタイミングt0 で立下り、コン
パレータ11に取込まれる。この結果応答信号PC の立
下りを待たずにタイミングt0 よりW−T1 だけ早いタ
イミングで次の試験パターン信号PA を出力しても、こ
の試験パターン信号PA が応答信号PC に重なり合うこ
とがない。結局この考案によれば試験パターン信号PA
の周期をC+2Wとすることができ、ケーブル12及び
16の遅延時間2T1 分だけ短かくすることができ、試
験速度を高速化することができる。According to the present invention, the comparator 11
Was changed to the IC under test 13 side,
The output of the next test pattern signal can be started at a timing earlier by the delay time of the cable 12 than when the IC under test 13 finishes outputting the response output signal. This will be described with reference to FIG. Figure 2A shows a test pattern signal P A that is output from the driver 10. If the test pattern signal P A is output, the test pattern signal P A reaches the terminal under test IC13 shown in Figure 2B Upon expiration of the delay time T 1 of the cable 12. Tested IC13 outputs a response signal P C after a time C. Response signal P C
Following the outputting of the test pattern P A from the front timing than the timing t 0 of the fall delay time T 1 of the cable 12, the test pattern signal P A cable 12
At a timing of reaching the terminal under test IC13 through the response signal P C is falling at a timing t 0, it is taken to a comparator 11. Be output the next test pattern signals P A in W-T 1 only timing earlier than the timing t 0 without waiting for the fall of the result response signal P C, to the test pattern signal P A response signal P C There is no overlap. After all, according to this invention, the test pattern signal P A
Can be set to C + 2W, the delay time of the cables 12 and 16 can be shortened by 2T 1 minute, and the test speed can be increased.
【0012】[0012]
【考案の効果】以上説明したように、この考案によれ
ば、コンパレータ11の信号の取込口を、ドライバ10
から切離して被試験IC13の端子側に採ったから、試
験パターン信号PA の周期をケーブル12の遅延時間T
1 の2本分、2T1 だけ短かくすることができる。この
結果試験を高速化することができ、試験に要する時間を
短かくすることができる利点が得られる。As described above, according to the present invention, the signal input port of the comparator 11 is connected to the driver 10.
Separately from the from taken to the terminal side of the test IC 13, the test pattern signal P A period the delay time of the cable 12 of the T
1 of two pins, can be shortened by 2T 1. As a result, the test can be sped up and the time required for the test can be shortened.
【0013】図3はこの考案の変形実施例を示す。この
例では被試験IC13の入出力端子に直列に抵抗器Rを
接続した例を示す。この抵抗器Rはパフォーマンスボー
ド14に実装され、被試験IC13の出力電流の容量が
小さい規格のICの場合に用いる。FIG. 3 shows a modified embodiment of the present invention. In this example, an example in which a resistor R is connected in series to the input / output terminal of the IC under test 13 is shown. The resistor R is mounted on performance board 14, used in the case of standard capacity is small in the output current of the test IC 13 IC.
【図1】この考案の一実施例を示す接続図。FIG. 1 is a connection diagram showing one embodiment of the present invention.
【図2】この考案の動作を説明するための波形図。FIG. 2 is a waveform chart for explaining the operation of the present invention.
【図3】この考案の変形実施例を示す接続図。FIG. 3 is a connection diagram showing a modified embodiment of the present invention.
【図4】従来の技術を説明するための接続図。FIG. 4 is a connection diagram for explaining a conventional technique.
【図5】従来の技術の動作を説明するための波形図。FIG. 5 is a waveform chart for explaining the operation of the conventional technique.
10 ドライバ 11 コンパレータ 12,16 ケーブル 13 被試験IC 14 パフォーマンスボード 15 ピンエレクトロニクス Reference Signs List 10 driver 11 comparator 12, 16 cable 13 IC under test 14 performance board 15 pin electronics
Claims (1)
O端子を具備したICを試験するIC試験装置におい
て、 被試験ICに第1ケーブルを通じて試験パターン信号を
与えると共に、この試験パターン信号の振幅を規定する
H論理レベル及びL論理レベルの外に、被試験ICの規
格によって決められる終端電圧を被試験ICの各端子に
与えることができる3値ドライバと、 被試験ICから出力される応答信号を被試験ICの端子
の近傍で取出すバッファアンプと、 このバッファアンプの出力をコンパレータに取込む第2
ケーブルと、 によって構成したIC試験装置。An I / O switchable between an input terminal and an output terminal.
In an IC test apparatus for testing an IC having an O terminal, a test pattern signal is supplied to an IC under test through a first cable, and a test pattern signal is output in addition to an H logic level and an L logic level defining the amplitude of the test pattern signal. A ternary driver that can apply a termination voltage determined by the test IC standard to each terminal of the IC under test, a buffer amplifier that takes out a response signal output from the IC under test near the terminal of the IC under test, The second to take the output of the buffer amplifier into the comparator
An IC testing device comprising: a cable;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP189892U JP2552216Y2 (en) | 1992-01-23 | 1992-01-23 | IC test equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP189892U JP2552216Y2 (en) | 1992-01-23 | 1992-01-23 | IC test equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0674977U JPH0674977U (en) | 1994-10-21 |
JP2552216Y2 true JP2552216Y2 (en) | 1997-10-29 |
Family
ID=11514406
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP189892U Expired - Fee Related JP2552216Y2 (en) | 1992-01-23 | 1992-01-23 | IC test equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2552216Y2 (en) |
-
1992
- 1992-01-23 JP JP189892U patent/JP2552216Y2/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0674977U (en) | 1994-10-21 |
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Legal Events
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