JPH083517B2 - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPH083517B2 JPH083517B2 JP1125583A JP12558389A JPH083517B2 JP H083517 B2 JPH083517 B2 JP H083517B2 JP 1125583 A JP1125583 A JP 1125583A JP 12558389 A JP12558389 A JP 12558389A JP H083517 B2 JPH083517 B2 JP H083517B2
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Description
【発明の詳細な説明】 〔概要〕 演算増幅器を試験するのに好都合な構成を作り込んだ
例えばセミカスタムLSI（large scale integrated circ
uit）形式の半導体集積回路装置に関し、 半導体集積回路装置に搭載された単体の演算増幅器を
簡単にボルテージ・フォロワ構成にして試験を行い、ま
た、その構成を簡単に解除できるようにすることを目的
とし、 論理回路部分が作り込まれた半導体チップに搭載され
た単体の演算増幅器と、該演算増幅器に於ける−側アナ
ログ信号入力端子とアナログ信号出力端子との間に並設
され且つ閉成された際には該演算増幅器をボルテージ・
フォロワ構成とするスイッチと、該スイッチのオン・オ
フ制御を行う為に引き出された制御端子とを備えてなる
よう構成する。DETAILED DESCRIPTION OF THE INVENTION [Outline] For example, a semi-custom LSI (large scale integrated circuit) in which a configuration convenient for testing an operational amplifier is incorporated is provided.
uit) type semiconductor integrated circuit device, the purpose is to make it possible to easily test a single operational amplifier mounted in the semiconductor integrated circuit device with a voltage follower configuration and to easily cancel the configuration. And a single operational amplifier mounted on a semiconductor chip in which a logic circuit portion is built, and the operational amplifier having a negative side analog signal input terminal and an analog signal output terminal arranged in parallel and closed. If the operational amplifier is
A switch having a follower configuration and a control terminal drawn out for performing on / off control of the switch are provided.
本発明は、演算増幅器を試験するのに好都合な構成を
作り込んだ例えばセミカスタムLSI（large scale integ
rated circuit）形式の半導体集積回路装置に関する。The present invention is, for example, a semi-custom LSI (large scale integ
rated circuit) type semiconductor integrated circuit device.
一般に、カスタムLSIの一種であるゲート・アレイは
ディジタル回路のみで構成することが多く、そして、ア
ナログ回路はスタンダード・セルで対応してきた。In general, a gate array, which is a type of custom LSI, is often composed of only digital circuits, and analog circuits have been supported by standard cells.
然しながら、近年、アナログ回路の搭載についても開
発期間の短縮、短納期が要求されている。However, in recent years, shortening the development period and shortening the delivery time have also been required for mounting analog circuits.
そこで、ゲート・アレイにアナログ回路を搭載するこ
とが考えられる。Therefore, it is possible to mount an analog circuit on the gate array.
従来、アナログ回路である演算増幅器を搭載したCMOS
（complementary metal oxide semiconductor）ゲート
・アレイで実用に供し得るものは存在していない。Conventionally, CMOS equipped with an operational amplifier that is an analog circuit
(Complementary metal oxide semiconductor) There is no practical gate array.
ディジタル回路とアナログ回路とを混載した半導体集
積回路装置としては、スタンダード・セルが知られてい
る。A standard cell is known as a semiconductor integrated circuit device in which a digital circuit and an analog circuit are mixedly mounted.
第４図はスタンダード・セルを説明する為の要部回路
説明図を表している。FIG. 4 shows an explanatory diagram of a main circuit for explaining the standard cell.
図に於いて、１は集積回路チップ、２は論理回路部
分、3A及び3Bは演算増幅器、４は論理回路入力端子、５
は論理回路出力端子、６はアナログ信号入力端子、７は
アナログ信号出力端子をそれぞれ示している。In the figure, 1 is an integrated circuit chip, 2 is a logic circuit part, 3A and 3B are operational amplifiers, 4 is a logic circuit input terminal, 5
Is a logic circuit output terminal, 6 is an analog signal input terminal, and 7 is an analog signal output terminal.
図から明らかなように、アナログ回路、即ち、演算増
幅器3A,3Bなどは回路結線された状態で作り込まれてい
る。As is clear from the figure, the analog circuits, that is, the operational amplifiers 3A, 3B, etc. are built in a circuit-connected state.
第４図に見られる半導体集積回路装置には、種々な問
題があり、それ等を例示すると次の通りである。The semiconductor integrated circuit device shown in FIG. 4 has various problems, which are exemplified as follows.
（１）開発期間が長く掛かると共に工程数も増大する。
その理由は、アナログ回路をレイアウトする際、全てを
コンピュータで自動設計することが不可能であるから
で、どうしても人手に依る作業が必要となることに起因
している。(1) It takes a long development period and the number of processes increases.
The reason is that, when laying out analog circuits, it is impossible to automatically design everything with a computer, and it is necessary to perform work manually.
近年は、商品サイクルが非常に早いので、開発期間や
試作期間の短縮が重要な課題になっている。In recent years, the product cycle is very fast, so shortening the development period and the prototype period has become an important issue.
（２）製造した半導体集積回路装置を出荷するには、そ
の種類毎にアナログ回路の試験を行う必要があり、試験
工数も多く、それに要する期間は大変に長くなる。(2) In order to ship the manufactured semiconductor integrated circuit device, it is necessary to test the analog circuit for each type of the semiconductor integrated circuit device, which requires a lot of man-hours for testing, and the period required for this is extremely long.
このようなことから、例えばCMOSゲート・アレイに演
算増幅器を搭載する場合、複雑な回路構成を作り込むこ
となく、演算増幅器単体を搭載することが好ましいと考
えられる。From this, for example, when the operational amplifier is mounted on the CMOS gate array, it is considered preferable to mount the operational amplifier alone without making a complicated circuit configuration.
第５図は前記考えに沿った半導体集積回路装置の要部
回路説明図を表し、第４図に於いて用いた記号と同記号
は同部分を示すか或いは同じ意味を持つものとする。FIG. 5 shows a circuit diagram of an essential part of a semiconductor integrated circuit device according to the above idea. The same symbols as those used in FIG. 4 indicate the same parts or have the same meanings.
図に於いて、6A及び6Bは演算増幅器3Aに於ける＋側ア
ナログ信号入力端子及び−側アナログ信号入力端子、7A
は演算増幅器3Aに於けるアナログ信号出力端子、6C及び
6Dは演算増幅器3Bに於ける＋側アナログ信号入力端子及
び−側アナログ信号入力端子、7Bは演算増幅器3Bに於け
るアナログ信号出力端子をそれぞれ示している。In the figure, 6A and 6B are + side analog signal input terminal and-side analog signal input terminal, 7A in the operational amplifier 3A.
Is the analog signal output terminal of the operational amplifier 3A, 6C and
Reference numeral 6D shows a + side analog signal input terminal and a-side analog signal input terminal in the operational amplifier 3B, and 7B shows an analog signal output terminal in the operational amplifier 3B.
第５図に見られるように、演算増幅器を単体で搭載し
た場合、それ等は論理回路と同じように取り扱うことが
でき、コンピュータに依る自動配線でレイアウトするこ
とが可能となり、開発期間を著しく短縮することができ
る。As shown in Fig. 5, when the operational amplifiers are mounted alone, they can be handled in the same way as logic circuits and can be laid out by automatic wiring by a computer, significantly shortening the development period. can do.
然しながら、このように、演算増幅器を単体で搭載し
た場合にも問題が残る。即ち、半導体集積回路装置は、
必ず出荷試験を行わなければならないが、演算増幅器を
単体で搭載した場合には、図からも明らかなように、開
ループの状態になっているから、そのままで動作確認す
ることは不可能である。However, a problem remains when the operational amplifier is mounted alone as described above. That is, the semiconductor integrated circuit device is
It is necessary to perform a shipping test without fail, but when the operational amplifier is mounted alone, it is impossible to confirm the operation as it is because it is in an open loop state, as is clear from the figure. .
第６図は演算増幅器単体の動作を試験するのに用いら
れてきたヌル（Null）アンプ法を説明する為の要部回路
説明図を表している。FIG. 6 is a circuit diagram of an essential part for explaining a null amplifier method that has been used to test the operation of a single operational amplifier.
図から明らかなように、単体の被測定演算増幅器DUT
には、補助増幅器Nullをはじめ、抵抗、キャパシタ、ス
イッチなど、多くの外付け部品を使用しなければならな
い。As can be seen from the figure, the single operational amplifier DUT under test
In addition to the auxiliary amplifier Null, many external components such as resistors, capacitors and switches must be used.
通常、半導体集積回路装置を試験する場合、先ず、ウ
エハの状態で試験を行い、その後、ダイ化してパッケー
ジにマウントしたものを試験するようにしている。前記
演算増幅器が作り込まれた半導体集積回路装置に於いて
も、勿論、パッケージに装着した状態のものについて行
うので、それには、試験ボードが必要になり、しかも、
その試験ボードは半導体集積回路装置の種類ごとに作成
しなければならない。その理由は、演算増幅器の入出力
端子が品種ごとに相違していることに依る。Usually, when testing a semiconductor integrated circuit device, the test is first performed in the state of a wafer, and then the one that is diced and mounted in a package is tested. Even in the semiconductor integrated circuit device in which the operational amplifier is built, of course, since it is performed in the state of being mounted in the package, a test board is required for that, and moreover,
The test board must be created for each type of semiconductor integrated circuit device. The reason is that the input / output terminals of the operational amplifier are different for each type.
第７図は単体の演算増幅器を試験するのに好適な回路
構成を説明する為の要部回路説明図である。FIG. 7 is a circuit diagram of an essential part for explaining a circuit configuration suitable for testing a single operational amplifier.
図から判るように、演算増幅器3Aの−側アナログ信号
入力端子6Bとアナログ信号出力端子7Aとを接続すること
で帰還をかけ、所謂、ボルテージ・フォロワを構成して
試験するのが最も簡単である。As can be seen from the figure, it is the simplest to test by configuring the so-called voltage follower by connecting the negative side analog signal input terminal 6B and the analog signal output terminal 7A of the operational amplifier 3A for feedback. .
従って、第５図について説明した半導体集積回路装置
に於ける演算増幅器3A或いは3Bなどをボルテージ・フォ
ロワ構成にして試験する場合には、試験ボード上に於い
て、演算増幅器3A或いは3Bに於ける−側アナログ信号入
力端子6Bとアナログ信号出力端子7Aとを接続したり、或
いは、−側アナログ信号入力端子6Dとアナログ信号出力
端子7Bとを接続することが必要になる。Therefore, when the operational amplifier 3A or 3B in the semiconductor integrated circuit device described with reference to FIG. 5 is tested with the voltage follower configuration, the operational amplifier 3A or 3B on the test board is It is necessary to connect the side analog signal input terminal 6B and the analog signal output terminal 7A, or connect the-side analog signal input terminal 6D and the analog signal output terminal 7B.
第８図は第５図について説明した半導体集積回路装置
に於ける単体の演算増幅器3A及び3Bをボルテージ・フォ
ロワ構成にする場合を説明する為の要部回路説明図であ
り、第５図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。FIG. 8 is an explanatory diagram of a main circuit for explaining a case where the single operational amplifiers 3A and 3B in the semiconductor integrated circuit device described with reference to FIG. 5 have a voltage follower configuration. The same symbols as those used above indicate the same parts or have the same meanings.
図に於いて、LV1及びLV2は試験ボード上に於ける配線
を示している。In the figure, L V1 and L V2 indicate wiring on the test board.
このような場合に於いても、演算増幅器の入出力端子
が品種ごとに相違しているから、それに対応する試験ボ
ードを作成しなければならない。Even in such a case, since the input / output terminals of the operational amplifier differ depending on the product type, it is necessary to create a test board corresponding to it.
本発明は、半導体集積回路装置に搭載された単体の演
算増幅器を簡単にボルテージ・フォロワ構成にして試験
を行い、また、その構成を簡単に解除できるようにしよ
うとする。The present invention intends to make a single operational amplifier mounted on a semiconductor integrated circuit device into a voltage follower configuration simply for testing, and to make it possible to release the configuration easily.
本発明に依る半導体集積回路装置では、論理回路部分
（例えば論理回路部分２）が作り込まれた集積回路チッ
プ（例えば集積回路チップ１）に搭載された単体の演算
増幅器（例えば演算増幅器3A或いは3Bなど）と、該演算
増幅器に於ける−側アナログ信号入力端子（例えば−側
アナログ信号入力端子6B或いは6D）とアナログ信号出力
端子（例えばアナログ信号出力端子7A或いは7B）との間
に並設され且つ閉成された際には該演算増幅器をボルテ
ージ・フォロワ構成とするスイッチ（例えばスイッチSW
1或いはSW2など）と、該スイッチのオン・オフ制御を行
う為に引き出された制御端子（例えば制御端子８）とを
備えている。In the semiconductor integrated circuit device according to the present invention, a single operational amplifier (for example, operational amplifier 3A or 3B) mounted on an integrated circuit chip (for example, integrated circuit chip 1) in which a logical circuit portion (for example, logical circuit portion 2) is built. Etc.) and the − side analog signal input terminal (for example, − side analog signal input terminal 6B or 6D) and the analog signal output terminal (for example, analog signal output terminal 7A or 7B) in the operational amplifier. When the switch is closed, the switch (for example, switch SW) that makes the operational amplifier a voltage follower configuration.
1 or SW2, etc.) and a control terminal (for example, control terminal 8) drawn out for performing on / off control of the switch.
前記手段を採ることに依り、半導体集積回路装置に搭
載された単体の演算増幅器を簡単にボルテージ・フォロ
ワ構成にしたり、或いは、同様にボルテージ・フォロワ
構成を解除することができ、従って、試験を容易に、し
かも、統一して実施することが可能であり、また、試験
ボードは汎用のものを用いることが可能であって、開発
期間などの時間の短縮、コストの低減などに卓効があ
る。By adopting the above means, the single operational amplifier mounted on the semiconductor integrated circuit device can be easily made into the voltage follower configuration, or the voltage follower configuration can be released in the same manner, thus facilitating the test. In addition, it is possible to carry out the tests in a unified manner, and it is possible to use a general-purpose test board, which is effective in shortening the development period and the cost and reducing the cost.
第１図は本発明一実施例の半導体集積回路装置を説明
する為の要部回路説明図を表し、第４図乃至第８図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。FIG. 1 is a circuit diagram of a main part for explaining a semiconductor integrated circuit device according to an embodiment of the present invention. The same symbols as those used in FIGS. 4 to 8 indicate the same parts or They have the same meaning.
図に於いて、SW1及びSW2はボルテージ・フォロワを形
成並びに解除する為のアナログ・スイッチ、８はアナロ
グ・スイッチSW1及びSW2を制御する為の制御端子（試験
端子）をそれぞれ示している。In the figure, SW1 and SW2 are analog switches for forming and releasing a voltage follower, and 8 is a control terminal (test terminal) for controlling the analog switches SW1 and SW2, respectively.
第２図は第１図に見られる実施例に於いて、一つの演
算増幅器としてセル化する部分を拡大して表した要部回
路説明図であり、第１図に於いて用いた記号と同記号は
同部分を示すか或いは同じ意味を持つものとする。FIG. 2 is an explanatory view of an essential part circuit showing, in an enlarged manner, a cell-forming portion as one operational amplifier in the embodiment shown in FIG. 1, and is the same as the symbol used in FIG. Symbols indicate the same part or have the same meaning.
第３図は第２図に見られるセル化した部分のより具体
的な要部回路説明図を表し、第１図及び第２図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。FIG. 3 is a more detailed circuit diagram of the essential parts of the cell-shaped portion shown in FIG. 2, and the same symbols as those used in FIGS. 1 and 2 indicate the same portions, or They have the same meaning.
図に於いて、Q1はｐチャネルMOS（metal insulator s
emiconductor）トランジスタ、Q2はｎチャネルMOSトラ
ンジスタ、Q3はｎチャネルMOSトランジスタ、Q4はｎチ
ャネルMOSトランジスタをそれぞれ示している。In the figure, Q1 is a p-channel MOS (metal insulator s
semiconductor transistor, Q2 is an n-channel MOS transistor, Q3 is an n-channel MOS transistor, and Q4 is an n-channel MOS transistor.
第１図乃至第３図に見られる本発明の実施例に於いて
は、通常、スイッチSW1及びSW2はオフ、即ち、演算増幅
器3A及び3Bは開ループになっていて、試験時のみ、スイ
ッチSW1及びSW2をオンに、即ち、演算増幅器3A及び3Bを
閉ループにするものである。In the embodiment of the present invention shown in FIGS. 1 to 3, the switches SW1 and SW2 are normally off, that is, the operational amplifiers 3A and 3B are in the open loop, and the switch SW1 is only in the test. And SW2 are turned on, that is, the operational amplifiers 3A and 3B are closed loop.
さて、演算増幅器3A及び3Bの試験を行うには、制御端
子８に“1"を印加してスイッチSW1及びSW2をオンにする
ことでボルテージ・フォロワ構成となし、次いで、＋側
アナログ入力端子6A及び6Cに電圧を印加し、アナログ出
力端子7A及び7Bに於ける電圧を測定する。また、試験を
終了した後は、制御端子８を“0"とし、スイッチSW1及
びSW2をオフにしてボルテージ・フォロワ構成を解除し
ておくことは云うまでもなく、そのようにしておけば、
外部回路を接続することで直ちに演算増幅器として機能
する。Now, in order to test the operational amplifiers 3A and 3B, by applying "1" to the control terminal 8 to turn on the switches SW1 and SW2, a voltage follower configuration is achieved, and then the + side analog input terminal 6A , And 6C, and measure the voltage at the analog output terminals 7A and 7B. Also, after the test is completed, it goes without saying that the control terminal 8 is set to "0" and the switches SW1 and SW2 are turned off to cancel the voltage follower configuration.
By connecting an external circuit, it immediately functions as an operational amplifier.
尚、前記アナログ・スイッチSW1及びSW2などは１個の
トランジスタで構成することもできる。The analog switches SW1 and SW2 may be composed of a single transistor.
本発明に依る半導体集積回路装置に於いては、論理回
路部分が作り込まれた集積回路チップに搭載された単体
の演算増幅器と、該演算増幅器に於ける−側アナログ信
号入力端子とアナログ信号出力端子との間に並設され且
つ閉成された際には該演算増幅器をボルテージ・フォロ
ワ構成とするスイッチと、該スイッチのオン・オフ制御
を行う為に引き出された制御端子とを備えている。In a semiconductor integrated circuit device according to the present invention, a single operational amplifier mounted on an integrated circuit chip in which a logic circuit portion is built, a negative analog signal input terminal and an analog signal output in the operational amplifier. It is provided with a switch that is arranged in parallel with the terminal and has a voltage follower configuration when the operational amplifier is closed, and a control terminal that is drawn out to perform on / off control of the switch. .
前記構成を採ることに依り、半導体集積回路装置に搭
載された単体の演算増幅器を簡単にボルテージ・フォロ
ワ構成にしたり、或いは、同様にボルテージ・フォロワ
構成を解除することができ、従って、試験を容易に、し
かも、統一して実施することが可能であり、また、試験
ボードは汎用のものを用いることが可能であって、開発
期間などの時間の短縮、コストの低減などに卓効があ
る。By adopting the above configuration, the single operational amplifier mounted on the semiconductor integrated circuit device can be easily made into the voltage follower configuration, or the voltage follower configuration can be canceled in the same manner, thus facilitating the test. In addition, it is possible to carry out the tests in a unified manner, and it is possible to use a general-purpose test board, which is effective in shortening the development period and the cost and reducing the cost.
第１図は本発明一実施例の半導体集積回路装置を説明す
る為の要部回路説明図、第２図は第１図に見られる実施
例に於いて一つの演算増幅器としてセル化する部分を拡
大して表した要部回路説明図、第３図は第２図に見られ
るセル化した部分のより具体的な要部回路説明図、第４
図はスタンダード・セルを説明する為の要部回路説明
図、第５図は演算増幅器単体を搭載した半導体集積回路
装置の要部回路説明図、第６図は演算増幅器単体の動作
を試験するのに用いられてきたヌル・アンプ法を説明す
る為の要部回路説明図、第７図は単体の演算増幅器を試
験するのに好適な回路構成を説明する為の要部回路説明
図、第８図は第５図について説明した半導体集積回路装
置に於ける単体の演算増幅器3A及び3Bをボルテージ・フ
ォロワ構成にする場合を説明する為の要部回路説明図を
それぞれ表している。 図に於いて、１は集積回路チップ、２は論理回路部分、
3A及び3Bは演算増幅器、４は論理回路入力端子、５は論
理回路出力端子、６はアナログ信号入力端子、6A並びに
6Bは演算増幅器3Aに於ける＋側アナログ信号入力端子並
びに−側アナログ信号入力端子、6C並びに6Dは演算増幅
器3Bに於ける＋側アナログ信号入力端子並びに−側アナ
ログ信号入力端子、７はアナログ信号出力端子、7Aは演
算増幅器3Aに於けるアナログ信号出力端子、7Bが演算増
幅器3Bに於けるアナログ信号出力端子、８は制御端子、
SW1及びSW2はボルテージ・フォロワを形成並びに解除す
る為のアナログ・スイッチをそれぞれ示している。FIG. 1 is an explanatory diagram of a main circuit for explaining a semiconductor integrated circuit device according to an embodiment of the present invention, and FIG. 2 shows a portion for forming a cell as one operational amplifier in the embodiment shown in FIG. FIG. 3 is an enlarged schematic diagram of the main circuit, FIG. 3 is a more detailed schematic diagram of the main circuit of the cell-shaped portion shown in FIG.
FIG. 5 is an explanatory view of a main circuit for explaining a standard cell, FIG. 5 is an explanatory view of a main circuit of a semiconductor integrated circuit device equipped with an operational amplifier alone, and FIG. 6 is a test of operation of the operational amplifier alone. FIG. 8 is an explanatory diagram of a main circuit for explaining the null amplifier method used in FIG. 7, and FIG. 7 is an explanatory diagram of a main circuit for explaining a circuit configuration suitable for testing a single operational amplifier. The figures respectively show schematic diagrams of the main circuits for explaining the case where the single operational amplifiers 3A and 3B in the semiconductor integrated circuit device described with reference to FIG. 5 have a voltage follower configuration. In the figure, 1 is an integrated circuit chip, 2 is a logic circuit part,
3A and 3B are operational amplifiers, 4 is a logic circuit input terminal, 5 is a logic circuit output terminal, 6 is an analog signal input terminal, 6A and
6B is a + side analog signal input terminal and a − side analog signal input terminal in the operational amplifier 3A, 6C and 6D are + side analog signal input terminals and a − side analog signal input terminal in the operational amplifier 3B, and 7 is an analog signal. Output terminal, 7A is an analog signal output terminal in the operational amplifier 3A, 7B is an analog signal output terminal in the operational amplifier 3B, 8 is a control terminal,
SW1 and SW2 are analog switches for forming and releasing the voltage follower, respectively.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/04 Ｈ０１Ｌ 27/04 Ｔ (72)発明者 長谷川 清一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−198349（ＪＰ，Ａ) 特開 昭62−85877（ＪＰ，Ａ) 特開 昭60−143787（ＪＰ，Ａ)─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Reference number within the agency FI Technical indication location H01L 21/822 27/04 H01L 27/04 T (72) Inventor Seiichi Hasegawa Nakahara, Kawasaki, Kanagawa Prefecture Ward Kamiodanaka 1015, Fujitsu Limited (56) Reference JP 63-198349 (JP, A) JP 62-85877 (JP, A) JP 60-143787 (JP, A)
Claims (1)
プに搭載された単体の演算増幅器と、 該演算増幅器に於ける−側アナログ信号入力端子とアナ
ログ信号出力端子との間に並設され且つ閉成された際に
は該演算増幅器をボルテージ・フォロワ構成とするスイ
ッチと、 該スイッチのオン・オフ制御を行う為に引き出された制
御端子と を備えてなることを特徴とする半導体集積回路装置。1. A single operational amplifier mounted on an integrated circuit chip having a built-in logic circuit part, and a parallel-arranged negative-side analog signal input terminal and analog signal output terminal in the operational amplifier. A semiconductor integrated circuit characterized by comprising a switch which, when closed, makes the operational amplifier a voltage follower configuration, and a control terminal which is drawn out to perform on / off control of the switch. apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125583A JPH083517B2 (en) | 1989-05-20 | 1989-05-20 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1125583A JPH083517B2 (en) | 1989-05-20 | 1989-05-20 | Semiconductor integrated circuit device |
Publications (2)
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| JPH02306179A JPH02306179A (en) | 1990-12-19 |
| JPH083517B2 true JPH083517B2 (en) | 1996-01-17 |
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| JP1125583A Expired - Fee Related JPH083517B2 (en) | 1989-05-20 | 1989-05-20 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083517B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1166890A (en) | 1997-08-12 | 1999-03-09 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JP2000310672A (en) * | 1999-04-28 | 2000-11-07 | Fujitsu Ltd | Semiconductor device |
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1989
- 1989-05-20 JP JP1125583A patent/JPH083517B2/en not_active Expired - Fee Related
Also Published As
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