JPH08339684A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH08339684A JPH08339684A JP8121453A JP12145396A JPH08339684A JP H08339684 A JPH08339684 A JP H08339684A JP 8121453 A JP8121453 A JP 8121453A JP 12145396 A JP12145396 A JP 12145396A JP H08339684 A JPH08339684 A JP H08339684A
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- supply voltage
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 従来よりも高集積化に適し、更に消費電力を
抑制した半導体メモリを提供する。 【解決手段】 外部電源電圧を内部電源電圧発生回路８
で変換した内部電源電圧を内部回路に使用するようにし
たことにより、内部電源電圧よりも高い電圧のワードラ
イン駆動電圧を用いるようになった半導体メモリにおい
て、外部電源電圧をワードラインドライバ４へ直接提供
し、外部電源電圧をワードライン駆動電圧として使用す
るようにする。ワードライン駆動電圧用の昇圧回路など
を利用せずにすむので、その不要回路分、集積性が増
し、また消費電力を抑えられる。
抑制した半導体メモリを提供する。 【解決手段】 外部電源電圧を内部電源電圧発生回路８
で変換した内部電源電圧を内部回路に使用するようにし
たことにより、内部電源電圧よりも高い電圧のワードラ
イン駆動電圧を用いるようになった半導体メモリにおい
て、外部電源電圧をワードラインドライバ４へ直接提供
し、外部電源電圧をワードライン駆動電圧として使用す
るようにする。ワードライン駆動電圧用の昇圧回路など
を利用せずにすむので、その不要回路分、集積性が増
し、また消費電力を抑えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリのワ
ードライン駆動に関する。
ードライン駆動に関する。
【０００２】
【従来の技術】半導体メモリは高集積化と低消費電力化
が進められる傾向にあり、その中で特に、消費電力を抑
えるために、チップ外部から入力される外部電源電圧を
内部電源電圧に変換する内部電源電圧発生回路を内部で
使用している。この内部電源電圧発生回路に関しては、
多数の論文や特許出願を通じて広く知られている。
が進められる傾向にあり、その中で特に、消費電力を抑
えるために、チップ外部から入力される外部電源電圧を
内部電源電圧に変換する内部電源電圧発生回路を内部で
使用している。この内部電源電圧発生回路に関しては、
多数の論文や特許出願を通じて広く知られている。
【０００３】半導体メモリの代表格であるＤＲＡＭやＳ
ＲＡＭにおいて、ワードライン駆動電圧は、通常、例え
ばメモリセルを構成するアクセストランジスタのしきい
値電圧より高くなければならない。従って、内部電源電
圧よりも高い電圧を昇圧発生してワードライン駆動に用
いるようにしている。図１に、ワードライン駆動電圧と
して昇圧回路の出力電圧を使用する半導体メモリの関係
部分のブロック図を示し、図２に、ワードライン駆動電
圧として高電圧発生回路の出力電圧を使用する半導体メ
モリの関係部分のブロック図を示す。
ＲＡＭにおいて、ワードライン駆動電圧は、通常、例え
ばメモリセルを構成するアクセストランジスタのしきい
値電圧より高くなければならない。従って、内部電源電
圧よりも高い電圧を昇圧発生してワードライン駆動に用
いるようにしている。図１に、ワードライン駆動電圧と
して昇圧回路の出力電圧を使用する半導体メモリの関係
部分のブロック図を示し、図２に、ワードライン駆動電
圧として高電圧発生回路の出力電圧を使用する半導体メ
モリの関係部分のブロック図を示す。
【０００４】図１において、ローアドレス(ROW ADDRES
S) はローアドレスデコーダ２に入力され、このローア
ドレスデコーダ２の出力がワードラインドライバ４へ入
力される。外部電源電圧(EXTERNAL SUPPLY VOLTAGE) は
内部電源電圧発生回路８に入力され、この内部電源電圧
発生回路８の出力がローアドレスストローブ信号バーＲ
ＡＳで制御される昇圧回路６へ入力される。ワードライ
ンドライバ４は、ローアドレスデコーダ２の出力に従っ
て昇圧回路６の出力電圧を駆動し、ワードラインＷＬへ
提供する。メモリセルアレイ１０において、多数のメモ
リセルは多数のワードラインＷＬと多数のビットライン
対ＢＬ，バーＢＬとの間に配列されており、各メモリセ
ルは、ワードラインＷＬにゲートが接続されたアクセス
トランジスタ１２と、このアクセストランジスタ１２を
介してビットラインと接続されるストレージキャパシタ
１４と、から構成されている。ワードラインドライバ４
の出力は、このメモリセルアレイ１０内の多数のワード
ラインＷＬへ選択的に提供される。
S) はローアドレスデコーダ２に入力され、このローア
ドレスデコーダ２の出力がワードラインドライバ４へ入
力される。外部電源電圧(EXTERNAL SUPPLY VOLTAGE) は
内部電源電圧発生回路８に入力され、この内部電源電圧
発生回路８の出力がローアドレスストローブ信号バーＲ
ＡＳで制御される昇圧回路６へ入力される。ワードライ
ンドライバ４は、ローアドレスデコーダ２の出力に従っ
て昇圧回路６の出力電圧を駆動し、ワードラインＷＬへ
提供する。メモリセルアレイ１０において、多数のメモ
リセルは多数のワードラインＷＬと多数のビットライン
対ＢＬ，バーＢＬとの間に配列されており、各メモリセ
ルは、ワードラインＷＬにゲートが接続されたアクセス
トランジスタ１２と、このアクセストランジスタ１２を
介してビットラインと接続されるストレージキャパシタ
１４と、から構成されている。ワードラインドライバ４
の出力は、このメモリセルアレイ１０内の多数のワード
ラインＷＬへ選択的に提供される。
【０００５】所定のローアドレスがローアドレスバッフ
ァ（図示略）から伝達されれば、ローアドレスデコーダ
２が該ローアドレスをデコーディングし、それによって
多数のワードライン中の１本が選択される。一方、外部
電源電圧が内部電源電圧発生回路８に入力されることで
内部電源電圧発生回路８が外部電源電圧を変換して内部
電源電圧を出力し、この内部電源電圧がローアドレスス
トローブ信号バーＲＡＳによりエネーブルされる昇圧回
路６により昇圧される。そして、ワードラインドライバ
４が、ローアドレスデコーダ２の出力に応じて昇圧回路
６からの昇圧電圧を選択ワードラインＷＬへ提供するこ
とになる。このようにして昇圧電圧がワードライン電圧
として選択ワードラインＷＬに印加されれば、選択ワー
ドラインＷＬに接続のメモリセルに記憶されたデータが
対応ビットラインへ伝達される。このデータはセンスア
ンプ回路（図示略）で増幅され、入出力ライン及びデー
タライン（図示略）を通じて読み出される。これによ
り、１ビットのデータ読出動作が完了する。
ァ（図示略）から伝達されれば、ローアドレスデコーダ
２が該ローアドレスをデコーディングし、それによって
多数のワードライン中の１本が選択される。一方、外部
電源電圧が内部電源電圧発生回路８に入力されることで
内部電源電圧発生回路８が外部電源電圧を変換して内部
電源電圧を出力し、この内部電源電圧がローアドレスス
トローブ信号バーＲＡＳによりエネーブルされる昇圧回
路６により昇圧される。そして、ワードラインドライバ
４が、ローアドレスデコーダ２の出力に応じて昇圧回路
６からの昇圧電圧を選択ワードラインＷＬへ提供するこ
とになる。このようにして昇圧電圧がワードライン電圧
として選択ワードラインＷＬに印加されれば、選択ワー
ドラインＷＬに接続のメモリセルに記憶されたデータが
対応ビットラインへ伝達される。このデータはセンスア
ンプ回路（図示略）で増幅され、入出力ライン及びデー
タライン（図示略）を通じて読み出される。これによ
り、１ビットのデータ読出動作が完了する。
【０００６】図２の構成は、昇圧回路６が高電圧発生回
路１２に置き換えられることを除いて図１の構成と同様
であり、また、図２の回路の動作は、昇圧回路６に代え
て高電圧発生回路１２の出力電圧がワードライン駆動電
圧として使用される点を除いて図１の回路の動作と同様
である。その違いは、図１に示す昇圧回路６が、ワード
ラインＷＬのエネーブル時のみ、即ちローアドレススト
ローブ信号バーＲＡＳの活性化時にのみ動作して昇圧電
圧を出力するのに対し、図２に示す高電圧発生回路１６
はパワーオンで常時高電圧を出力する点にある。
路１２に置き換えられることを除いて図１の構成と同様
であり、また、図２の回路の動作は、昇圧回路６に代え
て高電圧発生回路１２の出力電圧がワードライン駆動電
圧として使用される点を除いて図１の回路の動作と同様
である。その違いは、図１に示す昇圧回路６が、ワード
ラインＷＬのエネーブル時のみ、即ちローアドレススト
ローブ信号バーＲＡＳの活性化時にのみ動作して昇圧電
圧を出力するのに対し、図２に示す高電圧発生回路１６
はパワーオンで常時高電圧を出力する点にある。
【０００７】
【発明が解決しようとする課題】昇圧回路６や高電圧発
生回路１２の出力電圧をワードライン駆動電圧として使
用する半導体メモリでは、これら内部電源電圧を昇圧す
るための昇圧回路６や高電圧発生回路１６をチップ内に
付加回路として別途に必要とする。従ってその分がチッ
プ面積の増加につながっており、これは、更に高集積化
の進められるメモリにとって好ましくない。また、この
昇圧回路６や高電圧発生回路１２が設けてあると、ワー
ドライン選択時にはアクティブ電流(active current)が
消費され、またワードライン非選択時にはスタンバイ電
流(standby current) が消費されるので、メモリの消費
電力増大につながっている。
生回路１２の出力電圧をワードライン駆動電圧として使
用する半導体メモリでは、これら内部電源電圧を昇圧す
るための昇圧回路６や高電圧発生回路１６をチップ内に
付加回路として別途に必要とする。従ってその分がチッ
プ面積の増加につながっており、これは、更に高集積化
の進められるメモリにとって好ましくない。また、この
昇圧回路６や高電圧発生回路１２が設けてあると、ワー
ドライン選択時にはアクティブ電流(active current)が
消費され、またワードライン非選択時にはスタンバイ電
流(standby current) が消費されるので、メモリの消費
電力増大につながっている。
【０００８】そこで本発明では、より高集積化が可能
で、また消費電力のより少ない半導体メモリを提供する
ことにある。
で、また消費電力のより少ない半導体メモリを提供する
ことにある。
【０００９】
【課題を解決するための手段】この目的のために本発明
によれば、内部電源電圧よりも高い電圧をワードライン
駆動電圧として使用する半導体メモリにおいて、外部電
源電圧をワードラインドライバへ提供してワードライン
駆動電圧とすることを特徴とする。即ち、多数のビット
ラインと多数のワードラインとの間にマトリックス形態
で配列された多数のメモリセルと、内部回路用の内部電
源電圧を発生する内部電源電圧発生手段と、ワードライ
ンを選択するためのワードライン選択手段と、このワー
ドライン選択手段の出力に応じて内部電源電圧より高い
ワードライン駆動電圧を選択ワードラインへ供給するた
めのワードラインドライバと、を備えた半導体メモリに
おいて、外部電源電圧をワードライン駆動電圧としてワ
ードラインドライバに提供するものである。
によれば、内部電源電圧よりも高い電圧をワードライン
駆動電圧として使用する半導体メモリにおいて、外部電
源電圧をワードラインドライバへ提供してワードライン
駆動電圧とすることを特徴とする。即ち、多数のビット
ラインと多数のワードラインとの間にマトリックス形態
で配列された多数のメモリセルと、内部回路用の内部電
源電圧を発生する内部電源電圧発生手段と、ワードライ
ンを選択するためのワードライン選択手段と、このワー
ドライン選択手段の出力に応じて内部電源電圧より高い
ワードライン駆動電圧を選択ワードラインへ供給するた
めのワードラインドライバと、を備えた半導体メモリに
おいて、外部電源電圧をワードライン駆動電圧としてワ
ードラインドライバに提供するものである。
【００１０】
【発明の実施の形態】以下、本発明の実施形態につき図
３を参照して詳細に説明する。尚、共通部分には同じな
符号を付してある。
３を参照して詳細に説明する。尚、共通部分には同じな
符号を付してある。
【００１１】この例の半導体メモリでは、ローアドレス
がローアドレスデコーダ２に入力され、ローアドレスデ
コーダ２の出力がワードラインドライバ４へ入力されて
いる。そして、外部電源電圧は、内部電源電圧発生回路
８とワードラインドライバ４とにそれぞれ入力されてい
る。メモリセルアレイ１０において、多数のメモリセル
は多数のワードラインＷＬと多数のビットライン対Ｂ
Ｌ，バーＢＬとの間に配列され、各メモリセルは、ワー
ドラインＷＬにゲートが接続されたアクセストランジス
タ１２と、このアクセストランジスタ１２を介してビッ
トラインに接続されるストレージキャパシタ１４と、か
ら構成される。ワードラインドライバ４の出力は、この
メモリセルアレイ１０内の多数のワードラインＷＬへ選
択的に提供される。
がローアドレスデコーダ２に入力され、ローアドレスデ
コーダ２の出力がワードラインドライバ４へ入力されて
いる。そして、外部電源電圧は、内部電源電圧発生回路
８とワードラインドライバ４とにそれぞれ入力されてい
る。メモリセルアレイ１０において、多数のメモリセル
は多数のワードラインＷＬと多数のビットライン対Ｂ
Ｌ，バーＢＬとの間に配列され、各メモリセルは、ワー
ドラインＷＬにゲートが接続されたアクセストランジス
タ１２と、このアクセストランジスタ１２を介してビッ
トラインに接続されるストレージキャパシタ１４と、か
ら構成される。ワードラインドライバ４の出力は、この
メモリセルアレイ１０内の多数のワードラインＷＬへ選
択的に提供される。
【００１２】所定のローアドレスがローアドレスバッフ
ァ（図示略）から伝達されれば、ローアドレスデコーダ
２がそのローアドレスをデコーディングし、これに従っ
て多数のワードライン中１本のワードラインＷＬが選択
される。外部電源電圧は内部電源電圧発生回路８及びワ
ードラインドライバ４へそれぞれ提供され、内部電源電
圧発生回路８では、外部電源電圧を内部電源電圧に変換
して内部回路へ出力する。内部電源電圧は外部電源電圧
より低く設定され、例えば、外部電源電圧が５Ｖであれ
ば内部電源電圧は３．３Ｖである。
ァ（図示略）から伝達されれば、ローアドレスデコーダ
２がそのローアドレスをデコーディングし、これに従っ
て多数のワードライン中１本のワードラインＷＬが選択
される。外部電源電圧は内部電源電圧発生回路８及びワ
ードラインドライバ４へそれぞれ提供され、内部電源電
圧発生回路８では、外部電源電圧を内部電源電圧に変換
して内部回路へ出力する。内部電源電圧は外部電源電圧
より低く設定され、例えば、外部電源電圧が５Ｖであれ
ば内部電源電圧は３．３Ｖである。
【００１３】一方、外部電源電圧を受けるワードライン
ドライバ４は、ローアドレスデコーダ２の出力に応じ
て、入力される外部電源電圧を選択ワードラインＷＬへ
伝達する。即ち、外部電源電圧がワードライン駆動電圧
として使用され、選択ワードラインＷＬに接続したメモ
リセルの記憶データが対応ビットラインへ送られる。伝
達されたデータはセンスアンプ回路（図示略）で増幅さ
れ、入出力ライン及びデータライン（図示略）を通じて
読出されることになる。このようにして１ビットのデー
タ読出動作が完了する。
ドライバ４は、ローアドレスデコーダ２の出力に応じ
て、入力される外部電源電圧を選択ワードラインＷＬへ
伝達する。即ち、外部電源電圧がワードライン駆動電圧
として使用され、選択ワードラインＷＬに接続したメモ
リセルの記憶データが対応ビットラインへ送られる。伝
達されたデータはセンスアンプ回路（図示略）で増幅さ
れ、入出力ライン及びデータライン（図示略）を通じて
読出されることになる。このようにして１ビットのデー
タ読出動作が完了する。
【００１４】以上、ＤＲＡＭなどのダイナミック形メモ
リセルをもつメモリを例に説明したが、ＳＲＡＭなどの
スタティック形メモリセルをもつメモリでも同様に実施
可能であることは、容易に理解されよう。
リセルをもつメモリを例に説明したが、ＳＲＡＭなどの
スタティック形メモリセルをもつメモリでも同様に実施
可能であることは、容易に理解されよう。
【００１５】
【発明の効果】本発明による半導体メモリでは、ワード
ライン駆動用に昇圧回路や高電圧発生回路を使用せずと
もすむため、その分、高集積化に有利である。しかも、
半導体メモリの活性時や非活性時に昇圧回路や高電圧発
生回路によるアクティブ電流及びスタンドバイ電流が消
費されないことになるので、消費電力を抑制することが
可能である。
ライン駆動用に昇圧回路や高電圧発生回路を使用せずと
もすむため、その分、高集積化に有利である。しかも、
半導体メモリの活性時や非活性時に昇圧回路や高電圧発
生回路によるアクティブ電流及びスタンドバイ電流が消
費されないことになるので、消費電力を抑制することが
可能である。
【図１】従来例の半導体メモリを示す要部ブロック図。
【図２】他の従来例の半導体メモリを示す要部ブロック
図。
図。
【図３】本発明による半導体メモリを示す要部ブロック
図。
図。
２ ローデコーダ ４ ワードラインドライバ ８ 内部電源電圧発生回路
Claims (3)
- 【請求項１】 内部電源電圧よりも高い電圧をワードラ
イン駆動電圧として使用する半導体メモリにおいて、外
部電源電圧をワードラインドライバへ提供してワードラ
イン駆動電圧とするようにしたことを特徴とする半導体
メモリ。 - 【請求項２】 ダイナミック形メモリセルををもつ請求
項１記載の半導体メモリ。 - 【請求項３】 スタティック形メモリセルをもつ請求項
１記載の半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P12273 | 1995-05-17 | ||
| KR1019950012273A KR0164816B1 (ko) | 1995-05-17 | 1995-05-17 | 외부전원전압을 워드라인 구동전압으로 사용하는 반도체 메모리 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08339684A true JPH08339684A (ja) | 1996-12-24 |
Family
ID=19414705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8121453A Pending JPH08339684A (ja) | 1995-05-17 | 1996-05-16 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08339684A (ja) |
| KR (1) | KR0164816B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008059734A (ja) * | 2006-08-31 | 2008-03-13 | Hynix Semiconductor Inc | 半導体メモリ装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100765439B1 (ko) * | 2006-04-11 | 2007-10-11 | 경북대학교 산학협력단 | 이중 승압 셀 바이어스 기법을 이용한 스태틱 램 |
| US7936615B2 (en) | 2007-02-27 | 2011-05-03 | Samsung Electronics Co., Ltd. | Methods for supplying power supply voltages in semiconductor memory devices and semiconductor memory devices using the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62178013A (ja) * | 1986-01-31 | 1987-08-05 | Hitachi Ltd | 半導体装置 |
-
1995
- 1995-05-17 KR KR1019950012273A patent/KR0164816B1/ko not_active IP Right Cessation
-
1996
- 1996-05-16 JP JP8121453A patent/JPH08339684A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62178013A (ja) * | 1986-01-31 | 1987-08-05 | Hitachi Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008059734A (ja) * | 2006-08-31 | 2008-03-13 | Hynix Semiconductor Inc | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0164816B1 (ko) | 1999-02-01 |
| KR960042725A (ko) | 1996-12-21 |
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