JPH07176830A - 半導体発光素子の製造方法 - Google Patents
半導体発光素子の製造方法Info
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- JPH07176830A JPH07176830A JP32158493A JP32158493A JPH07176830A JP H07176830 A JPH07176830 A JP H07176830A JP 32158493 A JP32158493 A JP 32158493A JP 32158493 A JP32158493 A JP 32158493A JP H07176830 A JPH07176830 A JP H07176830A
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Abstract
(57)【要約】
【目的】 選択成長においてアルミニュウムを含む混晶
層の活性層を成長する場合においても、活性層の品質を
保ったままで、電流狭窄が可能であり、段差が小さく、
リークパスの少ない電極形成が容易な埋め込み構造半導
体発光素子の製造方法を提供することを目的とする。 【構成】 第１導電型半導体基板１上に第２導電型半導
体層１０及び第１導電型半導体層１１を順に積層する工
程と、前記第１導電型半導体層１１の表面に２本の互い
に平行なストライプ状誘電体膜１２を形成し、誘電体膜
１２をエッチングマスクとして、少なくとも２本の誘電
体膜１２に挟まれた領域の第１導電型半導体層１１及び
第２導電型半導体層１０を取り除く工程と、誘電体膜１
２を選択成長マスクとして、２本の誘電体膜１２に挟ま
れた領域に活性層１３を含む半導体膜を有機金属熱分解
気相成長法により成長する工程と、２本の互いに平行な
誘電体膜１２を取り除き、基板１全面に活性層１３より
もバンドギャップの大きい第２導電型の半導体層５を成
長する工程を含むことを特徴とする。
層の活性層を成長する場合においても、活性層の品質を
保ったままで、電流狭窄が可能であり、段差が小さく、
リークパスの少ない電極形成が容易な埋め込み構造半導
体発光素子の製造方法を提供することを目的とする。 【構成】 第１導電型半導体基板１上に第２導電型半導
体層１０及び第１導電型半導体層１１を順に積層する工
程と、前記第１導電型半導体層１１の表面に２本の互い
に平行なストライプ状誘電体膜１２を形成し、誘電体膜
１２をエッチングマスクとして、少なくとも２本の誘電
体膜１２に挟まれた領域の第１導電型半導体層１１及び
第２導電型半導体層１０を取り除く工程と、誘電体膜１
２を選択成長マスクとして、２本の誘電体膜１２に挟ま
れた領域に活性層１３を含む半導体膜を有機金属熱分解
気相成長法により成長する工程と、２本の互いに平行な
誘電体膜１２を取り除き、基板１全面に活性層１３より
もバンドギャップの大きい第２導電型の半導体層５を成
長する工程を含むことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、光通信方式の光源とし
て用いられる高出力、高効率、低閾値で且つモード制御
性の良好な半導体レーザ素子であって、総てＭＯＶＰＥ
（有機金属熱分解気相成長法）成長によって成長するこ
とが可能な選択成長埋め込み型発光素子を製造する方法
に関するものである。
て用いられる高出力、高効率、低閾値で且つモード制御
性の良好な半導体レーザ素子であって、総てＭＯＶＰＥ
（有機金属熱分解気相成長法）成長によって成長するこ
とが可能な選択成長埋め込み型発光素子を製造する方法
に関するものである。
【０００２】
【従来の技術】半導体基板上に、ＳiＯ2等の選択マスク
をストライプ状に二本形成して、選択マスクで挟まれた
半導体基板上に発光再結合する活性層を含む多層の成長
層を成長する方法が提案されている。その一例を図３に
示す。この例は、活性層としてリンを含む混晶層、例え
ば、ＩnＧaＡsＰを用いたものである。
をストライプ状に二本形成して、選択マスクで挟まれた
半導体基板上に発光再結合する活性層を含む多層の成長
層を成長する方法が提案されている。その一例を図３に
示す。この例は、活性層としてリンを含む混晶層、例え
ば、ＩnＧaＡsＰを用いたものである。
【０００３】図３に示すように、この半導体レーザで
は、ｎ型ＩnＰ基板１上に、ｎ型ＩnＰバッファ層２を介
して活性層３を成長させ、活性層３の上にｐ型ＩnＰ層
４を成長させる。しかし、その後、ＳiＯ2膜を取り除い
て活性層を含むメサストライプの埋め込み成長を行う
と、ＭＯＶＰＥ成長では全面に成長するため、活性領域
を除いて電流ブロック層を選択的に成長出来ない。
は、ｎ型ＩnＰ基板１上に、ｎ型ＩnＰバッファ層２を介
して活性層３を成長させ、活性層３の上にｐ型ＩnＰ層
４を成長させる。しかし、その後、ＳiＯ2膜を取り除い
て活性層を含むメサストライプの埋め込み成長を行う
と、ＭＯＶＰＥ成長では全面に成長するため、活性領域
を除いて電流ブロック層を選択的に成長出来ない。
【０００４】そこで、活性層近傍にのみ選択的にｐ型Ｉ
nＰクラッド層５を成長する方法が採られ、このために
二回目の選択成長用のマスク形成する必要があった。ま
た、電極９の形成においても大きな段差があるため、リ
ークパスが多く、リークパスをブロックするためにで電
解プロセスが煩雑になるという欠点があった。
nＰクラッド層５を成長する方法が採られ、このために
二回目の選択成長用のマスク形成する必要があった。ま
た、電極９の形成においても大きな段差があるため、リ
ークパスが多く、リークパスをブロックするためにで電
解プロセスが煩雑になるという欠点があった。
【０００５】更に、活性層にアルミニウム（Ａl)を含む
混晶層の選択成長においては、活性層３の品質はｎ型Ｉ
nＰバッファ層２の厚みに大きく依存するため、十分に
厚いバッファ層２を成長させる必要があるが、そのよう
にすると、電極形成においては、リンを含む系の素子よ
りも段差が大きくなるという欠点があった。
混晶層の選択成長においては、活性層３の品質はｎ型Ｉ
nＰバッファ層２の厚みに大きく依存するため、十分に
厚いバッファ層２を成長させる必要があるが、そのよう
にすると、電極形成においては、リンを含む系の素子よ
りも段差が大きくなるという欠点があった。
【０００６】このようなことから、誘電体選択マスクを
用いた選択成長により、アルミニウムを含む混晶層の活
性層を成長させ、更に、電流狭窄構造を持つ半導体レー
ザを作製する場合においては、活性層の品質を保持した
ままで電流狭窄が可能であり、電極形成においても段差
が小さく、リークパスの少ない埋め込み構造を持った発
光素子の開発が期待されていた。
用いた選択成長により、アルミニウムを含む混晶層の活
性層を成長させ、更に、電流狭窄構造を持つ半導体レー
ザを作製する場合においては、活性層の品質を保持した
ままで電流狭窄が可能であり、電極形成においても段差
が小さく、リークパスの少ない埋め込み構造を持った発
光素子の開発が期待されていた。
【０００７】
【発明が解決しようとする課題】上述したように、従来
では、ｎ型ＩnＰ基板１上に選択マスクとして二本の互
いに平行なストライプ状の誘電体膜を形成し、ｎ型Ｉn
Ｐバッファ層２、活性層３、ｐ型ＩnＰ層４を順に形成
したため、ｐ型ＩnＰクラッド層４で活性層３を覆うこ
ととなる。このため、先に形成した二本の互いに平行な
ストライプ状の誘電体膜の幅を細くするため２回目のフ
ォトリソグラフィーとＲＩＥを行う必要があり、電流狭
窄のため、ｐ型ＩnＰクラッド層５を成長する領域を狭
める必要があり、その為、素子構造を平坦に出来ないと
いう問題があった。
では、ｎ型ＩnＰ基板１上に選択マスクとして二本の互
いに平行なストライプ状の誘電体膜を形成し、ｎ型Ｉn
Ｐバッファ層２、活性層３、ｐ型ＩnＰ層４を順に形成
したため、ｐ型ＩnＰクラッド層４で活性層３を覆うこ
ととなる。このため、先に形成した二本の互いに平行な
ストライプ状の誘電体膜の幅を細くするため２回目のフ
ォトリソグラフィーとＲＩＥを行う必要があり、電流狭
窄のため、ｐ型ＩnＰクラッド層５を成長する領域を狭
める必要があり、その為、素子構造を平坦に出来ないと
いう問題があった。
【０００８】本発明は、上記従来技術に鑑みて成された
ものであり、選択成長においてアルミニウムを含む混晶
層の活性層を成長する場合においても、活性層の品質を
保ったままで、電流狭窄が可能であり、段差が小さく、
リークパスの少ない電極形成が容易な埋め込み構造半導
体発光素子の製造方法を提供することを目的とする。
ものであり、選択成長においてアルミニウムを含む混晶
層の活性層を成長する場合においても、活性層の品質を
保ったままで、電流狭窄が可能であり、段差が小さく、
リークパスの少ない電極形成が容易な埋め込み構造半導
体発光素子の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】斯かる目的を達成する本
発明の構成は、先ず、第一導電型半導体基板上に電流狭
窄用の半導体層として、第二導電型半導体層及び第一導
電型半導体層を順に成長させ、次に、前記第一導電型半
導体層の表面に二本の互いに平行なストライプ状誘電体
膜を形成し、該誘電体膜をエッチングマスクとして利用
して、少なくとも該二本の誘電体膜に挟まれた領域の前
記第一導電型半導体層及び前記第二導電型半導体層を取
り除き、引き続き、前記誘電体膜を選択成長マスクとし
て、前記二本の誘電体膜に挟まれた領域に、発光再結合
する活性層を含む半導体多層膜を有機金属熱分解気相成
長法により成長させ、その後、選択成長用マスクとして
利用した前記二本の互いに平行な誘電体膜を取り除き、
更に、前記基板全面に前記活性層よりもバンドギャップ
の大きい第二導電型の半導体層を成長して、光の閉じ込
めを良くすると共に素子の平坦化を行うことを特徴とす
る。
発明の構成は、先ず、第一導電型半導体基板上に電流狭
窄用の半導体層として、第二導電型半導体層及び第一導
電型半導体層を順に成長させ、次に、前記第一導電型半
導体層の表面に二本の互いに平行なストライプ状誘電体
膜を形成し、該誘電体膜をエッチングマスクとして利用
して、少なくとも該二本の誘電体膜に挟まれた領域の前
記第一導電型半導体層及び前記第二導電型半導体層を取
り除き、引き続き、前記誘電体膜を選択成長マスクとし
て、前記二本の誘電体膜に挟まれた領域に、発光再結合
する活性層を含む半導体多層膜を有機金属熱分解気相成
長法により成長させ、その後、選択成長用マスクとして
利用した前記二本の互いに平行な誘電体膜を取り除き、
更に、前記基板全面に前記活性層よりもバンドギャップ
の大きい第二導電型の半導体層を成長して、光の閉じ込
めを良くすると共に素子の平坦化を行うことを特徴とす
る。
【００１０】更に、第二導電型の電極形成に当たって
は、活性層に効率よく電流注入するため、更に、高周波
特性を良くするために、活性層の上部領域を除いて、Ｓ
iＯ2膜を形成して、その上に全面に電極層を形成するこ
とができる。
は、活性層に効率よく電流注入するため、更に、高周波
特性を良くするために、活性層の上部領域を除いて、Ｓ
iＯ2膜を形成して、その上に全面に電極層を形成するこ
とができる。
【００１１】
【実施例】以下、本発明について、図面に示す実施例を
参照して詳細に説明する。尚、以下の実施例では、バン
ドギャップエネルギの代わりに、バンドギャップエネル
ギの逆数に比例するバンドギャップ波長で説明する。本
発明は、以下の実施例に限るものではなく、例えば、選
択成長後に活性領域の光ガイド層にＤＦＢ（分布帰還
形）形レーザを得ることを目的として回折格子を形成す
ることも行えるものである。
参照して詳細に説明する。尚、以下の実施例では、バン
ドギャップエネルギの代わりに、バンドギャップエネル
ギの逆数に比例するバンドギャップ波長で説明する。本
発明は、以下の実施例に限るものではなく、例えば、選
択成長後に活性領域の光ガイド層にＤＦＢ（分布帰還
形）形レーザを得ることを目的として回折格子を形成す
ることも行えるものである。
【００１２】〔実施例１〕本発明の第一の実施例を図１
（ａ）（ｂ）（ｃ）（ｄ）に示す。本実施例は、発光波
長1.5μｍ帯のｎ型ＩnＰ基板を用いたＩnＧaＡs／ＩnＡ
lＡs材料によるＭＱＷレーザに関するものである。本実
施例の発光素子を製造するには、以下の手順に従って行
う。
（ａ）（ｂ）（ｃ）（ｄ）に示す。本実施例は、発光波
長1.5μｍ帯のｎ型ＩnＰ基板を用いたＩnＧaＡs／ＩnＡ
lＡs材料によるＭＱＷレーザに関するものである。本実
施例の発光素子を製造するには、以下の手順に従って行
う。
【００１３】先ず、図１（ａ）に示すように、ＭＯＶＰ
Ｅ結晶成長装置により、第一回目の成長として成長温度
630℃において、ｎ型ＩnＰ（１００）面方位基板１上に
ｐ型ＩnＰ電流ブロック層（0.4μｍ厚、キャリア濃度：
１×1018ｃｍ-3）１０、ｎ型ＩnＰ電流ブロック層（0.4
μｍ厚、キャリア濃度：１×1018ｃｍ-3）１１を成長す
る。
Ｅ結晶成長装置により、第一回目の成長として成長温度
630℃において、ｎ型ＩnＰ（１００）面方位基板１上に
ｐ型ＩnＰ電流ブロック層（0.4μｍ厚、キャリア濃度：
１×1018ｃｍ-3）１０、ｎ型ＩnＰ電流ブロック層（0.4
μｍ厚、キャリア濃度：１×1018ｃｍ-3）１１を成長す
る。
【００１４】次に、プラズマＣＶＤ若しくはマグネトロ
ンスパッタ装置を用いて、ＳiＮx窒化膜又はＳiＯ2膜等
の選択マスクを全面に形成する。その後、図１（ｂ）に
示すように、フォトリソグラフィー技術とＲＩＥ（リア
クティブイオンエッチング）装置により、レジスト膜を
マスクとして利用し、Ｃ 2Ｆ6ガスにより、〈１１０〉逆
メサ方向に沿ってストライプ状のＳiＯ2膜１２を二本形
成する。ＳiＯ2膜１２の幅は８μｍ、その間隔は２μｍ
である。
ンスパッタ装置を用いて、ＳiＮx窒化膜又はＳiＯ2膜等
の選択マスクを全面に形成する。その後、図１（ｂ）に
示すように、フォトリソグラフィー技術とＲＩＥ（リア
クティブイオンエッチング）装置により、レジスト膜を
マスクとして利用し、Ｃ 2Ｆ6ガスにより、〈１１０〉逆
メサ方向に沿ってストライプ状のＳiＯ2膜１２を二本形
成する。ＳiＯ2膜１２の幅は８μｍ、その間隔は２μｍ
である。
【００１５】引き続き、レジスト膜を剥離した後、この
ＳiＯ2膜１２をマスクとして利用し、ブロム系のＲＩＥ
装置によって、ｎ型ＩnＰ基板１に達するまで、ｎ型Ｉn
Ｐ電流ブロック層１１、ｐ型ＩnＰ電流ブロック層１０
をエッチングした。この選択エッチングは、メタノール
・ブロム溶液を用いたウェットエッチングでも、サイド
エッチのないエッチングを行うことができる。
ＳiＯ2膜１２をマスクとして利用し、ブロム系のＲＩＥ
装置によって、ｎ型ＩnＰ基板１に達するまで、ｎ型Ｉn
Ｐ電流ブロック層１１、ｐ型ＩnＰ電流ブロック層１０
をエッチングした。この選択エッチングは、メタノール
・ブロム溶液を用いたウェットエッチングでも、サイド
エッチのないエッチングを行うことができる。
【００１６】その後、図１（ｃ）に示すように、第二回
目の成長として、成長温度680℃において、ｎ型ＩnＰバ
ッファ層（0.9μｍ厚、キャリア濃度：１×1018ｃ
ｍ-3）２、活性領域層１３、ｐ型ＩnＰクラッド層（0.3
μｍ厚、キャリア濃度：５×1017ｃｍ-3）４を、二本の
平行なＳiＯ2膜１２に挟まれた領域の成長厚みを制御す
るように選択的に成長する。
目の成長として、成長温度680℃において、ｎ型ＩnＰバ
ッファ層（0.9μｍ厚、キャリア濃度：１×1018ｃ
ｍ-3）２、活性領域層１３、ｐ型ＩnＰクラッド層（0.3
μｍ厚、キャリア濃度：５×1017ｃｍ-3）４を、二本の
平行なＳiＯ2膜１２に挟まれた領域の成長厚みを制御す
るように選択的に成長する。
【００１７】活性領域層１３は、ノンドープのＩnＡlＡ
sで始まるＩnＧaＡs／ＩnＡlＡsの６ペアＭＱＷ活性層
（ＩnＧaＡsウェル層の厚さ〜90Å、ＩnＡlＡsバリア層
の厚さ〜20Å）の上下を1.3μｍ組成のＩnＧaＡsＰガイ
ド層（厚さ〜400Å）で挟んだＳＣＨ構造（総厚〜0.15
μｍ）である。更に、図１（ｄ）に示すように、選択成
長用のマスクとして利用したＳiＯ2膜１２を弗酸によっ
てエッチングして取り除いた後、三回目のＭＯＶＰＥ成
長により、成長温度630℃でｐ型ＩnＰ埋め込み層（0.3
μｍ厚、キャリア濃度：１×101 8ｃｍ-3）５、ｐ型Ｉn
ＧaＡs電極層６を成長させた。この三回目の成長によ
り、結晶表面は平坦化される。
sで始まるＩnＧaＡs／ＩnＡlＡsの６ペアＭＱＷ活性層
（ＩnＧaＡsウェル層の厚さ〜90Å、ＩnＡlＡsバリア層
の厚さ〜20Å）の上下を1.3μｍ組成のＩnＧaＡsＰガイ
ド層（厚さ〜400Å）で挟んだＳＣＨ構造（総厚〜0.15
μｍ）である。更に、図１（ｄ）に示すように、選択成
長用のマスクとして利用したＳiＯ2膜１２を弗酸によっ
てエッチングして取り除いた後、三回目のＭＯＶＰＥ成
長により、成長温度630℃でｐ型ＩnＰ埋め込み層（0.3
μｍ厚、キャリア濃度：１×101 8ｃｍ-3）５、ｐ型Ｉn
ＧaＡs電極層６を成長させた。この三回目の成長によ
り、結晶表面は平坦化される。
【００１８】ＭＯＶＰＥの成長条件は、減圧（72ｔｏｒ
ｒ）、III族原料はＴＭＩ（トリメチルインジウム）、
ＴＥＧ（トリエチルガリウム）、ＴＭＡ（トリメチルア
ルミニウム）、Ｖ族原料は100％フォスノン、10％アル
シン、ドーパントはｎ型がＳiＨ4（シラン）、ｐ型がＴ
ＥＺ（トリエチル亜鉛）を用いた。
ｒ）、III族原料はＴＭＩ（トリメチルインジウム）、
ＴＥＧ（トリエチルガリウム）、ＴＭＡ（トリメチルア
ルミニウム）、Ｖ族原料は100％フォスノン、10％アル
シン、ドーパントはｎ型がＳiＨ4（シラン）、ｐ型がＴ
ＥＺ（トリエチル亜鉛）を用いた。
【００１９】その後、プラズマＣＶＤ若しくはマグネト
ロンスパッタ装置を用いて、ＳiＮx窒化膜又はＳiＯ2膜
等の誘電体膜を全面に形成し、その後、フォトリソグラ
フィー技術とＲＩＥ装置により、レジスト膜をマスクと
して利用し、Ｃ2Ｆ6ガスにより、〈１１０〉逆メサ方向
に沿って活性領域上部の誘電体膜７をストライプ状に幅
５μｍにてエッチングした。そして、ウェハの上面にＣ
r−ＡuとＡu−Ｚnを蒸着して、ｐ型オーミック電極９を
形成した。基板側は、全体の厚みが80μｍ程度になるま
で研磨したのち、Ａu−Ｇe−Ｎiを蒸着し、ｎ型オーミ
ック電極８を全面に形成した。
ロンスパッタ装置を用いて、ＳiＮx窒化膜又はＳiＯ2膜
等の誘電体膜を全面に形成し、その後、フォトリソグラ
フィー技術とＲＩＥ装置により、レジスト膜をマスクと
して利用し、Ｃ2Ｆ6ガスにより、〈１１０〉逆メサ方向
に沿って活性領域上部の誘電体膜７をストライプ状に幅
５μｍにてエッチングした。そして、ウェハの上面にＣ
r−ＡuとＡu−Ｚnを蒸着して、ｐ型オーミック電極９を
形成した。基板側は、全体の厚みが80μｍ程度になるま
で研磨したのち、Ａu−Ｇe−Ｎiを蒸着し、ｎ型オーミ
ック電極８を全面に形成した。
【００２０】続いて、ウェハの劈開により、共振器長36
0μｍ、素子幅400μｍのペレットに分解した。このよう
にして得られた発光素子の各層の構成は、図１（ｄ）に
示すように、各成長層はＩnＰに格子が合している。こ
のペレットを、Ａu−Ｓnはんだにより、シリコンヒート
シンク上に基板側を下にしてマウントし、Ａu線によっ
て配線した。
0μｍ、素子幅400μｍのペレットに分解した。このよう
にして得られた発光素子の各層の構成は、図１（ｄ）に
示すように、各成長層はＩnＰに格子が合している。こ
のペレットを、Ａu−Ｓnはんだにより、シリコンヒート
シンク上に基板側を下にしてマウントし、Ａu線によっ
て配線した。
【００２１】光出力特性を測定したところ、室温連続動
作での発振閾値は15ｍＡ、微分量子効率は片面当たり約
20％、駆動電流200ｍＡにおいて最大200ｍＡの光出力を
得ることができた。発振波長は1.55μｍであった。
作での発振閾値は15ｍＡ、微分量子効率は片面当たり約
20％、駆動電流200ｍＡにおいて最大200ｍＡの光出力を
得ることができた。発振波長は1.55μｍであった。
【００２２】このように、本実施例では、二本の互いに
平行なストライプ状のＳiＯ2膜１２を選択成長マスクと
して用い、このＳiＯ2膜１２に挟まれた細長い領域に活
性領域層１３を選択成長させるものである。特に、Ｓi
Ｏ2膜１２を形成する前に、ｎ型ＩnＰ基板１上に、電流
狭窄用のｐ型ＩnＰ電流ブロック層１０、ｎ型ＩnＰ電流
ブロック層１１を形成する点、、ＳiＯ2膜１２を形成す
るフォトリソグラフィーとＲＩＥとは１回で済む点に利
点がある。
平行なストライプ状のＳiＯ2膜１２を選択成長マスクと
して用い、このＳiＯ2膜１２に挟まれた細長い領域に活
性領域層１３を選択成長させるものである。特に、Ｓi
Ｏ2膜１２を形成する前に、ｎ型ＩnＰ基板１上に、電流
狭窄用のｐ型ＩnＰ電流ブロック層１０、ｎ型ＩnＰ電流
ブロック層１１を形成する点、、ＳiＯ2膜１２を形成す
るフォトリソグラフィーとＲＩＥとは１回で済む点に利
点がある。
【００２３】更に、ＳiＯ2膜１２を図１（ｂ）に示すよ
うにエッチングマスク、図１（ｃ）に示すように選択成
長マスクとして使用する点、従来の構造と異なり、図１
（ｄ）に示すように平坦な構造となる点に利点がある。
うにエッチングマスク、図１（ｃ）に示すように選択成
長マスクとして使用する点、従来の構造と異なり、図１
（ｄ）に示すように平坦な構造となる点に利点がある。
【００２４】〔実施例２〕本発明の第二の実施例を図２
に示す。本実施例は、実施例１における図１（ｂ）に示
す工程においてウェットエッチングを行ったものであ
る。即ち、メタノール中のブロムが２％濃度のウェット
エッチング液を使用した攪拌しないエッチングにより、
二本のＳiＯ2膜からなるマスクに挟まれた領域（活性領
域を成長する予定領域）において、ｎ型ＩnＰ基板１に
達するまで、ｎ型ＩnＰ電流ブロック層１１、ｐ型ＩnＰ
電流ブロック層１０をエッチングした。他の領域では、
ｐ型ＩnＰ電流ブロック層１０を残した状態での選択エ
ッチングを行った。このようにして得られた発光素子の
特性は、実施例１と同程度であった。
に示す。本実施例は、実施例１における図１（ｂ）に示
す工程においてウェットエッチングを行ったものであ
る。即ち、メタノール中のブロムが２％濃度のウェット
エッチング液を使用した攪拌しないエッチングにより、
二本のＳiＯ2膜からなるマスクに挟まれた領域（活性領
域を成長する予定領域）において、ｎ型ＩnＰ基板１に
達するまで、ｎ型ＩnＰ電流ブロック層１１、ｐ型ＩnＰ
電流ブロック層１０をエッチングした。他の領域では、
ｐ型ＩnＰ電流ブロック層１０を残した状態での選択エ
ッチングを行った。このようにして得られた発光素子の
特性は、実施例１と同程度であった。
【００２５】また、上記実施例では、波長1.5μｍ帯の
ＩnＧaＡs／ＩnＡlＡs系によるＭＱＷを活性層に持つ素
子について説明したが、本発明は、これに限るものでは
なく、他の波長領域又は波長選択性の良いＤＦＢ及びＤ
ＢＲ（分布帰還反射型）のレーザについても応用でき
る。更に、本発明は、ＧaＡs／ＧaＡlＡs系の波長0.83
μｍ帯及び或いはこれ以外の半導体材料を用いた発光素
子についても適用できるものである。
ＩnＧaＡs／ＩnＡlＡs系によるＭＱＷを活性層に持つ素
子について説明したが、本発明は、これに限るものでは
なく、他の波長領域又は波長選択性の良いＤＦＢ及びＤ
ＢＲ（分布帰還反射型）のレーザについても応用でき
る。更に、本発明は、ＧaＡs／ＧaＡlＡs系の波長0.83
μｍ帯及び或いはこれ以外の半導体材料を用いた発光素
子についても適用できるものである。
【００２６】
【発明の効果】以上、実施例に基づいて具体的に説明し
たように、第一導電型半導体基板上に第二導電型半導体
層及び第一導電型半導体層を順に成長させ、その上に二
本の平行なストライプ状誘電体膜を形成し、電流の通路
となる領域はエッチングによって取り除くため、誘電体
マスクを形成した時のダメージ層は取り除かれる。ま
た、この領域にバッファ層を十分に厚く成長できるの
で、選択成長によって成長するストライプ状の活性層を
含む半導体多層膜はアルミニウムを含む混晶の活性層に
おいても高性能な品質を保つことができる。更に、選択
成長マスクとして利用した二本の平行な誘電体膜を取り
除いた後に、活性層よりもバンドギャップの大きな第二
導電型の半導体層を全面に成長させることによって、光
の閉じ込め性が良くなると共に、素子が平坦化される。
このため、高性能な素子特性に加えて、表面が平坦で段
差が小さいため、電極形成が容易となり、リークパスの
少ない埋め込み構造を持った発光素子を実現することが
できる。
たように、第一導電型半導体基板上に第二導電型半導体
層及び第一導電型半導体層を順に成長させ、その上に二
本の平行なストライプ状誘電体膜を形成し、電流の通路
となる領域はエッチングによって取り除くため、誘電体
マスクを形成した時のダメージ層は取り除かれる。ま
た、この領域にバッファ層を十分に厚く成長できるの
で、選択成長によって成長するストライプ状の活性層を
含む半導体多層膜はアルミニウムを含む混晶の活性層に
おいても高性能な品質を保つことができる。更に、選択
成長マスクとして利用した二本の平行な誘電体膜を取り
除いた後に、活性層よりもバンドギャップの大きな第二
導電型の半導体層を全面に成長させることによって、光
の閉じ込め性が良くなると共に、素子が平坦化される。
このため、高性能な素子特性に加えて、表面が平坦で段
差が小さいため、電極形成が容易となり、リークパスの
少ない埋め込み構造を持った発光素子を実現することが
できる。
【図１】本発明の第一の実施例に係り、同図（ａ）は１
回目のＭＯＶＰＥ成長後の電流狭窄層の形成工程におけ
る断面図、同図（ｂ）は選択成長用の誘電体マスクの形
成と選択エッチング後の断面図、同図（ｃ）は２回目の
ＭＯＶＰＥ選択成長後の断面図、同図（ｄ）は３回目の
ＭＯＶＰＥ埋め込み成長と電極プロセス後の素子断面図
である。
回目のＭＯＶＰＥ成長後の電流狭窄層の形成工程におけ
る断面図、同図（ｂ）は選択成長用の誘電体マスクの形
成と選択エッチング後の断面図、同図（ｃ）は２回目の
ＭＯＶＰＥ選択成長後の断面図、同図（ｄ）は３回目の
ＭＯＶＰＥ埋め込み成長と電極プロセス後の素子断面図
である。
【図２】本発明の第二の実施例に係る断面図である。
【図３】従来素子の模式図である。
１ ｎ型ＩnＰ基板 ２ ｎ型ＩnＰバッファ層 ３ ノンドープＩnＧaＡs／ＩnＡlＡsＰ ＭＱＷ活性層 ４ ｐ型ＩnＰクラッド層 ５ ｐ型ＩnＰ埋め込み層 ６ ｐ型ＩnＧaＡs電極層 ７ 誘電体膜（ＳiＯ2膜） ８ ｎ型オーミック電極 ９ ｐ型オーミック電極 １０ ｐ型ＩnＰ電流ブロック層 １１ ｎ型ＩnＰ電流ブロック層 １２ ＳiＯ2膜 １３ ノンドープＳＣＨ構造活性領域層
Claims (1)
- 【請求項１】 第一導電型半導体基板上に第二導電型半
導体層及び第一導電型半導体層を順に積層する工程と、
前記第一導電型半導体層の表面に二本の互いに平行なス
トライプ状誘電体膜を形成し、該誘電体膜をエッチング
マスクとして、少なくとも該二本の誘電体膜に挟まれた
領域の前記第一導電型半導体層及び前記第二導電型半導
体層を取り除く工程と、前記誘電体膜を選択成長マスク
として、前記二本の誘電体膜に挟まれた領域に活性層を
含む半導体膜を有機金属熱分解気相成長法により成長す
る工程と、前記二本の互いに平行な誘電体膜を取り除
き、前記基板全面に前記活性層よりもバンドギャップの
大きい第二導電型の半導体層を成長する工程を含むこと
を特徴とする半導体発光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32158493A JPH07176830A (ja) | 1993-12-21 | 1993-12-21 | 半導体発光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32158493A JPH07176830A (ja) | 1993-12-21 | 1993-12-21 | 半導体発光素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176830A true JPH07176830A (ja) | 1995-07-14 |
Family
ID=18134189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32158493A Withdrawn JPH07176830A (ja) | 1993-12-21 | 1993-12-21 | 半導体発光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176830A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100986485B1 (ko) * | 2008-11-21 | 2010-10-08 | 엘지이노텍 주식회사 | 반도체 발광소자 및 그 제조방법 |
| US8188506B2 (en) | 2008-09-30 | 2012-05-29 | Lg Innotek Co., Ltd. | Semiconductor light emitting device |
| US8269250B2 (en) | 2009-02-16 | 2012-09-18 | Lg Innotek Co., Ltd. | Semiconductor light emitting device |
-
1993
- 1993-12-21 JP JP32158493A patent/JPH07176830A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8188506B2 (en) | 2008-09-30 | 2012-05-29 | Lg Innotek Co., Ltd. | Semiconductor light emitting device |
| US8319249B2 (en) | 2008-09-30 | 2012-11-27 | Lg Innotek Co., Ltd. | Semiconductor light emitting device |
| US8952414B2 (en) | 2008-09-30 | 2015-02-10 | Lg Innotek Co., Ltd. | Semiconductor light emitting device |
| KR100986485B1 (ko) * | 2008-11-21 | 2010-10-08 | 엘지이노텍 주식회사 | 반도체 발광소자 및 그 제조방법 |
| US8269250B2 (en) | 2009-02-16 | 2012-09-18 | Lg Innotek Co., Ltd. | Semiconductor light emitting device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |