JPH0832433A - Output buffer circuit - Google Patents
Output buffer circuitInfo
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- JPH0832433A JPH0832433A JP6161165A JP16116594A JPH0832433A JP H0832433 A JPH0832433 A JP H0832433A JP 6161165 A JP6161165 A JP 6161165A JP 16116594 A JP16116594 A JP 16116594A JP H0832433 A JPH0832433 A JP H0832433A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体集積回路を用い
た出力バッファ回路に関するもので、詳しくはオープン
ドレイン構成のＮチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯＳＴｒという）を用いた出力バッファ回路に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit using a semiconductor integrated circuit, and more particularly to an output buffer circuit using an N-channel MOS transistor (hereinafter referred to as NMOSTr) having an open drain structure. .
【０００２】[0002]
【従来の技術】従来、半導体集積回路装置を用いた出力
バッファ回路としては、例えば特開平２−９４７０４号
公報に記載されるものがあり、その構成を図を用いて説
明する。2. Description of the Related Art Conventionally, as an output buffer circuit using a semiconductor integrated circuit device, for example, there is one described in Japanese Patent Application Laid-Open No. 2-94704, the structure of which will be described with reference to the drawings.
【０００３】図２は、上記文献に記載された出力バッフ
ァ回路に一部説明用に寄生素子を付加した回路図であ
る。この出力バッファ回路は入力端子ＩＮ２からの入力
信号を反転して出力するインバータ３０を備えている。
インバータ３０は、電源電位ＶＤＤと接地電位ＶＳＳと
の間に直列接続されたＰチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯＳＴｒという）３１およびＮＭＯＳＴｒ
３２で構成されている。FIG. 2 is a circuit diagram in which a parasitic element is partially added to the output buffer circuit described in the above document for the purpose of explanation. The output buffer circuit includes an inverter 30 that inverts and outputs the input signal from the input terminal IN2.
The inverter 30 includes a P-channel type MOS transistor (hereinafter referred to as PMOSTr) 31 and an NMOSTr which are connected in series between the power supply potential VDD and the ground potential VSS.
It is composed of 32.
【０００４】インバータ３０の出力ノードＳ２はオープ
ンドレインＮＭＯＳＴｒ３３のゲートに接続されてい
る。ＮＭＯＳＴｒ３３のドレインと出力端子ＯＵＴ２と
の間にはインダクタンス２１が存在し、そのソースと接
地電位ＶＳＳとの間にはインダクタンス２２が存在す
る。このインダクタンス２１およびインダクタンス２２
は半導体集積回路装置のパッケージ中に収められたリー
ド線およびボンディングワイヤーなどに寄生的に存在す
るものである。The output node S2 of the inverter 30 is connected to the gate of the open drain NMOSTr33. An inductance 21 exists between the drain of the NMOSTr 33 and the output terminal OUT2, and an inductance 22 exists between the source of the NMOSTr 33 and the ground potential VSS. The inductance 21 and the inductance 22
Is parasitically present in a lead wire and a bonding wire contained in a package of a semiconductor integrated circuit device.
【０００５】なお、出力端子ＯＵＴ２へは外付け、即
ち、半導体集積回路装置の外部にプルアップ用抵抗Ｒ２
が出力端子ＯＵＴ２と電源電位ＶＤＤとの間に、付加容
量ＣＬ２が出力端子ＯＵＴ２と接地電位ＶＳＳとの間に
接続されている。It should be noted that the output terminal OUT2 is externally attached, that is, the pull-up resistor R2 is provided outside the semiconductor integrated circuit device.
Is connected between the output terminal OUT2 and the power supply potential VDD, and the additional capacitance CL2 is connected between the output terminal OUT2 and the ground potential VSS.
【０００６】次に、図２に示された出力バッファ回路の
動作を、図３の信号波形図を参照しつつ説明する。Next, the operation of the output buffer circuit shown in FIG. 2 will be described with reference to the signal waveform diagram of FIG.
【０００７】まず、入力端子ＩＮ２には”Ｌ”レベルの
信号が入力されているため、インバータ３０の出力ノー
ドＳ２は”Ｈ”レベルになっている。従って、ＮＭＯＳ
Ｔｒ３３はオン状態になっており、出力端子ＯＵＴ２
は”Ｌ”レベルになっている。ただし、出力端子ＯＵＴ
２は抵抗Ｒ２を介して電源電位ＶＤＤに接続されている
ため、ＮＭＯＳＴｒ３３を介して電源電位ＶＤＤから接
地電位ＶＳＳに電流ｉ２が流れ続けている。First, since the "L" level signal is input to the input terminal IN2, the output node S2 of the inverter 30 is at the "H" level. Therefore, NMOS
Tr33 is in the ON state, and the output terminal OUT2
Is at "L" level. However, the output terminal OUT
Since 2 is connected to the power supply potential VDD via the resistor R2, the current i2 continues to flow from the power supply potential VDD to the ground potential VSS via the NMOSTr33.
【０００８】次に、時刻Ｔ１において入力端子ＩＮ２に
入力される信号が”Ｌ”レベルから”Ｈ”レベルになる
と、インバータ３０はこの入力信号に瞬時に応答して、
出力ノードＳ２のレベルを”Ｈ”レベルから”Ｌ”レベ
ルにする。そして、出力端子外部の電源電位ＶＤＤは、
抵抗Ｒ２を介して容量ＣＬ２に接続されるため、容量Ｃ
Ｌ２への充電が始まることになる。Next, when the signal input to the input terminal IN2 changes from "L" level to "H" level at time T1, the inverter 30 instantly responds to this input signal,
The level of the output node S2 is changed from "H" level to "L" level. The power supply potential VDD outside the output terminal is
Since it is connected to the capacitance CL2 via the resistor R2, the capacitance C
Charging to L2 will start.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、従来の
出力バッファ回路では、インバータ３０の出力ノードＳ
２のレベルが”Ｈ”レベルから”Ｌ”レベルに瞬時に切
り替わるため、ＮＭＯＳＴｒ３３も瞬時にオフ状態にな
る。この時、電流ｉ２とインダクタンス２１との作用に
より、逆起電力が発生するため、オーバーシュート、リ
ンキングなどの現象が発生する。このため、図３の出力
端子ＯＵＴ２の波形が示すように”Ｈ”レベルが安定し
ないという問題があった。However, in the conventional output buffer circuit, the output node S of the inverter 30 is
Since the level 2 is instantly switched from the “H” level to the “L” level, the NMOSTr 33 is also instantly turned off. At this time, a counter electromotive force is generated by the action of the current i2 and the inductance 21, so that phenomena such as overshoot and linking occur. Therefore, there is a problem that the "H" level is not stable as shown by the waveform of the output terminal OUT2 in FIG.
【００１０】[0010]
【課題を解決するための手段】上記課題を解決するため
に、この発明の出力バッファ回路では第１の電源電位と
出力ノードとの間に接続され、入力信号によって動作す
る第１のトランジスタと、一方の端子が第２の電源電位
に接続され、第１のトランジスタに対して相補的に動作
する第２のトランジスタと、この第２のトランジスタの
他方の端子と出力ノードとの間に接続される抵抗手段
と、この抵抗手段と並列に接続され、出力ノードの電位
が所定電位に達するまでは出力ノードと第２のトランジ
スタの他方の端子とを接続するバイパス手段と、第２の
電源電位と出力端子との間に接続され、出力ノードに現
われる電位によって動作する第３のトランジスタとを設
けた。In order to solve the above problems, in the output buffer circuit of the present invention, a first transistor which is connected between a first power supply potential and an output node and operates according to an input signal, One terminal is connected to the second power supply potential and is connected between the second transistor that operates complementarily to the first transistor and the other terminal of the second transistor and the output node. A resistance means, a bypass means connected in parallel with the resistance means and connecting the output node and the other terminal of the second transistor until the potential of the output node reaches a predetermined potential, the second power supply potential and the output. And a third transistor connected to the terminal and operated by the potential appearing at the output node.
【００１１】[0011]
【作用】バイパス手段が所定電位までは出力ノードと第
２のトランジスタの他方の端子を接続しているため出力
ノードの電位を瞬時に所定電位まで近づけるよう作用す
る。その後は抵抗手段が出力ノードと第２のトランジス
タの他方の端子との間を接続するため、緩やかに出力ノ
ードの電位を第２の電源電位まで近づけるよう作用す
る。Since the bypass means connects the output node to the other terminal of the second transistor up to a predetermined potential, it acts so as to instantly bring the potential of the output node close to the predetermined potential. After that, the resistance means connects between the output node and the other terminal of the second transistor, so that it works so that the potential of the output node gradually approaches the second power supply potential.
【００１２】[0012]
【実施例】図１は、この発明の実施例を示す出力バッフ
ァ回路の回路図である。なお、図２と同一部分には同一
符号を付してその説明を省略するとともに、関連部分に
は関連する符号を付した。以下、図１を参照しつつこの
発明の実施例の出力バッファ回路の構成を説明する。1 is a circuit diagram of an output buffer circuit showing an embodiment of the present invention. The same parts as those in FIG. 2 are designated by the same reference numerals, and the description thereof will be omitted. The configuration of the output buffer circuit according to the embodiment of the present invention will be described below with reference to FIG.
【００１３】まず、入力端子ＩＮ１にはＰＭＯＳＴｒ１
１およびＮＭＯＳＴｒ１４の各ゲートが接続されてい
る。ＰＭＯＳＴｒ１１のソースは電源電位ＶＤＤに接続
され、ＮＭＯＳＴｒ１４のソースは接地電位ＶＳＳに接
続されている。ＰＭＯＳＴｒ１１のドレインは出力ノー
ドＳ１に接続され、この出力ノードＳ１とＮＭＯＳＴｒ
１４のドレインとの間にはそのソースが電源電位ＶＤＤ
に接続された抵抗手段であるＮＭＯＳＴｒ１２が接続さ
れている。さらにこのＮＭＯＳＴｒ１２と並列にバイパ
ス手段であるＮＭＯＳＴｒ１３が接続されている。ＮＭ
ＯＳＴｒ１３のソースは出力ノードＳ１に接続されてい
る。First, the input terminal IN1 has a PMOSTr1
1 and the gates of the NMOS Tr14 are connected. The source of the PMOSTr11 is connected to the power supply potential VDD, and the source of the NMOSTr14 is connected to the ground potential VSS. The drain of the PMOSTr11 is connected to the output node S1, and the output node S1 and the NMOSTr
The source is between the drain and the drain of 14
An NMOSTr12 that is a resistance unit connected to is connected. Further, an NMOSTr13 which is a bypass means is connected in parallel with the NMOSTr12. NM
The source of OSTr13 is connected to the output node S1.
【００１４】ここで、ＮＭＯＳＴｒ１３のディメンジョ
ンはＮＭＯＳＴｒ１２のディメンジョンよりも大きく設
定し、ＮＭＯＳＴｒ１２のオン抵抗を大きく設定してい
る。出力ノードＳ１はオープンドレインＮＭＯＳＴｒ１
５のゲートに接続されている。ＮＭＯＳＴｒ１５のドレ
インと出力端子ＯＵＴ１との間にはインダクタンス１１
が存在し、そのソースと接地電位ＶＳＳとの間にはイン
ダクタンス１２が存在する。このインダクタンス１１お
よびインダクタンス１２は従来と同様に半導体集積回路
装置のパッケージ中に収められたリード線およびボンデ
ィングワイヤーなどに寄生的に存在するものである。Here, the dimension of the NMOSTr13 is set larger than the dimension of the NMOSTr12, and the on-resistance of the NMOSTr12 is set large. The output node S1 is an open drain NMOSTr1
It is connected to the gate of 5. An inductance 11 is provided between the drain of the NMOS Tr15 and the output terminal OUT1.
Exists, and the inductance 12 exists between the source and the ground potential VSS. The inductance 11 and the inductance 12 are parasitically present in the lead wire, the bonding wire and the like housed in the package of the semiconductor integrated circuit device as in the conventional case.
【００１５】出力端子ＯＵＴ１へは従来と同様に外付け
でプルアップ用抵抗Ｒ１が出力端子ＯＵＴ１と電源電位
ＶＤＤとの間に、付加容量ＣＬ１が出力端子ＯＵＴ１と
接地電位ＶＳＳとの間に接続されている。The pull-up resistor R1 is externally connected to the output terminal OUT1 between the output terminal OUT1 and the power supply potential VDD and the additional capacitance CL1 is connected between the output terminal OUT1 and the ground potential VSS as in the conventional case. ing.
【００１６】次に、図１に示されたこの発明の実施例の
出力バッファ回路の動作を、図４の信号波形図を参照し
つつ説明する。Next, the operation of the output buffer circuit of the embodiment of the present invention shown in FIG. 1 will be described with reference to the signal waveform diagram of FIG.
【００１７】まず、従来同様入力端子ＩＮ２には”Ｌ”
レベルの信号が入力されているため、ＰＭＯＳＴｒ１１
はオン状態、ＮＭＯＳＴｒ１４はオフ状態になってい
る。したがって、出力ノードＳ１は”Ｈ”レベルになっ
ており、ＮＭＯＳＴｒ１５はオン状態、出力端子ＯＵＴ
１は”Ｌ”レベルになっている。ただし、出力端子ＯＵ
Ｔ１は抵抗Ｒ１を介して電源電位ＶＤＤに接続されてい
るため、ＮＭＯＳＴｒ１５を介して電源電位ＶＤＤから
接地電位ＶＳＳに電流ｉ１が流れ続けている。First, as in the conventional case, "L" is applied to the input terminal IN2.
Since the signal of the level is input, the PMOSTr11
Is on and the NMOSTr 14 is off. Therefore, the output node S1 is at "H" level, the NMOSTr15 is in the ON state, and the output terminal OUT
1 is at "L" level. However, the output terminal OU
Since T1 is connected to the power supply potential VDD via the resistor R1, the current i1 continues to flow from the power supply potential VDD to the ground potential VSS via the NMOSTr15.
【００１８】なお、ＮＭＯＳＴｒ１２は常時オン状態で
あり、ＮＭＯＳＴｒ１３は出力ノードＳ１が”Ｈ”レベ
ルの時はオン状態にある。The NMOSTr12 is always on, and the NMOSTr13 is on when the output node S1 is at "H" level.
【００１９】次に、時刻Ｔ１において入力端子ＩＮ１に
入力される信号が”Ｌ”レベルから”Ｈ”レベルになる
と、ＰＭＯＳＴｒ１１およびＮＭＯＳＴｒ１４はこの入
力信号の変化に瞬時に応答して、それぞれオフ状態およ
びオン状態になる。この時、ＮＭＯＳＴｒ１２およびＮ
ＭＯＳＴｒ１３はオン状態であり、ＮＭＯＳＴｒ１３の
ディメンジョンを大きく設定してあるため、出力ノード
Ｓ１はＮＭＯＳＴｒ１３のしきい値電圧ＶＴまで速やか
に”Ｌ”レベルに近づく。Next, when the signal input to the input terminal IN1 changes from the "L" level to the "H" level at time T1, the PMOSTr11 and the NMOSTr14 instantaneously respond to the change of the input signal, respectively, in the off state and Turns on. At this time, NMOSTr12 and N
Since the MOSTr 13 is in the ON state and the dimension of the NMOSTr 13 is set large, the output node S1 quickly approaches the “L” level up to the threshold voltage VT of the NMOSTr 13.
【００２０】時刻Ｔ２において、出力ノードＳ１がしき
い値電圧ＶＴより低くなるとＮＭＯＳＴｒ１３はオフ
し、出力ノードＳ１の電荷はＮＭＯＳＴｒ１２およびＮ
ＭＯＳＴｒ１４を介して接地電位へと放電されていく。
前述したように、ＮＭＯＳＴｒ１２のオン抵抗は大きく
設定されているため、出力ノードＳ１がしきい値電圧Ｖ
Ｔより低くなるとその電位は緩やかに”Ｌ”レベルへと
近づいていく。At time T2, when the output node S1 becomes lower than the threshold voltage VT, the NMOSTr13 is turned off, and the charge of the output node S1 is NMOSTr12 and N.
It is discharged to the ground potential through the MOSTr14.
As described above, since the on-resistance of the NMOSTr12 is set to be large, the output node S1 has the threshold voltage V
When it becomes lower than T, the potential gradually approaches the “L” level.
【００２１】一方、出力端子外部の電源電位ＶＤＤは、
抵抗Ｒ１を介して容量ＣＬ１に接続されているため、出
力ノードＳ１が”Ｌ”レベルへ近づくにつれ、容量ＣＬ
１への充電量が大きくなることになる。On the other hand, the power supply potential VDD outside the output terminal is
Since it is connected to the capacitor CL1 via the resistor R1, as the output node S1 approaches the “L” level, the capacitor CL
The amount of charge to 1 will be large.
【００２２】出力ノードＳ１がしきい値電圧ＶＴより低
くなるとその電位は緩やかに”Ｌ”レベルへと近づいて
いくことにより、インダクタンス１１と電流ｉ１とによ
って発生する逆起電力を押さえることができる。このた
め、この逆起電力によって生じていたオーバーシュート
やリンキングも抑制することができる。When the output node S1 becomes lower than the threshold voltage VT, its potential gradually approaches the "L" level, whereby the counter electromotive force generated by the inductance 11 and the current i1 can be suppressed. Therefore, it is possible to suppress the overshoot and the linking caused by the counter electromotive force.
【００２３】[0023]
【発明の効果】以上詳細に説明したように、この発明の
出力バッファ回路では、第２のトランジスタの他方の端
子と出力ノードとの間に接続される抵抗手段と、この抵
抗手段と並列に接続され、出力ノードの電位が所定電位
に達するまでは前記出力ノードと第２のトランジスタの
他方の端子とを接続するバイパス手段とを設けた。As described above in detail, in the output buffer circuit of the present invention, the resistance means connected between the other terminal of the second transistor and the output node and the resistance means connected in parallel. The bypass means connects the output node and the other terminal of the second transistor until the potential of the output node reaches a predetermined potential.
【００２４】バイパス手段が所定電位までは出力ノード
と第２のトランジスタの他方の端子を接続しているため
出力ノードの電位を瞬時に第２の所定電位まで近づけ
る。したがって、従来と同様に動作速度の高速性は保た
れている。Since the bypass means connects the output node to the other terminal of the second transistor up to the predetermined potential, the potential of the output node instantly approaches the second predetermined potential. Therefore, the high operating speed is maintained as in the conventional case.
【００２５】その後、抵抗手段が出力ノードと第２のト
ランジスタの他方の端子との間を接続するため、緩やか
に出力ノードの電位を第２の電源電位まで近づける。こ
のため、インダクタンスと電流とによる逆起電力の発生
が阻止できるため、オーバーシュート、リンキングなど
の抑制が可能となり、出力端子の波形が安定する。After that, since the resistance means connects the output node and the other terminal of the second transistor, the potential of the output node is gradually brought close to the second power supply potential. For this reason, generation of counter electromotive force due to the inductance and the current can be prevented, so that overshoot, linking, etc. can be suppressed, and the waveform of the output terminal is stabilized.
【図１】この発明の実施例の出力バッファ回路の回路
図。FIG. 1 is a circuit diagram of an output buffer circuit according to an embodiment of the present invention.
【図２】従来の出力バッファ回路の回路図。FIG. 2 is a circuit diagram of a conventional output buffer circuit.
【図３】図２の出力バッファ回路の動作波形図。3 is an operation waveform diagram of the output buffer circuit of FIG.
【図４】図１の出力バッファ回路の動作波形図。4 is an operation waveform diagram of the output buffer circuit of FIG.
Claims (2)
続され、入力信号によって動作する第１のトランジスタ
と、 一方の端子が第２の電源電位に接続され、前記入力信号
により前記第１のトランジスタに対して相補的に動作す
る第２のトランジスタと、 この第２のトランジスタの他方の端子と前記出力ノード
との間に接続される抵抗手段と、 この抵抗手段と並列に接続され、前記出力ノードの電位
が所定電位に達するまでは前記出力ノードと前記第２の
トランジスタの他方の端子とを接続するバイパス手段
と、 前記第２の電源電位と出力端子との間に接続され、前記
出力ノードに現われる電位によって動作する第３のトラ
ンジスタとを有する出力バッファ回路。1. A first transistor which is connected between a first power supply potential and an output node and operates according to an input signal, and one terminal of which is connected to a second power supply potential. A second transistor that operates complementarily to the first transistor; resistance means connected between the other terminal of the second transistor and the output node; and parallel connection with the resistance means, The bypass circuit connects the output node and the other terminal of the second transistor until the potential of the output node reaches a predetermined potential, and is connected between the second power source potential and the output terminal. An output buffer circuit having a third transistor operated by a potential appearing at the output node.
力ノードに接続された第４のトランジスタで構成したこ
とを特徴とする請求項１記載の出力バッファ回路。2. The output buffer circuit according to claim 1, wherein the bypass means is composed of a fourth transistor whose gate is connected to the output node.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161165A JPH0832433A (en) | 1994-07-13 | 1994-07-13 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161165A JPH0832433A (en) | 1994-07-13 | 1994-07-13 | Output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832433A true JPH0832433A (en) | 1996-02-02 |
Family
ID=15729840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6161165A Pending JPH0832433A (en) | 1994-07-13 | 1994-07-13 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832433A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374247B1 (en) * | 1997-03-31 | 2003-05-17 | 오끼 덴끼 고오교 가부시끼가이샤 | Input and Output Circuits and I / O Circuits |
-
1994
- 1994-07-13 JP JP6161165A patent/JPH0832433A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374247B1 (en) * | 1997-03-31 | 2003-05-17 | 오끼 덴끼 고오교 가부시끼가이샤 | Input and Output Circuits and I / O Circuits |
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