JPH0193916A - 同期式状態保持回路 - Google Patents
同期式状態保持回路Info
- Publication number
- JPH0193916A JPH0193916A JP62251984A JP25198487A JPH0193916A JP H0193916 A JPH0193916 A JP H0193916A JP 62251984 A JP62251984 A JP 62251984A JP 25198487 A JP25198487 A JP 25198487A JP H0193916 A JPH0193916 A JP H0193916A
- Authority
- JP
- Japan
- Prior art keywords
- level
- signal
- circuit
- synchronous state
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 29
- 238000010586 diagram Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 1
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
１既要
産業上の利用分野
従来の技術 （第３〜７図）発明が解
決しようとする問題点（第８図）問題点を解決するため
の手段 作用 実施例 本発明の一実施例 （第１．２図）発明の効果 〔概 要〕 データの論理レベルを保持する同期式状態保持回路に関
し、 少ないＣＭＯＳＩ−ランジスタを用いて構成できる同期
式状態保持回路を提供し、価格や歩留まりを改善しつつ
、消費電力を低減することを目的とし、 ゲート開放信号に従ってオン／オフするスイッチング手
段と、同期信号のエツジを検出し、少なくともこのエツ
ジを検出している期間該スイッチング手段のオンを促す
ゲート開放信号を出力する信号出力手段と、スイッチン
グ手段のオン時、このスイッチング手段を通過したデー
タの論理レベルを保持する保持手段と、リセット信号あ
るいはプリセット信号が外部から入力されると、保持手
段に保持された論理レベルを強制的に一方の論理レベル
に設定する設定手段と、を備え、前記各手段をＣＭ Ｏ
Ｓ回路により構成している。
決しようとする問題点（第８図）問題点を解決するため
の手段 作用 実施例 本発明の一実施例 （第１．２図）発明の効果 〔概 要〕 データの論理レベルを保持する同期式状態保持回路に関
し、 少ないＣＭＯＳＩ−ランジスタを用いて構成できる同期
式状態保持回路を提供し、価格や歩留まりを改善しつつ
、消費電力を低減することを目的とし、 ゲート開放信号に従ってオン／オフするスイッチング手
段と、同期信号のエツジを検出し、少なくともこのエツ
ジを検出している期間該スイッチング手段のオンを促す
ゲート開放信号を出力する信号出力手段と、スイッチン
グ手段のオン時、このスイッチング手段を通過したデー
タの論理レベルを保持する保持手段と、リセット信号あ
るいはプリセット信号が外部から入力されると、保持手
段に保持された論理レベルを強制的に一方の論理レベル
に設定する設定手段と、を備え、前記各手段をＣＭ Ｏ
Ｓ回路により構成している。
本発明は、データの論理レベルを保持する同期式状態保
持回路に関し、特に、同期信号のエツジタイミングでデ
ータの論理レベルを保持する同期式状態保持回路に関す
る。
持回路に関し、特に、同期信号のエツジタイミングでデ
ータの論理レベルを保持する同期式状態保持回路に関す
る。
デジタル論理回路は、現時点の入力によって出力が決定
される組合わせ論理回路と、現時点の入力に過去の入力
を加え、これらの時間差を持った入力情報によって出力
が決定される順序回路とに大別でき、なかでも順序回路
には、各種フリップフロップを備えたいわゆるランチ回
路が多用されている。
される組合わせ論理回路と、現時点の入力に過去の入力
を加え、これらの時間差を持った入力情報によって出力
が決定される順序回路とに大別でき、なかでも順序回路
には、各種フリップフロップを備えたいわゆるランチ回
路が多用されている。
このようなランチ回路としては、例えば第３図に示すよ
うな非同期式状態保持回路（いわゆるレベルラッチ）が
知られている。このレベルラッチでは、クロック信号Ｃ
Ｋが（Ｈ）レベルのとき、データＤが（Ｈ）レベルで入
力すると、ＡＮＤ １の出力を（Ｌ）レベルにして、Ａ
ＮＤ２．３からなるフリップフロップ４をセントし、フ
リップフロップ４の論理出力Ｑを（Ｈ）レベルにセット
する。また、データＤが（Ｌ）レベルに変化すると、こ
のデータＤがＩＮＶ５を介して反転され、ＡＮＤ６の出
力を（Ｌ）レベルにしてフリップフロップ４をリセット
し、フリップフロップ４の論理出力Ｑを（Ｌ）レベルに
リセットする。
うな非同期式状態保持回路（いわゆるレベルラッチ）が
知られている。このレベルラッチでは、クロック信号Ｃ
Ｋが（Ｈ）レベルのとき、データＤが（Ｈ）レベルで入
力すると、ＡＮＤ １の出力を（Ｌ）レベルにして、Ａ
ＮＤ２．３からなるフリップフロップ４をセントし、フ
リップフロップ４の論理出力Ｑを（Ｈ）レベルにセット
する。また、データＤが（Ｌ）レベルに変化すると、こ
のデータＤがＩＮＶ５を介して反転され、ＡＮＤ６の出
力を（Ｌ）レベルにしてフリップフロップ４をリセット
し、フリップフロップ４の論理出力Ｑを（Ｌ）レベルに
リセットする。
一方、クロック信号ＣＫが（Ｈ）から（Ｌ）レベルに変
化すると、ＡＮＤ １およびＡＮＤ６のそれぞれの出力
が（Ｈ）レベルに固定され、フリップフロップ４はその
直前の状態を保持する。
化すると、ＡＮＤ １およびＡＮＤ６のそれぞれの出力
が（Ｈ）レベルに固定され、フリップフロップ４はその
直前の状態を保持する。
すなわち、第４図のタイミングチャートに示すように、
クロック信号ＣＫが（Ｈ）レベルの図中イの期間では、
データＤの状態がそのままスルーで論理出力Ｑに現れ、
また、クロック信号ＣＫがＣＬ）レベルの図中口の期間
では、クロック信号ＣＫが（Ｈ）から（Ｌ）に変化した
直前のデータＤの論理レベルが保持されて論理出力Ｑに
現れる。
クロック信号ＣＫが（Ｈ）レベルの図中イの期間では、
データＤの状態がそのままスルーで論理出力Ｑに現れ、
また、クロック信号ＣＫがＣＬ）レベルの図中口の期間
では、クロック信号ＣＫが（Ｈ）から（Ｌ）に変化した
直前のデータＤの論理レベルが保持されて論理出力Ｑに
現れる。
第５図は、上述したレベルラッチと同等の機能を有し、
さらに、低電力化を追求したＣＭＯＳ構成のレベルラッ
チである。このレベルラッチは、ＰチャネルＭＯ３８と
、ＮチャネルＭＯ３９から構成されたトランスファゲー
ト１０を有し、このトランスファゲート１０のＰチャネ
ル側ゲートにＩＮＶｌｌにより反転されたクロック信号
ＣＫが加えられるとともに、Ｎチャネル側ゲートにクロ
ック信号ＣＫがそのまま加えられる。そして、クロック
信号ＣＫが（Ｈ）レベルの期間、トランスファゲート１
０がＯＮＬ、データＤを通過させてＩＮＶ１３および抵
抗型の帰還ＩＮＶ１４からなるランチ回路１５に加え、
このラッチ回路１５のラッチ状態を通過したデータＤに
より変化させている。
さらに、低電力化を追求したＣＭＯＳ構成のレベルラッ
チである。このレベルラッチは、ＰチャネルＭＯ３８と
、ＮチャネルＭＯ３９から構成されたトランスファゲー
ト１０を有し、このトランスファゲート１０のＰチャネ
ル側ゲートにＩＮＶｌｌにより反転されたクロック信号
ＣＫが加えられるとともに、Ｎチャネル側ゲートにクロ
ック信号ＣＫがそのまま加えられる。そして、クロック
信号ＣＫが（Ｈ）レベルの期間、トランスファゲート１
０がＯＮＬ、データＤを通過させてＩＮＶ１３および抵
抗型の帰還ＩＮＶ１４からなるランチ回路１５に加え、
このラッチ回路１５のラッチ状態を通過したデータＤに
より変化させている。
すなわち、ラッチ回路１５のラッチ状態は、クロ、ツク
信号ＣＫが（Ｈ）レベルにある間、データＤの状態をそ
のまま受けて変化し、この状態はＩＮＶ１６を通して論
理出力Ｑから反転出力される。したがって、この間の論
理出力ＱにはデータＤがスルーで現れる。一方、クロッ
ク信号ＣＫがＣＨ）から（Ｌ）に変化すると、トランス
ファゲート１０がＯＦＦとなり、ランチ回路１５は、そ
の直前の状態を保持し、論理出力Ｑからその反転状態を
出力し続ける。このように構成されたレベルラッチは、
トランスファゲート１０がＣＭＯＳで構成されるととも
に、ＩＮＶｌｌ、１３．１６および帰還ＩＮＶ１４もＣ
ＭＯＳ構成とすることができるので、消費電力に優れた
レベルランチを実現することができ、論理回路全体の低
電力化に貢献することができる。
信号ＣＫが（Ｈ）レベルにある間、データＤの状態をそ
のまま受けて変化し、この状態はＩＮＶ１６を通して論
理出力Ｑから反転出力される。したがって、この間の論
理出力ＱにはデータＤがスルーで現れる。一方、クロッ
ク信号ＣＫがＣＨ）から（Ｌ）に変化すると、トランス
ファゲート１０がＯＦＦとなり、ランチ回路１５は、そ
の直前の状態を保持し、論理出力Ｑからその反転状態を
出力し続ける。このように構成されたレベルラッチは、
トランスファゲート１０がＣＭＯＳで構成されるととも
に、ＩＮＶｌｌ、１３．１６および帰還ＩＮＶ１４もＣ
ＭＯＳ構成とすることができるので、消費電力に優れた
レベルランチを実現することができ、論理回路全体の低
電力化に貢献することができる。
ところで、上述したレベルランチでは、クロック信号Ｃ
Ｋが〔■］〕から（Ｌ）レベルに変化すると、その直前
のデータＤを保持してラッチとしての機能を発揮するが
、クロック信号ＣＫが〔Ｈ〕の期間にあっては、データ
Ｄの状態がそのまま論理出力Ｑに現れ、後段の回路に不
必要なデータが出力されてしまう。したがって、後段の
回路には不必要なデータ入力を禁止するような特別な回
路設計を要していた。そこで、クロック信号ＣＫの立上
がりあるいは立下がりエツジでデータＤの保持を開始し
、次のエツジでデータＤに応じて保持内容を更新すると
ともに、強制セットおよびリセットが可能な同期式状態
保持回路（いわゆるエツジラッチ）が用いられる。
Ｋが〔■］〕から（Ｌ）レベルに変化すると、その直前
のデータＤを保持してラッチとしての機能を発揮するが
、クロック信号ＣＫが〔Ｈ〕の期間にあっては、データ
Ｄの状態がそのまま論理出力Ｑに現れ、後段の回路に不
必要なデータが出力されてしまう。したがって、後段の
回路には不必要なデータ入力を禁止するような特別な回
路設計を要していた。そこで、クロック信号ＣＫの立上
がりあるいは立下がりエツジでデータＤの保持を開始し
、次のエツジでデータＤに応じて保持内容を更新すると
ともに、強制セットおよびリセットが可能な同期式状態
保持回路（いわゆるエツジラッチ）が用いられる。
第６図はエツジラッチの一例を示す図である。
エツジランチ２０は、３組のフリツプ”フロンツブ２１
．２２．２３を有し、各フリップフロップは、１対の３
人力ＮＡＮＤ２４をたすき掛けにして構成されている。
．２２．２３を有し、各フリップフロップは、１対の３
人力ＮＡＮＤ２４をたすき掛けにして構成されている。
エツジラッチ２０には、データＤおよびクロック信号Ｃ
Ｋが入力されるとともに、必要に応じて負論理のプリセ
ント信号ＰＲおよびクリア信号てＬＲが入力される。な
お、プリセット信号−ＰＲとクリア信号ＣＬＲの同時入
力は禁止されている。
Ｋが入力されるとともに、必要に応じて負論理のプリセ
ント信号ＰＲおよびクリア信号てＬＲが入力される。な
お、プリセット信号−ＰＲとクリア信号ＣＬＲの同時入
力は禁止されている。
ここで、エツジラッチ２０の動作を第６図のタイミング
チャートに従って説明すると、まず、プリセット信号Ｐ
Ｒが（Ｌ）レベルで入力した場合、論理出力端子Ｑはク
ロック信号ＣＫやデータＤにかかわらず強制的にＣＨ）
レベルにセットされる。
チャートに従って説明すると、まず、プリセット信号Ｐ
Ｒが（Ｌ）レベルで入力した場合、論理出力端子Ｑはク
ロック信号ＣＫやデータＤにかかわらず強制的にＣＨ）
レベルにセットされる。
また、クリア信号ＣＬＲが（Ｌ）レベルで入力した場合
、論理出力端子Ｑはクロック信号ＣＫやデータＤにかか
わらず強制的にＣＬ）レベルにリセットされる。したが
って、これら、プリセット信号Ｖ下やクリア信号ＣＬ予
を必要に応じて（Ｌ）レベルにすることにより、論理出
力端子Ｑ、Ｑを所望のレベルに設定でき、後段の回路設
計が容易になる。
、論理出力端子Ｑはクロック信号ＣＫやデータＤにかか
わらず強制的にＣＬ）レベルにリセットされる。したが
って、これら、プリセット信号Ｖ下やクリア信号ＣＬ予
を必要に応じて（Ｌ）レベルにすることにより、論理出
力端子Ｑ、Ｑを所望のレベルに設定でき、後段の回路設
計が容易になる。
一方、プリセント信号量やクリア信号ＣＬＲが共に（Ｈ
）レベルの間では、クロック信号ＣＫの立上がりエツジ
におけるデータＤのレベルが保持されて論理出力端子Ｑ
に現れる。この保持は、次回のクロック７３号ＣＫの立
上がりエツジまで継続され、次回のエツジにおけるデー
タＤのレベルが新たなデータとして保持される。データ
の保持を必要としなくなった場合は、適宜ブリセ・７ト
信号Ｙ１やクリア信号でＬＲを〔Ｌ〕レベルにして論理
出力端子Ｑ、Ｑを所望のレベルに設定すればよい。この
ようにエツジランチ２０のような同期式状態保持回路に
あっては、プリセント信号量、クリア信号てＴ下によっ
て論理出力端子Ｑ、Ｑを任音のレベルに設定できるとと
もに、クロック信号ＣＫの立上がりあるいは立下がりエ
ツジにおけるデータＤのレベルが保持されるので、回路
設計上の制約が少ないといった利点を有している。
）レベルの間では、クロック信号ＣＫの立上がりエツジ
におけるデータＤのレベルが保持されて論理出力端子Ｑ
に現れる。この保持は、次回のクロック７３号ＣＫの立
上がりエツジまで継続され、次回のエツジにおけるデー
タＤのレベルが新たなデータとして保持される。データ
の保持を必要としなくなった場合は、適宜ブリセ・７ト
信号Ｙ１やクリア信号でＬＲを〔Ｌ〕レベルにして論理
出力端子Ｑ、Ｑを所望のレベルに設定すればよい。この
ようにエツジランチ２０のような同期式状態保持回路に
あっては、プリセント信号量、クリア信号てＴ下によっ
て論理出力端子Ｑ、Ｑを任音のレベルに設定できるとと
もに、クロック信号ＣＫの立上がりあるいは立下がりエ
ツジにおけるデータＤのレベルが保持されるので、回路
設計上の制約が少ないといった利点を有している。
〔発明が解決しようとする問題点〕
しかしながら、このような従来の同期式状態保持回路に
あっては、一対の３ＮＡＮＤからなるフリップフロップ
を３＆１１用いて回路を構成していたため、例えば、低
電力化のためにＣＭＯＳ構成にしようとすると、１つの
３ＮＡＮＤ２４に対して第８図に示すように３ ′４Ｊ
ｉのＣＭ ＯＳすなわち、６個のＭＯＳ）ランジスタ３
０ａ、３０ｂ、３１ａ、３１ｂ、３２ａ、３２ｂが必要
となり、回路全体で３６個のＭ○Ｓトランジスタを特徴
とする特に、大規模集積回路（ＬＳＩ）上にこのような
ＣＭＯＳ構成の同期式状態保持回路を形成しようとする
と、多量のトランジスタによってチップが大型化し、価
格や歩留まりが悪化するといった問題点があった。
あっては、一対の３ＮＡＮＤからなるフリップフロップ
を３＆１１用いて回路を構成していたため、例えば、低
電力化のためにＣＭＯＳ構成にしようとすると、１つの
３ＮＡＮＤ２４に対して第８図に示すように３ ′４Ｊ
ｉのＣＭ ＯＳすなわち、６個のＭＯＳ）ランジスタ３
０ａ、３０ｂ、３１ａ、３１ｂ、３２ａ、３２ｂが必要
となり、回路全体で３６個のＭ○Ｓトランジスタを特徴
とする特に、大規模集積回路（ＬＳＩ）上にこのような
ＣＭＯＳ構成の同期式状態保持回路を形成しようとする
と、多量のトランジスタによってチップが大型化し、価
格や歩留まりが悪化するといった問題点があった。
本発明は、このような問題点に濫みてなされたもので、
少ないＣＭＯＳＩ−ランジスタを用いて構成できる同期
式状態保持回路を提供し、価格や歩留まりを改善しつつ
、消費電力を低減することを目的としている。
少ないＣＭＯＳＩ−ランジスタを用いて構成できる同期
式状態保持回路を提供し、価格や歩留まりを改善しつつ
、消費電力を低減することを目的としている。
本発明では、上記目的を達成するために、ゲート開放信
号に従ってオン／オフするスイッチング手段と、同期信
号のエツジを検出し、少なくともこのエツジを検出して
いる期間該スイッチング手段のオンを促すゲート開放信
号を出力する信号出力手段と、スイッチング手段のオン
時、このスイッチング手段を通過したデータの論理レベ
ルを保持する保持手段と、リセット信号あるいはプリセ
ット信号が外部から入力されると、保持手段に保持され
た論理レベルを強制的に一方の論理レベルに設定する設
定手段と、を備え、前記各手段をＣＭＯＳＩ−ランジス
タにより構成している。
号に従ってオン／オフするスイッチング手段と、同期信
号のエツジを検出し、少なくともこのエツジを検出して
いる期間該スイッチング手段のオンを促すゲート開放信
号を出力する信号出力手段と、スイッチング手段のオン
時、このスイッチング手段を通過したデータの論理レベ
ルを保持する保持手段と、リセット信号あるいはプリセ
ット信号が外部から入力されると、保持手段に保持され
た論理レベルを強制的に一方の論理レベルに設定する設
定手段と、を備え、前記各手段をＣＭＯＳＩ−ランジス
タにより構成している。
本発明では、同期信号のエツジの期間、スイッチング手
段がＯＮＬ、スイッチング手段を通過したデータの論理
レベルが保持手段に保持される。
段がＯＮＬ、スイッチング手段を通過したデータの論理
レベルが保持手段に保持される。
また、リセット信号あるいはプリセット信号が外部から
入力されると、保持手段の論理レベルが強制的に（Ｈ）
あるいは（Ｌ）レベルに設定される。
入力されると、保持手段の論理レベルが強制的に（Ｈ）
あるいは（Ｌ）レベルに設定される。
したがって、３ＮＡＮＤ構成の同期式状態保持回路と同
一の機能が発揮されるとともに、３ＮＡＮＤを用いずに
、−船釣なＩＮＶや２人力ＮＡＮＤ等によって回路を構
成することができ、少ないトランジスタ数でＣＭＯＳ構
成の同期式状態保持回路を実現することができる。
一の機能が発揮されるとともに、３ＮＡＮＤを用いずに
、−船釣なＩＮＶや２人力ＮＡＮＤ等によって回路を構
成することができ、少ないトランジスタ数でＣＭＯＳ構
成の同期式状態保持回路を実現することができる。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る同期式状態保持回路の一実施
例を示す図である。
例を示す図である。
まず、構成を説明する。第１図において、４０は同期式
状態保持回路であり、同期式状態保持回路４０はトラン
スファゲート（スイッチング手段）４１、信号出力手段
４２、保持手段４３および設定手段４４を備えている。
状態保持回路であり、同期式状態保持回路４０はトラン
スファゲート（スイッチング手段）４１、信号出力手段
４２、保持手段４３および設定手段４４を備えている。
トランスファゲート４１は、ソースとドレインが共通に
接続されたＰチャネルＭＯ３）ランジスタ４５およびＮ
チャネルＭＯ３Ｉ−ランジスタ４６と、ＣＭＯＳトラン
ジスタからなるＩＮＶ４７と、を有し、ゲート開放信号
ＳＧが（Ｌ）レベルでＰチャネルＭＯＳトランジスタ４
５のゲートに印加されるとともに、このゲート開放信号
ＳｃがＩＮＶ４７を介して反転されてＰチャネルＭＯ３
）ランジスタ４６のゲートに（Ｈ）レベルで印加された
とき、ＰチャネルＭＯ３）ランジスタ４５およびＮチャ
ネルＭＯＳトランジスタ４６の双方が共にＯＮしてデー
タＤを後述の保持手段４３へ通過させる。
接続されたＰチャネルＭＯ３）ランジスタ４５およびＮ
チャネルＭＯ３Ｉ−ランジスタ４６と、ＣＭＯＳトラン
ジスタからなるＩＮＶ４７と、を有し、ゲート開放信号
ＳＧが（Ｌ）レベルでＰチャネルＭＯＳトランジスタ４
５のゲートに印加されるとともに、このゲート開放信号
ＳｃがＩＮＶ４７を介して反転されてＰチャネルＭＯ３
）ランジスタ４６のゲートに（Ｈ）レベルで印加された
とき、ＰチャネルＭＯ３）ランジスタ４５およびＮチャ
ネルＭＯＳトランジスタ４６の双方が共にＯＮしてデー
タＤを後述の保持手段４３へ通過させる。
信号出力手段４２は、何れも０ＭＯ３）ランジスタから
なる３段（７） Ｉ Ｎ Ｖ４Ｂ、４９．５０と、少な
くとも２組のＣＭＯＳトランジスタからなる周知の２人
力ＮＡＮＤ５１と、を有し、クロック信号（同期信号）
ＣＫをＩＮＶ４８〜５０により遅延させて２人力Ｎ Ａ
Ｎ Ｄ５１の一方の入力端子に印加するとともに、他
方の入力端子にはクロック信号ＣＫを遅延せずにそのま
ま印加している。したがって、２人力ＮＡＮＤ５１の出
力に（Ｌ）レベルが現れるときは、クロック信号ＣＫが
〔Ｌ〕から（Ｈ）レベルへと立上がり、かつ、この立上
がりがＩＮＶ４８〜５０を経て２人力ＮＡＮＤ５１の一
方の入力端子に現れるまでの期間であり、この期間は、
ＩＮＶ４８〜５０の連結数を適宜変えることにより任意
に設定できる。なお、本実施例では、後述の保持手段４
３におけるデータＤの保持に要する時間を加味して連結
数を３段としたが、この段数に限定されるものではない
。
なる３段（７） Ｉ Ｎ Ｖ４Ｂ、４９．５０と、少な
くとも２組のＣＭＯＳトランジスタからなる周知の２人
力ＮＡＮＤ５１と、を有し、クロック信号（同期信号）
ＣＫをＩＮＶ４８〜５０により遅延させて２人力Ｎ Ａ
Ｎ Ｄ５１の一方の入力端子に印加するとともに、他
方の入力端子にはクロック信号ＣＫを遅延せずにそのま
ま印加している。したがって、２人力ＮＡＮＤ５１の出
力に（Ｌ）レベルが現れるときは、クロック信号ＣＫが
〔Ｌ〕から（Ｈ）レベルへと立上がり、かつ、この立上
がりがＩＮＶ４８〜５０を経て２人力ＮＡＮＤ５１の一
方の入力端子に現れるまでの期間であり、この期間は、
ＩＮＶ４８〜５０の連結数を適宜変えることにより任意
に設定できる。なお、本実施例では、後述の保持手段４
３におけるデータＤの保持に要する時間を加味して連結
数を３段としたが、この段数に限定されるものではない
。
保持手段４３は、データ０通路に設けられたＩＮＶ５２
と、このＩＮＶ５２の入出力端にループ接続された抵抗
型の帰還ＩＮＶ５３と、ＩＮＶ５２の出力端と論理出力
端子Ｑ、との間に介装されたＩＮＶ５４と、を有してい
る。なお、論理出力端子向はＩＮＶ５２の出力端から直
接取り出された論理出力端子である。このような構成の
保持手段４３は、例えば、ＩＮＶ５２の入力端が［）（
）レベルならば、この〔Ｈ〕レベルがＩＮＶ５２により
反転され、さらに、帰還ＩＮＶ５３により再度反転され
て〔Ｈ〕レベルとなってＩＮＶ５２の入力端に帰還され
る。すなわち、ＩＮＶ５２の入力端からＩＮＶ５２およ
び帰還ＩＮＶ５３を通って再びＩＮＶ５２の入力端まで
の１ループを（Ｈ）レベルが伝達すると、この（Ｈ）レ
ベルはＩＮＶ５２の入力端に保持される。このとき、Ｉ
ＮＶ５２の出力端には、（Ｌ）レベルが保持されている
。このＩＮＶ５２出力端の（Ｌ）レベルは、ＩＮＶ５４
を介して論理出力端子Ｑに反転出力され、また、論理出
力端子方には、そのまま出力される。
と、このＩＮＶ５２の入出力端にループ接続された抵抗
型の帰還ＩＮＶ５３と、ＩＮＶ５２の出力端と論理出力
端子Ｑ、との間に介装されたＩＮＶ５４と、を有してい
る。なお、論理出力端子向はＩＮＶ５２の出力端から直
接取り出された論理出力端子である。このような構成の
保持手段４３は、例えば、ＩＮＶ５２の入力端が［）（
）レベルならば、この〔Ｈ〕レベルがＩＮＶ５２により
反転され、さらに、帰還ＩＮＶ５３により再度反転され
て〔Ｈ〕レベルとなってＩＮＶ５２の入力端に帰還され
る。すなわち、ＩＮＶ５２の入力端からＩＮＶ５２およ
び帰還ＩＮＶ５３を通って再びＩＮＶ５２の入力端まで
の１ループを（Ｈ）レベルが伝達すると、この（Ｈ）レ
ベルはＩＮＶ５２の入力端に保持される。このとき、Ｉ
ＮＶ５２の出力端には、（Ｌ）レベルが保持されている
。このＩＮＶ５２出力端の（Ｌ）レベルは、ＩＮＶ５４
を介して論理出力端子Ｑに反転出力され、また、論理出
力端子方には、そのまま出力される。
すなわち、保持手段４３に（Ｈ）レベルが印加されると
論理出力端子ＱはＣＨ）レベル（論理出力端子間は（Ｌ
）レベル）となり、また、保持手段４３に（Ｌ）レベル
が印加されると論理出力端子Ｑは〔Ｌ〕レベル（論理出
力端子方は（Ｈ）レベル）となる。そして、これらの保
持状態は、異なったレベルのデータＤがトランスファゲ
ート４１を通過してくるまで、あるいは、後述のプリセ
ット信号Ｖ下やクリア信号でて１の印加によって設定手
段４４が活性化するまで継続して保持される。
論理出力端子ＱはＣＨ）レベル（論理出力端子間は（Ｌ
）レベル）となり、また、保持手段４３に（Ｌ）レベル
が印加されると論理出力端子Ｑは〔Ｌ〕レベル（論理出
力端子方は（Ｈ）レベル）となる。そして、これらの保
持状態は、異なったレベルのデータＤがトランスファゲ
ート４１を通過してくるまで、あるいは、後述のプリセ
ット信号Ｖ下やクリア信号でて１の印加によって設定手
段４４が活性化するまで継続して保持される。
設定手段４４は、ＰチャネルＭＯ３）ランジスタ５５と
、ＮチャネルＭＯ３Ｉ−ランジスタ５６と、を有し、Ｐ
チャネルＭＯ３）ランジスタ５５はゲートに負論理のプ
リセット信号ＰＲが印加されるとＯＮし、（Ｈ）レベル
に相当するプラス定電位ＶＣＣを保持手段４３に印加す
る。また、ＮチャネルＭＯＳトランジスタ５６はゲート
に負論理のクリア信号（リセット信号）ＣＬＲが印加さ
れるとＯＮＬ、（Ｌ）レベルに相当するグランド電位を
保持手段４３に印加する。
、ＮチャネルＭＯ３Ｉ−ランジスタ５６と、を有し、Ｐ
チャネルＭＯ３）ランジスタ５５はゲートに負論理のプ
リセット信号ＰＲが印加されるとＯＮし、（Ｈ）レベル
に相当するプラス定電位ＶＣＣを保持手段４３に印加す
る。また、ＮチャネルＭＯＳトランジスタ５６はゲート
に負論理のクリア信号（リセット信号）ＣＬＲが印加さ
れるとＯＮＬ、（Ｌ）レベルに相当するグランド電位を
保持手段４３に印加する。
次に、第２図のタイミングチャートを参照しながら、回
路動作を説明する。
路動作を説明する。
ＰＲ→〔Ｌ〕
プリセント信号ＰＲが（Ｌ）レベルで入力すると、Ｐチ
ャネルＭＯ３）ランジスタ５５がＯＮＬ、保持手段４３
にはプラス定電位ＶＣＣが印加される。
ャネルＭＯ３）ランジスタ５５がＯＮＬ、保持手段４３
にはプラス定電位ＶＣＣが印加される。
すなわち、保持手段４３はこのプラス定電位Ｖ。Ｃ（〔
Ｈ〕レベルに相当）を保持し、Ｑ＝ （Ｈ）、Ｑ＝ （
Ｌ）となって同期式状態保持回路４０がいわゆるセット
状態に置かれる。したがって、このセント状態では、ク
ロック信号ＣＫやデータＤがどのようなレベルを取ろう
とも論理出力端子Ｑ、 Ｑは何ら影響を与えない。
Ｈ〕レベルに相当）を保持し、Ｑ＝ （Ｈ）、Ｑ＝ （
Ｌ）となって同期式状態保持回路４０がいわゆるセット
状態に置かれる。したがって、このセント状態では、ク
ロック信号ＣＫやデータＤがどのようなレベルを取ろう
とも論理出力端子Ｑ、 Ｑは何ら影響を与えない。
ＣＬＲ→〔■
クリア信号ＣＬＲが（Ｌ）レベルで入力すると、今度は
、ＮチャネルＭＯ３Ｉ−ランジスタ５６がＯＮし、保持
手段４３にはグランド電位が印加される。
、ＮチャネルＭＯ３Ｉ−ランジスタ５６がＯＮし、保持
手段４３にはグランド電位が印加される。
すなわち、保持手段４３はこのグランド電位（〔Ｌ〕レ
ベルに相当）を保持し、Ｑ＝ （Ｌ） 、て−ＣＩ（）
となって同期式状態保持回路４０がいわゆるリセット状
態に置かれる。したがって、このリセット状態では、ク
ロック信号ＣＫやデータＤのレベルが変化しても論理出
力端子Ｑ、Ｑは影響を受けずリセット状態を保持する。
ベルに相当）を保持し、Ｑ＝ （Ｌ） 、て−ＣＩ（）
となって同期式状態保持回路４０がいわゆるリセット状
態に置かれる。したがって、このリセット状態では、ク
ロック信号ＣＫやデータＤのレベルが変化しても論理出
力端子Ｑ、Ｑは影響を受けずリセット状態を保持する。
ＣＫ−（Ｌ）から（Ｈ）へ
クリア信号στ下およびプリセット信号ＰＲが共にＣＨ
）レベルにあるとき、クロック信号ＣＫが〔Ｌ〕から（
Ｈ）へと立上がると、２人力ＮＡＮＤ５１の入力が共に
（Ｈ）レベルとなり、２人力ＮＡＮＤ５１の出力（ゲー
ト開放信号Ｓ、）は〔Ｌ〕レベルに変化する。そして、
このＣＬ３レベルに変化するタイミングは、クロック信
号ＧＫの立上がりエツジと一致している。このように、
クロック信号ＣＫの立上がりエツジで（Ｌ）レベルへ変
化するゲート開放信号ＳＧは、ＰチャネルＭＯＳトラン
ジスタ４５のゲートに直接印加されるとともに、ＩＮＶ
４７を介してＮチャネルＭＯ３Ｉ−ランジスタ４６のゲ
ートにも印加され、これらＰチャネルＭＯ３）ランジス
タ４５およびＮチャネルＭＯＳトランジスタ４６の双方
を共にＯＮさせる。これにより、データＤが保持手段４
３に印加され、保持手段４３は、そのときのデータＤの
レベルに応じて状態を遷移させてデータＤのレベルを保
持する。
）レベルにあるとき、クロック信号ＣＫが〔Ｌ〕から（
Ｈ）へと立上がると、２人力ＮＡＮＤ５１の入力が共に
（Ｈ）レベルとなり、２人力ＮＡＮＤ５１の出力（ゲー
ト開放信号Ｓ、）は〔Ｌ〕レベルに変化する。そして、
このＣＬ３レベルに変化するタイミングは、クロック信
号ＧＫの立上がりエツジと一致している。このように、
クロック信号ＣＫの立上がりエツジで（Ｌ）レベルへ変
化するゲート開放信号ＳＧは、ＰチャネルＭＯＳトラン
ジスタ４５のゲートに直接印加されるとともに、ＩＮＶ
４７を介してＮチャネルＭＯ３Ｉ−ランジスタ４６のゲ
ートにも印加され、これらＰチャネルＭＯ３）ランジス
タ４５およびＮチャネルＭＯＳトランジスタ４６の双方
を共にＯＮさせる。これにより、データＤが保持手段４
３に印加され、保持手段４３は、そのときのデータＤの
レベルに応じて状態を遷移させてデータＤのレベルを保
持する。
このように、本実施例の同期式状態保持回路は、第６図
で述べた従来の３人力ＮＡＮＤ構成の同期式状態保持回
路（エツジラッチ）と同一の機能を発揮するとともに、
全ての回路素子をＣＭＯＳトランジスタで構成すること
ができ、消費電力を低減することができる。
で述べた従来の３人力ＮＡＮＤ構成の同期式状態保持回
路（エツジラッチ）と同一の機能を発揮するとともに、
全ての回路素子をＣＭＯＳトランジスタで構成すること
ができ、消費電力を低減することができる。
また、そのトランジスタ数は、ＩＮＶを２個、ＮＡＮＤ
を４個として計算し、合計で２４トランジスタとなり、
従来の３人力ＮＡＮＤをそのまま０ＭＯ３）ランジスタ
に置き代えたもの（３６トランジスタを必要とする）に
比して、４４％のトランジスタを削減することができる
。したがって、回路規模で比較すると、従来の３人力Ｎ
ＡＮＤ構成の同期式状態保持回路（ＣＭＯＳトランジス
タに置き代えたもの）を１００％とした場合、本実施例
のものは６６％の回路規模となり、従来と等価の機能を
持ちつつ、チップを小型化した同期式状態保持回路を実
現することができ、ＬＳＩに用いて好適な同３１Ｊ１式
状態保持回路を得ることができる。さらに、トランジス
タ数を従来のものより削減できるので、歩留まりの改善
をも図ることができる。
を４個として計算し、合計で２４トランジスタとなり、
従来の３人力ＮＡＮＤをそのまま０ＭＯ３）ランジスタ
に置き代えたもの（３６トランジスタを必要とする）に
比して、４４％のトランジスタを削減することができる
。したがって、回路規模で比較すると、従来の３人力Ｎ
ＡＮＤ構成の同期式状態保持回路（ＣＭＯＳトランジス
タに置き代えたもの）を１００％とした場合、本実施例
のものは６６％の回路規模となり、従来と等価の機能を
持ちつつ、チップを小型化した同期式状態保持回路を実
現することができ、ＬＳＩに用いて好適な同３１Ｊ１式
状態保持回路を得ることができる。さらに、トランジス
タ数を従来のものより削減できるので、歩留まりの改善
をも図ることができる。
本発明によれば、少ないＣＭＯＳトランジスタを用いて
従来と等価の同期式状態保持回路が実現できる。したが
って、チップの大型化を避けるとともに、価格の低減や
歩留まりの改善を図り、かつ、消費電力を抑えた同期式
状態保持回路を提供することができる。
従来と等価の同期式状態保持回路が実現できる。したが
って、チップの大型化を避けるとともに、価格の低減や
歩留まりの改善を図り、かつ、消費電力を抑えた同期式
状態保持回路を提供することができる。
第１．２図は本発明に係る同期式状態保持回路の一実施
例を示す図であり、 第１図はその回路図、 第２図は第１図の動作を説明するためのタイミングチャ
ート、 第３図は従来のレベルランチの回路図、第４図は第３図
の動作を説明するためのタイミングチャート、 第５図は第３図のレベルラッチをＣＭＯＳ）ランジスタ
に置き代えたレベルランチの回路図、第６図は従来のエ
ツジラッチの回路図、第７図は第６図の動作を説明する
ためのタイミングチャート、 第８図は３人力ＮＡＮＤをＣＭＯＳ）ランジスタに置き
代えた回路図、 である。 ４１・・・・・・トランスファゲート（スイッチング手
段）、 ４２・・・・・・信号出力手段、 ４３・・・・・・保持手段、 ４４・・・・・・設定手段。
例を示す図であり、 第１図はその回路図、 第２図は第１図の動作を説明するためのタイミングチャ
ート、 第３図は従来のレベルランチの回路図、第４図は第３図
の動作を説明するためのタイミングチャート、 第５図は第３図のレベルラッチをＣＭＯＳ）ランジスタ
に置き代えたレベルランチの回路図、第６図は従来のエ
ツジラッチの回路図、第７図は第６図の動作を説明する
ためのタイミングチャート、 第８図は３人力ＮＡＮＤをＣＭＯＳ）ランジスタに置き
代えた回路図、 である。 ４１・・・・・・トランスファゲート（スイッチング手
段）、 ４２・・・・・・信号出力手段、 ４３・・・・・・保持手段、 ４４・・・・・・設定手段。
Claims (1)
- 【特許請求の範囲】 ゲート開放信号に従ってオン／オフするスイッチング手
段と、 同期信号のエッジを検出し、少なくともこのエッジを検
出している期間該スイッチング手段のオンを促すゲート
開放信号を出力する信号出力手段と、 スイッチング手段のオン時、このスイッチング手段を通
過したデータの論理レベルを保持する保持手段と、 リセット信号あるいはプリセット信号が外部から入力さ
れると、保持手段に保持された論理レベルを強制的に一
方の論理レベルに設定する設定手段と、 を備え、前記各手段をＣＭＯＳ回路により構成されてい
ることを特徴とする同期式状態保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251984A JPH0193916A (ja) | 1987-10-06 | 1987-10-06 | 同期式状態保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251984A JPH0193916A (ja) | 1987-10-06 | 1987-10-06 | 同期式状態保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193916A true JPH0193916A (ja) | 1989-04-12 |
Family
ID=17230927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251984A Pending JPH0193916A (ja) | 1987-10-06 | 1987-10-06 | 同期式状態保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193916A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832413A (ja) * | 1994-07-15 | 1996-02-02 | Nec Corp | 同期式ラッチ回路 |
| JP2010283808A (ja) * | 2009-06-03 | 2010-12-16 | Honeywell Internatl Inc | クロックのデューティ・サイクルの自動制御 |
| JP2012521700A (ja) * | 2009-03-23 | 2012-09-13 | オティコン アクティーセルスカプ | スキャン・テスト・サポートを有する低電力デュアル・エッジ・トリガ型記憶セル及びそのためのクロック・ゲーティング回路 |
-
1987
- 1987-10-06 JP JP62251984A patent/JPH0193916A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832413A (ja) * | 1994-07-15 | 1996-02-02 | Nec Corp | 同期式ラッチ回路 |
| JP2012521700A (ja) * | 2009-03-23 | 2012-09-13 | オティコン アクティーセルスカプ | スキャン・テスト・サポートを有する低電力デュアル・エッジ・トリガ型記憶セル及びそのためのクロック・ゲーティング回路 |
| JP2010283808A (ja) * | 2009-06-03 | 2010-12-16 | Honeywell Internatl Inc | クロックのデューティ・サイクルの自動制御 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5867049A (en) | Zero setup time flip flop | |
| EP0134220B1 (en) | Write strobe generator for clock synchronized memory | |
| US6429698B1 (en) | Clock multiplexer circuit with glitchless switching | |
| US5087835A (en) | Positive edge triggered synchronized pulse generator | |
| US6472909B1 (en) | Clock routing circuit with fast glitchless switching | |
| US6573775B2 (en) | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers | |
| JP3144374B2 (ja) | 信号変化加速バス駆動回路 | |
| US20020047736A1 (en) | Edge-triggered D-Flip-Flop circuit | |
| US5023486A (en) | Logic output control circuit for a latch | |
| JPH0193916A (ja) | 同期式状態保持回路 | |
| JPH03192915A (ja) | フリップフロップ | |
| JPS60116224A (ja) | 半導体集積回路装置 | |
| US5638018A (en) | P-type flip-flop | |
| JP2002026697A (ja) | フリップフロップ回路 | |
| JPS5926134B2 (ja) | ラツチ回路 | |
| JPS6034857B2 (ja) | スイツチング回路 | |
| JP2563570B2 (ja) | セット・リセット式フリップフロップ回路 | |
| US6667637B1 (en) | Dynamic logic circuit with beta controllable noise margin | |
| JPS6275828A (ja) | キ−回路 | |
| JPH04183017A (ja) | フリップフロップ回路 | |
| JP2706043B2 (ja) | ダイナミック型セット・リセットフリップフロップ | |
| JPH04159808A (ja) | エッジトリガ型フリップフロップ回路 | |
| JPH061898B2 (ja) | 順序回路 | |
| JPH02170715A (ja) | 論理回路 | |
| JPH061638B2 (ja) | シフトレジスタ |