JPH0832057A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0832057A JPH0832057A JP18523794A JP18523794A JPH0832057A JP H0832057 A JPH0832057 A JP H0832057A JP 18523794 A JP18523794 A JP 18523794A JP 18523794 A JP18523794 A JP 18523794A JP H0832057 A JPH0832057 A JP H0832057A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 過電圧保護回路とＭＯＳＦＥＴを同一半導体
素子内に形成する際、過電圧検知用ダイオードの降伏電
圧を精度良く制御でき、量産性の高い構造を提供する。 【構成】 ウェーハ１０の過電圧保護回路部は、ＭＯＳ
ＦＥＴのドレイン領域２と共通のカソード領域と、ドレ
イン領域２の約１μｍ径のトレンチ１２の底面から不純
物を拡散して形成したアノード領域６からなる過電圧検
知用ダイオード２０と、ドレイン領域２上に絶縁膜９を
介して形成され、ダイオード２０のアノード領域６と接
続されたアノード７と、ゲート５と接続されたカソード
領域８からなる逆流防止用ダイオード３０と、同じく絶
縁膜上に形成されゲート・ソース間に接続された双方向
定電圧ダイオード４０から構成されている。この過電圧
検知用ダイオートの降伏電圧は、ＭＯＳＦＥＴ部の降伏
電圧より低く半導体装置として要求される降伏電圧より
高く設定されている。
素子内に形成する際、過電圧検知用ダイオードの降伏電
圧を精度良く制御でき、量産性の高い構造を提供する。 【構成】 ウェーハ１０の過電圧保護回路部は、ＭＯＳ
ＦＥＴのドレイン領域２と共通のカソード領域と、ドレ
イン領域２の約１μｍ径のトレンチ１２の底面から不純
物を拡散して形成したアノード領域６からなる過電圧検
知用ダイオード２０と、ドレイン領域２上に絶縁膜９を
介して形成され、ダイオード２０のアノード領域６と接
続されたアノード７と、ゲート５と接続されたカソード
領域８からなる逆流防止用ダイオード３０と、同じく絶
縁膜上に形成されゲート・ソース間に接続された双方向
定電圧ダイオード４０から構成されている。この過電圧
検知用ダイオートの降伏電圧は、ＭＯＳＦＥＴ部の降伏
電圧より低く半導体装置として要求される降伏電圧より
高く設定されている。
Description
【０００１】
【産業上の利用分野】過電圧保護機能を持つ電力用ＭＯ
Ｓ型半導体装置に係り、特に過電圧検知用ダイオードと
ＭＯＳＦＥＴを同一半導体基板内に内臓した半導体装置
の過電圧検知用ダイオードの構造に関するものである。
Ｓ型半導体装置に係り、特に過電圧検知用ダイオードと
ＭＯＳＦＥＴを同一半導体基板内に内臓した半導体装置
の過電圧検知用ダイオードの構造に関するものである。
【０００２】
【従来の技術】電力変換装置に用いられる半導体装置と
しては、バイポーラトランジスタ、ＭＯＳＦＥＴ、ＩＧ
ＢＴ(Insulated Gate Bipolar Transistor) 等が知られ
ているが、装置の高効率化、高周波化に対応可能な素子
として、駆動電力の少ないＭＯＳＦＥＴやＩＧＢＴが普
及している。このような半導体素子を外部回路に接続す
る場合、回路に発生する異常電圧から素子を保護するこ
とは半導体装置の信頼性の向上のために重要である。そ
のため、通常その回路での異常電圧より高い降伏電圧を
持つ半導体素子を使用するか、半導体素子に異常電圧が
印加されないように半導体素子より降伏電圧の低い定電
圧ダイオードを半導体素子のドレイン・ソース間に並列
に接続して、異常電圧を吸収させる等の工夫をしてい
る。また、装置の組立工程の合理化のため、このような
過電圧保護回路を半導体装置に内蔵したものが製品化さ
れている。
しては、バイポーラトランジスタ、ＭＯＳＦＥＴ、ＩＧ
ＢＴ(Insulated Gate Bipolar Transistor) 等が知られ
ているが、装置の高効率化、高周波化に対応可能な素子
として、駆動電力の少ないＭＯＳＦＥＴやＩＧＢＴが普
及している。このような半導体素子を外部回路に接続す
る場合、回路に発生する異常電圧から素子を保護するこ
とは半導体装置の信頼性の向上のために重要である。そ
のため、通常その回路での異常電圧より高い降伏電圧を
持つ半導体素子を使用するか、半導体素子に異常電圧が
印加されないように半導体素子より降伏電圧の低い定電
圧ダイオードを半導体素子のドレイン・ソース間に並列
に接続して、異常電圧を吸収させる等の工夫をしてい
る。また、装置の組立工程の合理化のため、このような
過電圧保護回路を半導体装置に内蔵したものが製品化さ
れている。
【０００３】ＭＯＳ型半導体装置に内蔵したものの代表
的な例として、図１６（ａ）の等価回路図に示すように
ＭＯＳＦＥＴのドレイン・ゲート間に過電圧検知用ダイ
オード２０と逆流防止用ダイオード３０、そしてゲート
・ソース間にゲート保護用双方向定電圧ダイオード４０
を接続した構造がある。図１６（ｂ）は、過電圧保護回
路内蔵のＮチャネルＩＧＢＴの等価回路図であり、同じ
様に保護ダイオード２０、３０、４０が組み込まれてい
る。このＭＯＳＦＥＴの過電圧保護動作原理について図
１７を参照して説明する。ＭＯＳＦＥＴを回路に接続す
る場合には、ゲート抵抗をゲートドライブ回路とゲート
の間に直列に接続する。このように接続されたＭＯＳＦ
ＥＴのドレインに異常電圧が印加され、この電圧が過電
圧検知用ダイオードの降伏電圧を超えると、異常電圧は
その降伏電圧でクランプされ、アバランシェ電流がゲー
ト側に流れる。このアバランシェ電流がゲート抵抗を流
れることによりゲート電位が上昇し、これがＭＯＳＦＥ
Ｔのしきい値電圧を越えると、ＭＯＳＦＥＴがオン状態
となり、異常電圧のエネルギーを電流を流すことにより
消費し、ＭＯＳＦＥＴを過電圧から保護することができ
る。
的な例として、図１６（ａ）の等価回路図に示すように
ＭＯＳＦＥＴのドレイン・ゲート間に過電圧検知用ダイ
オード２０と逆流防止用ダイオード３０、そしてゲート
・ソース間にゲート保護用双方向定電圧ダイオード４０
を接続した構造がある。図１６（ｂ）は、過電圧保護回
路内蔵のＮチャネルＩＧＢＴの等価回路図であり、同じ
様に保護ダイオード２０、３０、４０が組み込まれてい
る。このＭＯＳＦＥＴの過電圧保護動作原理について図
１７を参照して説明する。ＭＯＳＦＥＴを回路に接続す
る場合には、ゲート抵抗をゲートドライブ回路とゲート
の間に直列に接続する。このように接続されたＭＯＳＦ
ＥＴのドレインに異常電圧が印加され、この電圧が過電
圧検知用ダイオードの降伏電圧を超えると、異常電圧は
その降伏電圧でクランプされ、アバランシェ電流がゲー
ト側に流れる。このアバランシェ電流がゲート抵抗を流
れることによりゲート電位が上昇し、これがＭＯＳＦＥ
Ｔのしきい値電圧を越えると、ＭＯＳＦＥＴがオン状態
となり、異常電圧のエネルギーを電流を流すことにより
消費し、ＭＯＳＦＥＴを過電圧から保護することができ
る。
【０００４】このＮチャネルＭＯＳＦＥＴの代表的な断
面構造を図１８、図１９に示す。半導体基板にはＭＯＳ
ＦＥＴ部と過電圧保護回路部が形成されている。この過
電圧保護回路部は、ＭＯＳＦＥＴのドレイン領域２と共
通のカソード領域とドレイン領域２の表面に拡散で形成
されたアノード領域６からなる過電圧検知用ダイオード
２０と、ドレイン領域２上に絶縁膜を介して形成され、
過電圧検知用ダイオード２０のアノード領域６と接続さ
れたアノード７と、ゲート５と接続されたカソード領域
８からなる逆流防止用ダイオード３０と、同じくドレイ
ン領域２上に絶縁膜を介して形成されゲート・ソース間
に接続された双方向定電圧ダイオード４０から構成され
ている。当然のことながらこの過電圧検知用ダイオート
の降伏電圧は、ＭＯＳＦＥＴ部の降伏電圧より低く半導
体装置として要求される降伏電圧より高く設定しなけれ
ばならない。
面構造を図１８、図１９に示す。半導体基板にはＭＯＳ
ＦＥＴ部と過電圧保護回路部が形成されている。この過
電圧保護回路部は、ＭＯＳＦＥＴのドレイン領域２と共
通のカソード領域とドレイン領域２の表面に拡散で形成
されたアノード領域６からなる過電圧検知用ダイオード
２０と、ドレイン領域２上に絶縁膜を介して形成され、
過電圧検知用ダイオード２０のアノード領域６と接続さ
れたアノード７と、ゲート５と接続されたカソード領域
８からなる逆流防止用ダイオード３０と、同じくドレイ
ン領域２上に絶縁膜を介して形成されゲート・ソース間
に接続された双方向定電圧ダイオード４０から構成され
ている。当然のことながらこの過電圧検知用ダイオート
の降伏電圧は、ＭＯＳＦＥＴ部の降伏電圧より低く半導
体装置として要求される降伏電圧より高く設定しなけれ
ばならない。
【０００５】Ｎ＋シリコン半導体基板１上にＮ−シリコ
ン半導体気相成長層２を形成したシリコン半導体ウエー
ハ１０を用意する。このウェーハ１０の気相成長層２側
の表面に選択的にイオン注入法などによりボロン等の不
純物を拡散し、Ｐ型ベース領域３を形成する。またベー
ス領域３中に選択的イオン注入法などにより砒素などの
不純物を拡散し、Ｎ型ソース領域４を形成する。気相成
長層２の上には、厚さ１００ｎｍ程度のゲート酸化膜９
が形成されており、その上にポリシリコンなどのゲート
５が形成されている。気相成長層２は、ドレイン領域と
して用いられ、ゲート５は、ウェーハ１０表面に露出し
ているドレイン領域２、ソース領域４及びこの両領域に
挟まれたＰ型ベース領域３を被覆するように形成されて
いる。ゲート５は、ウェーハ１０上に形成されたポリシ
リコン膜をパターニングして形成される。このポリシリ
コン膜から逆流防止用ダイオード３０及びゲート保護用
双方向定電圧ダイオード４０が形成されている。ポリシ
リコン膜にはイオンを注入して逆流防止用ダイオード３
０のＰ型アノード７とＮ型カソード８が形成され、さら
に双方向定電圧ダイオード４０のソース電極２２に接続
するカソード４１、ゲート電極２３に接続するカソード
４２及びこれらカソード間に配置されるアノード４３が
形成される。
ン半導体気相成長層２を形成したシリコン半導体ウエー
ハ１０を用意する。このウェーハ１０の気相成長層２側
の表面に選択的にイオン注入法などによりボロン等の不
純物を拡散し、Ｐ型ベース領域３を形成する。またベー
ス領域３中に選択的イオン注入法などにより砒素などの
不純物を拡散し、Ｎ型ソース領域４を形成する。気相成
長層２の上には、厚さ１００ｎｍ程度のゲート酸化膜９
が形成されており、その上にポリシリコンなどのゲート
５が形成されている。気相成長層２は、ドレイン領域と
して用いられ、ゲート５は、ウェーハ１０表面に露出し
ているドレイン領域２、ソース領域４及びこの両領域に
挟まれたＰ型ベース領域３を被覆するように形成されて
いる。ゲート５は、ウェーハ１０上に形成されたポリシ
リコン膜をパターニングして形成される。このポリシリ
コン膜から逆流防止用ダイオード３０及びゲート保護用
双方向定電圧ダイオード４０が形成されている。ポリシ
リコン膜にはイオンを注入して逆流防止用ダイオード３
０のＰ型アノード７とＮ型カソード８が形成され、さら
に双方向定電圧ダイオード４０のソース電極２２に接続
するカソード４１、ゲート電極２３に接続するカソード
４２及びこれらカソード間に配置されるアノード４３が
形成される。
【０００６】ＳｉＯ2 などの層間絶縁膜１１には、選択
的に開口部を形成し、その上にＡｌ等の金属膜をスパッ
タリング等の技術で形成しパターニングして、ベース領
域３及びソース領域４に接続するソース電極（Ｓ）２
２、ゲート５に接続するゲート電極（Ｇ）２３及びＰ型
不純物拡散領域であるアノード領域６に接続するアノー
ド電極（Ａ）２４が形成される。ウェーハ１０の裏面に
はＡｕ等の金属膜をスパッタリング等で形成し、ドレイ
ン電極（Ｄ）２１を形成する。このウエーハを所定の大
きさにカットしてＭＯＳＦＥＴチップが完成する。チッ
プには多数（〜数万）のＭＯＳＦＥＴが形成される。
的に開口部を形成し、その上にＡｌ等の金属膜をスパッ
タリング等の技術で形成しパターニングして、ベース領
域３及びソース領域４に接続するソース電極（Ｓ）２
２、ゲート５に接続するゲート電極（Ｇ）２３及びＰ型
不純物拡散領域であるアノード領域６に接続するアノー
ド電極（Ａ）２４が形成される。ウェーハ１０の裏面に
はＡｕ等の金属膜をスパッタリング等で形成し、ドレイ
ン電極（Ｄ）２１を形成する。このウエーハを所定の大
きさにカットしてＭＯＳＦＥＴチップが完成する。チッ
プには多数（〜数万）のＭＯＳＦＥＴが形成される。
【０００７】図１８に示した従来例では過電圧検知用ダ
イオード２０のアノード領域６の表面からの深さＨ′を
ＭＯＳＦＥＴのベース領域３の表面からの深さｈ′より
極端に深く形成することでドレイン低濃度領域２との距
離Ｘ1 を短くして、ＭＯＳＦＥＴの降伏電圧より、ダイ
オード２０の降伏電圧を低く設定している。例えば、１
０００Ｖ耐圧のＭＯＳＦＥＴに対し、過電圧検知用ダイ
オード２０の耐圧は９００Ｖと１０％程度低い。図１９
の従来例では過電圧検知用ダイオード２０のアノード領
域６をＭＯＳＦＥＴのベース領域より小さい面積の開口
部から拡散して形成することにより、不純物拡散領域６
の曲率半径がＭＯＳＦＥＴのベース領域３より小さくな
るため過電圧検知用ダイオード２０の降伏電圧をＭＯＳ
ＦＥＴの降伏電圧より低く設定できる。
イオード２０のアノード領域６の表面からの深さＨ′を
ＭＯＳＦＥＴのベース領域３の表面からの深さｈ′より
極端に深く形成することでドレイン低濃度領域２との距
離Ｘ1 を短くして、ＭＯＳＦＥＴの降伏電圧より、ダイ
オード２０の降伏電圧を低く設定している。例えば、１
０００Ｖ耐圧のＭＯＳＦＥＴに対し、過電圧検知用ダイ
オード２０の耐圧は９００Ｖと１０％程度低い。図１９
の従来例では過電圧検知用ダイオード２０のアノード領
域６をＭＯＳＦＥＴのベース領域より小さい面積の開口
部から拡散して形成することにより、不純物拡散領域６
の曲率半径がＭＯＳＦＥＴのベース領域３より小さくな
るため過電圧検知用ダイオード２０の降伏電圧をＭＯＳ
ＦＥＴの降伏電圧より低く設定できる。
【０００８】
【発明が解決しようとする課題】図１８に示した従来例
ではドレイン低濃度領域２の薄い低耐圧品（気相成長層
２の厚さは約２０〜３０μｍである）ではアノード領域
６はウェーハ表面からの深さＨが数μｍの拡散領域から
形成されるため、精度良く降伏電圧の制御が可能だが、
ドレイン低濃度領域の厚い高耐圧品（気相成長層２の厚
さは約５０〜１５０μｍである）ではアノード領域は数
１０μｍの拡散領域が必要になるため、降伏電圧の制御
が難しくなってしまう。また、横方向の広がりも大きく
なり、このことが素子の微細化を困難にしている。図１
９の例では微細加工技術の進歩により、ＭＯＳＦＥＴの
ベース領域の微細化が進んでおり、ベース領域を拡散形
成する絶縁膜１１の開口部の面積は小さくなる一方であ
る。その上さらにアノード領域を拡散形成する絶縁膜１
１の開口部の面積を小さくすることは困難である。本発
明は、このような事情によりなされたものであり、過電
圧保護回路とＭＯＳＦＥＴを同一半導体素子内に形成す
る半導体装置において、過電圧検知用ダイオードの降伏
電圧を精度良く制御でき、高い量産性を得られる新規な
構造を提供することを目的にしている。
ではドレイン低濃度領域２の薄い低耐圧品（気相成長層
２の厚さは約２０〜３０μｍである）ではアノード領域
６はウェーハ表面からの深さＨが数μｍの拡散領域から
形成されるため、精度良く降伏電圧の制御が可能だが、
ドレイン低濃度領域の厚い高耐圧品（気相成長層２の厚
さは約５０〜１５０μｍである）ではアノード領域は数
１０μｍの拡散領域が必要になるため、降伏電圧の制御
が難しくなってしまう。また、横方向の広がりも大きく
なり、このことが素子の微細化を困難にしている。図１
９の例では微細加工技術の進歩により、ＭＯＳＦＥＴの
ベース領域の微細化が進んでおり、ベース領域を拡散形
成する絶縁膜１１の開口部の面積は小さくなる一方であ
る。その上さらにアノード領域を拡散形成する絶縁膜１
１の開口部の面積を小さくすることは困難である。本発
明は、このような事情によりなされたものであり、過電
圧保護回路とＭＯＳＦＥＴを同一半導体素子内に形成す
る半導体装置において、過電圧検知用ダイオードの降伏
電圧を精度良く制御でき、高い量産性を得られる新規な
構造を提供することを目的にしている。
【０００９】
【課題を解決するための手段】以上の課題を解決するた
めに本発明の半導体装置は、半導体基板と、前記半導体
基板に形成された第１導電型ドレイン領域と、前記ドレ
イン領域内に形成され前記半導体基板の第１の主面に露
出している第２導電型ベース領域と、前記ベース領域に
形成され、前記半導体基板の第１の主面に露出している
第１導電型ソース領域と、前記半導体基板の第１の主面
上に前記ソース領域と前記ドレイン領域に跨がりかつ前
記ベース領域上に形成されたゲート絶縁膜と、前記ゲー
ト絶縁膜の上に形成されたゲートと、前記ゲートに接続
されたゲート電極と、前記ソース領域及び前記ベース領
域の上に跨がって形成されたソース電極と、前記半導体
基板の第２の主面上に形成され、前記ドレイン領域と接
しているドレイン電極と、前記半導体基板上に形成さ
れ、前記ゲート電極にカソードが接続された逆流防止用
ダイオードと、前記半導体基板上に形成され、アノード
が前記逆流防止用ダイオードのアノードに接続された過
電圧検知用ダイオードと、前記逆流防止用ダイオードと
前記過電圧検知用ダイオードとを接続するアノード電極
とを備え、前記過電圧検知用ダイードは、前記第１導電
型ドレインを第１領域とし、前記第１導電型ドレイン領
域に前記第１の主面から所定の深さで形成されたトレン
チの底部に接する第２導電型アノード領域を第２領域と
し、この第２導電型アノード領域に接する前記アノード
電極は、前記逆流防止用ダイオードのアノードに接続し
ていることを第１の特徴とする。
めに本発明の半導体装置は、半導体基板と、前記半導体
基板に形成された第１導電型ドレイン領域と、前記ドレ
イン領域内に形成され前記半導体基板の第１の主面に露
出している第２導電型ベース領域と、前記ベース領域に
形成され、前記半導体基板の第１の主面に露出している
第１導電型ソース領域と、前記半導体基板の第１の主面
上に前記ソース領域と前記ドレイン領域に跨がりかつ前
記ベース領域上に形成されたゲート絶縁膜と、前記ゲー
ト絶縁膜の上に形成されたゲートと、前記ゲートに接続
されたゲート電極と、前記ソース領域及び前記ベース領
域の上に跨がって形成されたソース電極と、前記半導体
基板の第２の主面上に形成され、前記ドレイン領域と接
しているドレイン電極と、前記半導体基板上に形成さ
れ、前記ゲート電極にカソードが接続された逆流防止用
ダイオードと、前記半導体基板上に形成され、アノード
が前記逆流防止用ダイオードのアノードに接続された過
電圧検知用ダイオードと、前記逆流防止用ダイオードと
前記過電圧検知用ダイオードとを接続するアノード電極
とを備え、前記過電圧検知用ダイードは、前記第１導電
型ドレインを第１領域とし、前記第１導電型ドレイン領
域に前記第１の主面から所定の深さで形成されたトレン
チの底部に接する第２導電型アノード領域を第２領域と
し、この第２導電型アノード領域に接する前記アノード
電極は、前記逆流防止用ダイオードのアノードに接続し
ていることを第１の特徴とする。
【００１０】また、本発明の半導体装置は、半導体基板
と、前記半導体基板に形成された第１導電型ドレイン領
域と、前記ドレイン領域内に形成され、前記半導体基板
の第１の主面に露出している第２導電型ベース領域と、
前記ベース領域に形成され、前記半導体基板の第１の主
面に露出している第１導電型ソース領域と、前記半導体
基板の第１の主面上に前記ソース領域と前記ドレイン領
域に跨がりかつ前記ベース領域上に形成されたゲート絶
縁膜と、前記ゲート絶縁膜の上に形成されたゲートと、
前記ゲートに接続されたゲート電極と、前記ソース領域
及び前記ベース領域の上に跨がって形成されたソース電
極と、前記半導体基板の第２の主面上に形成され、前記
ドレイン領域と接している第１の第２導電型アノード領
域と、前記第１のアノード領域上に形成されている第１
のアノード電極と、前記半導体基板上に形成され、前記
ゲート電極にカソードが接続された逆流防止用ダイオー
ドと、前記半導体基板上に形成され、アノードが前記逆
流防止用ダイオードのアノードに接続された過電圧検知
用ダイオードと、前記逆流防止用ダイオードと前記過電
圧検知用ダイオードとを接続する第２のアノード電極と
を備え、前記過電圧検知用ダイオードは、前記第１導電
型ドレインを第１領域とし、前記第１導電型ドレイン領
域に前記第１の主面から所定の深さで形成されたトレン
チの底部に接する第２の第２導電型アノード領域を第２
領域とし、この第２導電型アノード領域に接する第２の
アノード電極は、前記逆流防止用ダイオードのアノード
に接続していることを第２の特徴とする。
と、前記半導体基板に形成された第１導電型ドレイン領
域と、前記ドレイン領域内に形成され、前記半導体基板
の第１の主面に露出している第２導電型ベース領域と、
前記ベース領域に形成され、前記半導体基板の第１の主
面に露出している第１導電型ソース領域と、前記半導体
基板の第１の主面上に前記ソース領域と前記ドレイン領
域に跨がりかつ前記ベース領域上に形成されたゲート絶
縁膜と、前記ゲート絶縁膜の上に形成されたゲートと、
前記ゲートに接続されたゲート電極と、前記ソース領域
及び前記ベース領域の上に跨がって形成されたソース電
極と、前記半導体基板の第２の主面上に形成され、前記
ドレイン領域と接している第１の第２導電型アノード領
域と、前記第１のアノード領域上に形成されている第１
のアノード電極と、前記半導体基板上に形成され、前記
ゲート電極にカソードが接続された逆流防止用ダイオー
ドと、前記半導体基板上に形成され、アノードが前記逆
流防止用ダイオードのアノードに接続された過電圧検知
用ダイオードと、前記逆流防止用ダイオードと前記過電
圧検知用ダイオードとを接続する第２のアノード電極と
を備え、前記過電圧検知用ダイオードは、前記第１導電
型ドレインを第１領域とし、前記第１導電型ドレイン領
域に前記第１の主面から所定の深さで形成されたトレン
チの底部に接する第２の第２導電型アノード領域を第２
領域とし、この第２導電型アノード領域に接する第２の
アノード電極は、前記逆流防止用ダイオードのアノード
に接続していることを第２の特徴とする。
【００１１】前記ゲート絶縁膜及びその上に形成されて
いる前記ゲートは前記半導体基板の第１の主面から前記
ソース領域及び前記ベース領域を貫通して前記ドレイン
領域に達するゲートトレンチ内に形成されるようにして
も良い。前記ゲートトレンチの前記第１の主面からの深
さは、前記第１導電型ドレイン領域に形成された前記ト
レンチの前記第１の主面からの深さと等しいようにして
も良い。前記第１導電型ドレイン領域に形成された前記
トレンチ内にはポリシリコンが充填されているようにし
ても良い。
いる前記ゲートは前記半導体基板の第１の主面から前記
ソース領域及び前記ベース領域を貫通して前記ドレイン
領域に達するゲートトレンチ内に形成されるようにして
も良い。前記ゲートトレンチの前記第１の主面からの深
さは、前記第１導電型ドレイン領域に形成された前記ト
レンチの前記第１の主面からの深さと等しいようにして
も良い。前記第１導電型ドレイン領域に形成された前記
トレンチ内にはポリシリコンが充填されているようにし
ても良い。
【００１２】本発明の半導体装置の製造方法は、半導体
基板に第１導電型ドレイン領域を形成する工程と、前記
ドレイン領域内に前記半導体基板の第１の主面に露出し
ている第２導電型ベース領域を形成する工程と、前記ベ
ース領域に前記半導体基板の第１の主面に露出している
第１導電型ソース領域を形成する工程と、前記半導体基
板の第１の主面から前記ソース領域及び前記ベース領域
を貫通して前記ドレイン領域に達するゲートトレンチを
形成する工程と、前記第１導電型ドレイン領域に前記第
１の主面から所定の深さで形成されたトレンチを形成す
る工程と、前記ゲートトレンチ内にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の上にゲートを形成する
工程と、前記ゲートにゲート電極を接続する工程と、前
記ソース領域及び前記ベース領域の上に跨がってソース
電極を形成する工程と、前記半導体基板の第２の主面上
に前記ドレイン領域と接しているドレイン電極を形成す
る工程と、前記半導体基板上に前記ゲート電極にカソー
ドが接続された逆流防止用ダイオードを形成する工程
と、前記半導体基板上にアノードが前記逆流防止用ダイ
オードのアノードに接続された過電圧検知用ダイオード
を形成する工程と、前記逆流防止用ダイオードと前記過
電圧検知用ダイオードとを接続するアノード電極を形成
する工程とを備え、前記過電圧検知用ダイードは、前記
第１導電型ドレインを第１領域とし、前記第１導電型ド
レイン領域に形成されたトレンチの底部に接する第２導
電型アノード領域を第２領域とし、この第２導電型アノ
ード領域に接する前記アノード電極は、前記逆流防止用
ダイオードのアノードに接続していることを特徴とす
る。
基板に第１導電型ドレイン領域を形成する工程と、前記
ドレイン領域内に前記半導体基板の第１の主面に露出し
ている第２導電型ベース領域を形成する工程と、前記ベ
ース領域に前記半導体基板の第１の主面に露出している
第１導電型ソース領域を形成する工程と、前記半導体基
板の第１の主面から前記ソース領域及び前記ベース領域
を貫通して前記ドレイン領域に達するゲートトレンチを
形成する工程と、前記第１導電型ドレイン領域に前記第
１の主面から所定の深さで形成されたトレンチを形成す
る工程と、前記ゲートトレンチ内にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の上にゲートを形成する
工程と、前記ゲートにゲート電極を接続する工程と、前
記ソース領域及び前記ベース領域の上に跨がってソース
電極を形成する工程と、前記半導体基板の第２の主面上
に前記ドレイン領域と接しているドレイン電極を形成す
る工程と、前記半導体基板上に前記ゲート電極にカソー
ドが接続された逆流防止用ダイオードを形成する工程
と、前記半導体基板上にアノードが前記逆流防止用ダイ
オードのアノードに接続された過電圧検知用ダイオード
を形成する工程と、前記逆流防止用ダイオードと前記過
電圧検知用ダイオードとを接続するアノード電極を形成
する工程とを備え、前記過電圧検知用ダイードは、前記
第１導電型ドレインを第１領域とし、前記第１導電型ド
レイン領域に形成されたトレンチの底部に接する第２導
電型アノード領域を第２領域とし、この第２導電型アノ
ード領域に接する前記アノード電極は、前記逆流防止用
ダイオードのアノードに接続していることを特徴とす
る。
【００１３】
【作用】過電圧検知用ダイオードのアノード領域がＭＯ
ＳＦＥＴのベース領域より深く形成されたトレンチの底
部に接し、かつ厚さがこのベース領域より薄く形成され
た拡散領域であるので、トレンチの表面からの深さをコ
ントロールするだけでその降伏電圧を精度良く設定でき
安定した過電圧保護回路内臓型ＭＯＳＦＥＴやＩＧＢＴ
等を有する半導体装置を形成することができる。
ＳＦＥＴのベース領域より深く形成されたトレンチの底
部に接し、かつ厚さがこのベース領域より薄く形成され
た拡散領域であるので、トレンチの表面からの深さをコ
ントロールするだけでその降伏電圧を精度良く設定でき
安定した過電圧保護回路内臓型ＭＯＳＦＥＴやＩＧＢＴ
等を有する半導体装置を形成することができる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１を参照して第１の実施例を説明する。
図は、ＮチャネルＭＯＳＦＥＴ構造の半導体装置の断面
図である。半導体ウェーハ１０にはＭＯＳＦＥＴ部と過
電圧保護回路部が形成されている。この過電圧保護回路
部は、ＭＯＳＦＥＴのドレイン領域２と共通のカソード
領域と、ドレイン領域２の約１μｍ径のトレンチ１２の
底面から不純物を拡散して形成したアノード領域６から
なる過電圧検知用ダイオード２０と、ドレイン領域２上
に絶縁膜を介して形成され、過電圧検知用ダイオード２
０のアノード領域６と接続されたアノード７と、ゲート
５と接続されたカソード領域８からなる逆流防止用ダイ
オード３０と、同じくドレイン領域２上に絶縁膜を介し
て形成されゲート・ソース間に接続された双方向定電圧
ダイオード４０から構成されている。この過電圧検知用
ダイオートの降伏電圧は、ＭＯＳＦＥＴ部の降伏電圧よ
り低く半導体装置として要求される降伏電圧より高く設
定されている。
する。まず、図１を参照して第１の実施例を説明する。
図は、ＮチャネルＭＯＳＦＥＴ構造の半導体装置の断面
図である。半導体ウェーハ１０にはＭＯＳＦＥＴ部と過
電圧保護回路部が形成されている。この過電圧保護回路
部は、ＭＯＳＦＥＴのドレイン領域２と共通のカソード
領域と、ドレイン領域２の約１μｍ径のトレンチ１２の
底面から不純物を拡散して形成したアノード領域６から
なる過電圧検知用ダイオード２０と、ドレイン領域２上
に絶縁膜を介して形成され、過電圧検知用ダイオード２
０のアノード領域６と接続されたアノード７と、ゲート
５と接続されたカソード領域８からなる逆流防止用ダイ
オード３０と、同じくドレイン領域２上に絶縁膜を介し
て形成されゲート・ソース間に接続された双方向定電圧
ダイオード４０から構成されている。この過電圧検知用
ダイオートの降伏電圧は、ＭＯＳＦＥＴ部の降伏電圧よ
り低く半導体装置として要求される降伏電圧より高く設
定されている。
【００１５】シリコン半導体ウェーハ１０は、Ｎ＋シリ
コン半導体基板１とその上に堆積したＮ−シリコン半導
体気相成長層２から構成される。このウェーハ１０の気
相成長層２側の表面に選択的にイオン注入法などにより
ボロン等の不純物を拡散し、Ｐ型ベース領域３を形成す
る。またベース領域３中に選択的イオン注入法などによ
り砒素などの不純物を拡散してＮ型ソース領域４を形成
する。気相成長層２の上には、厚さ１００ｎｍ程度のゲ
ート酸化膜９が形成されており、その上にポリシリコン
などのゲート５が形成されている。気相成長層２は、ド
レイン領域として用いられ、ゲート５は、ウェーハ１０
表面に露出しているドレイン領域２、ソース領域４及び
この両領域に挟まれたＰ型ベース領域３を被覆するよう
に形成されている。ゲート５は、ウェーハ１０上に形成
されたポリシリコン膜をパターニングして形成される。
このポリシリコン膜から逆流防止用ダイオード３０及び
ゲート保護用双方向定電圧ダイオード４０が形成され
る。ポリシリコン膜にはイオンを注入して逆流防止用ダ
イオード３０のＰ型アノード７とＮ型カソード８が形成
され、さらに双方向定電圧ダイオード４０のソース電極
２２に接続するカソード４１、ゲート電極２３に接続す
るカソード４２及びこれらカソード間に配置されるアノ
ード４３が形成される。
コン半導体基板１とその上に堆積したＮ−シリコン半導
体気相成長層２から構成される。このウェーハ１０の気
相成長層２側の表面に選択的にイオン注入法などにより
ボロン等の不純物を拡散し、Ｐ型ベース領域３を形成す
る。またベース領域３中に選択的イオン注入法などによ
り砒素などの不純物を拡散してＮ型ソース領域４を形成
する。気相成長層２の上には、厚さ１００ｎｍ程度のゲ
ート酸化膜９が形成されており、その上にポリシリコン
などのゲート５が形成されている。気相成長層２は、ド
レイン領域として用いられ、ゲート５は、ウェーハ１０
表面に露出しているドレイン領域２、ソース領域４及び
この両領域に挟まれたＰ型ベース領域３を被覆するよう
に形成されている。ゲート５は、ウェーハ１０上に形成
されたポリシリコン膜をパターニングして形成される。
このポリシリコン膜から逆流防止用ダイオード３０及び
ゲート保護用双方向定電圧ダイオード４０が形成され
る。ポリシリコン膜にはイオンを注入して逆流防止用ダ
イオード３０のＰ型アノード７とＮ型カソード８が形成
され、さらに双方向定電圧ダイオード４０のソース電極
２２に接続するカソード４１、ゲート電極２３に接続す
るカソード４２及びこれらカソード間に配置されるアノ
ード４３が形成される。
【００１６】ＳｉＯ2 などの層間絶縁膜１１には選択的
に開口部を形成し、その上にＡｌ等の金属膜をスパッタ
リング等で形成しパターニングしてベース領域３及びソ
ース領域４に接続するソース電極（Ｓ）２２、ゲート５
に接続するゲート電極（Ｇ）２３及びトレンチ１２底面
に接しているＰ型不純物拡散領域であるアノード領域６
に接続するアノード電極（Ａ）２４が形成される。ウェ
ーハ１０の裏面にはＡｕ等の金属膜をスパッタリング等
で形成しドレイン電極（Ｄ）２１を形成する。この半導
体ウエーハ１０を所定の大きさにカットしてＭＯＳＦＥ
Ｔチップが完成する。チップには多数（〜数万）のＭＯ
ＳＦＥＴが形成される。
に開口部を形成し、その上にＡｌ等の金属膜をスパッタ
リング等で形成しパターニングしてベース領域３及びソ
ース領域４に接続するソース電極（Ｓ）２２、ゲート５
に接続するゲート電極（Ｇ）２３及びトレンチ１２底面
に接しているＰ型不純物拡散領域であるアノード領域６
に接続するアノード電極（Ａ）２４が形成される。ウェ
ーハ１０の裏面にはＡｕ等の金属膜をスパッタリング等
で形成しドレイン電極（Ｄ）２１を形成する。この半導
体ウエーハ１０を所定の大きさにカットしてＭＯＳＦＥ
Ｔチップが完成する。チップには多数（〜数万）のＭＯ
ＳＦＥＴが形成される。
【００１７】図に示すように本発明の過電圧検知用ダイ
オード２０のアノード領域６の表面からの深さＨは、ウ
ェーハ表面から５μｍ程度形成したトレンチ１２の長さ
が加わるので、ＭＯＳＦＥＴのベース領域３のウェーハ
表面からの深さｈより極端に深く形成することができ
る。そのためドレイン低濃度領域２との距離Ｘ1 が短く
なり、ＭＯＳＦＥＴの降伏電圧より、過電圧検知用ダイ
オード２０の降伏電圧を低く設定することができる様に
なる。また、アノード領域６であるＰ型不純物拡散領域
をトレンチ１２の底面から不純物を拡散して形成するの
で、その曲率半径がＭＯＳＦＥＴのベース領域３より小
さくすることができ、過電圧検知用ダイオードの降伏電
圧をＭＯＳＦＥＴの降伏電圧より低く設定できる。ま
た、本発明のアノード領域の拡散の深さは、気相成長層
の深さが５０〜１５０μｍ程度の高耐圧用半導体装置で
ありながら、数μｍ程度と低耐圧用半導体装置と同じ程
度の深さで十分であるので、精度良く前記ダイオードの
降伏電圧を制御することができる。
オード２０のアノード領域６の表面からの深さＨは、ウ
ェーハ表面から５μｍ程度形成したトレンチ１２の長さ
が加わるので、ＭＯＳＦＥＴのベース領域３のウェーハ
表面からの深さｈより極端に深く形成することができ
る。そのためドレイン低濃度領域２との距離Ｘ1 が短く
なり、ＭＯＳＦＥＴの降伏電圧より、過電圧検知用ダイ
オード２０の降伏電圧を低く設定することができる様に
なる。また、アノード領域６であるＰ型不純物拡散領域
をトレンチ１２の底面から不純物を拡散して形成するの
で、その曲率半径がＭＯＳＦＥＴのベース領域３より小
さくすることができ、過電圧検知用ダイオードの降伏電
圧をＭＯＳＦＥＴの降伏電圧より低く設定できる。ま
た、本発明のアノード領域の拡散の深さは、気相成長層
の深さが５０〜１５０μｍ程度の高耐圧用半導体装置で
ありながら、数μｍ程度と低耐圧用半導体装置と同じ程
度の深さで十分であるので、精度良く前記ダイオードの
降伏電圧を制御することができる。
【００１８】次に、図２を参照して第２の実施例を説明
する。図は、ＮチャネルＭＯＳＦＥＴ構造の半導体装置
の断面図である。半導体ウェーハ１０にはＭＯＳＦＥＴ
部と過電圧保護回路部が形成されている。この過電圧保
護回路部は、ＭＯＳＦＥＴのドレイン領域２と共通のカ
ソード領域と、ドレイン領域２に形成された第１のトレ
ンチ１２の底面から不純物を拡散して形成したアノード
領域６からなる過電圧検知用ダイオード２０と、ドレイ
ン領域２上に絶縁膜を介して形成され、過電圧検知用ダ
イオード２０のアノード領域６と接続されたアノード７
と、ゲート５と接続されたカソード８からなる逆流防止
用ダイオード３０と、同じくドレイン領域２上に絶縁膜
を介して形成されゲート・ソース間に接続された双方向
定電圧ダイオード４０から構成されている。第１のトレ
ンチ１２のウェーハ１０表面からの深さは、例えば、５
μｍ程度であり、内径は、例えば、約１μｍである。こ
の過電圧検知用ダイオートの降伏電圧は、ＭＯＳＦＥＴ
部の降伏電圧より低く半導体装置として要求される降伏
電圧より高く設定されている。
する。図は、ＮチャネルＭＯＳＦＥＴ構造の半導体装置
の断面図である。半導体ウェーハ１０にはＭＯＳＦＥＴ
部と過電圧保護回路部が形成されている。この過電圧保
護回路部は、ＭＯＳＦＥＴのドレイン領域２と共通のカ
ソード領域と、ドレイン領域２に形成された第１のトレ
ンチ１２の底面から不純物を拡散して形成したアノード
領域６からなる過電圧検知用ダイオード２０と、ドレイ
ン領域２上に絶縁膜を介して形成され、過電圧検知用ダ
イオード２０のアノード領域６と接続されたアノード７
と、ゲート５と接続されたカソード８からなる逆流防止
用ダイオード３０と、同じくドレイン領域２上に絶縁膜
を介して形成されゲート・ソース間に接続された双方向
定電圧ダイオード４０から構成されている。第１のトレ
ンチ１２のウェーハ１０表面からの深さは、例えば、５
μｍ程度であり、内径は、例えば、約１μｍである。こ
の過電圧検知用ダイオートの降伏電圧は、ＭＯＳＦＥＴ
部の降伏電圧より低く半導体装置として要求される降伏
電圧より高く設定されている。
【００１９】シリコン半導体ウェーハ１０は、Ｎ＋シリ
コン半導体基板１とその上に堆積したＮ−シリコン半導
体気相成長層２から構成される。このウェーハ１０の気
相成長層２側の表面に選択的にイオン注入法などにより
ボロン等の不純物を拡散し、Ｐ型ベース領域３を形成す
る。またベース領域３中に選択的イオン注入法などによ
り砒素などの不純物を拡散してＮ型ソース領域４を形成
する。ソース領域４及びベース領域３に接し、気相成長
層２の表面からベース領域３を越えて低濃度ドレイン領
域２に達する深さが、例えば５μｍ程度の第２のトレン
チ１３（ゲートトレンチ）が形成され、その内壁及びそ
の周辺には厚さ１００ｎｍ程度のゲート酸化膜９が形成
されている。その第２のトレンチ１３内部にポリシリコ
ンなどのゲート５が埋め込まれている。第２のトレンチ
１３の内径は約１μｍである。気相成長層２は、ドレイ
ン領域として用いられ、ゲート５はドレイン領域２、ソ
ース領域４及びこの両領域に挟まれたベース領域３を被
覆するように形成されている。ゲート５は、ウェーハ１
０表面に形成されたポリシリコン膜から形成され、この
ポリシリコン膜から逆流防止用ダイオード３０及びゲー
ト保護用双方向定電圧ダイオード４０が形成される。
コン半導体基板１とその上に堆積したＮ−シリコン半導
体気相成長層２から構成される。このウェーハ１０の気
相成長層２側の表面に選択的にイオン注入法などにより
ボロン等の不純物を拡散し、Ｐ型ベース領域３を形成す
る。またベース領域３中に選択的イオン注入法などによ
り砒素などの不純物を拡散してＮ型ソース領域４を形成
する。ソース領域４及びベース領域３に接し、気相成長
層２の表面からベース領域３を越えて低濃度ドレイン領
域２に達する深さが、例えば５μｍ程度の第２のトレン
チ１３（ゲートトレンチ）が形成され、その内壁及びそ
の周辺には厚さ１００ｎｍ程度のゲート酸化膜９が形成
されている。その第２のトレンチ１３内部にポリシリコ
ンなどのゲート５が埋め込まれている。第２のトレンチ
１３の内径は約１μｍである。気相成長層２は、ドレイ
ン領域として用いられ、ゲート５はドレイン領域２、ソ
ース領域４及びこの両領域に挟まれたベース領域３を被
覆するように形成されている。ゲート５は、ウェーハ１
０表面に形成されたポリシリコン膜から形成され、この
ポリシリコン膜から逆流防止用ダイオード３０及びゲー
ト保護用双方向定電圧ダイオード４０が形成される。
【００２０】ポリシリコン膜にはイオンが注入されて逆
流防止用ダイオード３０のＰ型アノード７とＮ型カソー
ド８が形成され、さらに双方向定電圧ダイオード４０の
ソース電極２２に接続するカソード４１、ゲート電極２
３に接続するカソード４２及びこれらカソード間に配置
されるアノード４３が形成される。ＳｉＯ2 などの層間
絶縁膜１１には、選択的に開口部を形成し、その上にＡ
ｌ等の金属膜をスパッタリング等で形成しパターニング
してベース領域３及びソース領域４に接続するソース電
極（Ｓ）２２、ゲート５に接続するゲート電極（Ｇ）２
３及びトレンチ１２底面に接しているＰ型不純物拡散領
域であるアノード領域６に接続するアノード電極（Ａ）
２４が形成される。ウェーハ１０の裏面にはＡｕ等の金
属膜をスパッタリング等で形成し、ドレイン電極（Ｄ）
２１を形成する。この半導体ウエーハ１０を所定の大き
さにカットしてＭＯＳＦＥＴチップが完成する。チップ
には多数（〜数万）のＭＯＳＦＥＴが形成される。
流防止用ダイオード３０のＰ型アノード７とＮ型カソー
ド８が形成され、さらに双方向定電圧ダイオード４０の
ソース電極２２に接続するカソード４１、ゲート電極２
３に接続するカソード４２及びこれらカソード間に配置
されるアノード４３が形成される。ＳｉＯ2 などの層間
絶縁膜１１には、選択的に開口部を形成し、その上にＡ
ｌ等の金属膜をスパッタリング等で形成しパターニング
してベース領域３及びソース領域４に接続するソース電
極（Ｓ）２２、ゲート５に接続するゲート電極（Ｇ）２
３及びトレンチ１２底面に接しているＰ型不純物拡散領
域であるアノード領域６に接続するアノード電極（Ａ）
２４が形成される。ウェーハ１０の裏面にはＡｕ等の金
属膜をスパッタリング等で形成し、ドレイン電極（Ｄ）
２１を形成する。この半導体ウエーハ１０を所定の大き
さにカットしてＭＯＳＦＥＴチップが完成する。チップ
には多数（〜数万）のＭＯＳＦＥＴが形成される。
【００２１】図に示すように、この実施例の過電圧検知
用ダイオード２０のアノード領域６の表面からの深さ
は、ウェーハ表面から５μｍ程度形成したトレンチ１２
の長さが加わるので、ＭＯＳＦＥＴのベース領域３のウ
ェーハ表面からの深さより極端に深く形成することがで
きる。そのためドレイン低濃度領域２との距離が短くな
り、ＭＯＳＦＥＴの降伏電圧より、過電圧検知用ダイオ
ード２０の降伏電圧を低く設定することができる様にな
る。また、アノード領域６であるＰ型不純物拡散領域を
トレンチ１２の底面から不純物を拡散して形成するの
で、その曲率半径を小さくすることができ、過電圧検知
用ダイオードの降伏電圧をＭＯＳＦＥＴの降伏電圧より
低く設定できる。又この実施例のアノード領域の拡散の
深さは、気相成長層の深さが５０〜１５０μｍ程度の高
耐圧用半導体装置でありながら数μｍ程度と低耐圧用半
導体装置と同じ程度の深さで十分であるので、精度良く
前記ダイオードの降伏電圧を制御することができる。さ
らに、ゲートはトレンチ構造であるので微細化に適して
おり、その上、第１及び第２のトレンチを同じ内径、同
じ深さにしているので、工程を１つにすることができ製
造が容易になる。
用ダイオード２０のアノード領域６の表面からの深さ
は、ウェーハ表面から５μｍ程度形成したトレンチ１２
の長さが加わるので、ＭＯＳＦＥＴのベース領域３のウ
ェーハ表面からの深さより極端に深く形成することがで
きる。そのためドレイン低濃度領域２との距離が短くな
り、ＭＯＳＦＥＴの降伏電圧より、過電圧検知用ダイオ
ード２０の降伏電圧を低く設定することができる様にな
る。また、アノード領域６であるＰ型不純物拡散領域を
トレンチ１２の底面から不純物を拡散して形成するの
で、その曲率半径を小さくすることができ、過電圧検知
用ダイオードの降伏電圧をＭＯＳＦＥＴの降伏電圧より
低く設定できる。又この実施例のアノード領域の拡散の
深さは、気相成長層の深さが５０〜１５０μｍ程度の高
耐圧用半導体装置でありながら数μｍ程度と低耐圧用半
導体装置と同じ程度の深さで十分であるので、精度良く
前記ダイオードの降伏電圧を制御することができる。さ
らに、ゲートはトレンチ構造であるので微細化に適して
おり、その上、第１及び第２のトレンチを同じ内径、同
じ深さにしているので、工程を１つにすることができ製
造が容易になる。
【００２２】次に、図３及び図４を参照して第３の実施
例を説明する。図３は、ＮチャネルＭＯＳＦＥＴ構造の
半導体装置の断面図である。半導体ウェーハ１０にはＭ
ＯＳＦＥＴ部と過電圧保護回路部が形成されている。こ
の過電圧保護回路部は、ＭＯＳＦＥＴのドレイン領域２
と共通のカソード領域と、ドレイン領域２に設けられた
第１のトレンチ１２の側面及び底部に接して形成された
アノード領域６からなる過電圧検知用ダイオード２０
と、ドレイン領域２上に絶縁膜を介して形成され、過電
圧検知用ダイオード２０のアノード領域６と接続された
アノード７と、ゲート５と接続されたカソード８からな
る逆流防止用ダイオード３０と、同じくドレイン領域２
上に絶縁膜を介して形成されゲート・ソース間に接続さ
れた双方向定電圧ダイオード４０から構成されている。
第１のトレンチ１２のウェーハ１０表面からの深さは、
例えば、５μｍ程度以上であり、内径は、例えば、約１
μｍである。この過電圧検知用ダイオートの降伏電圧
は、ＭＯＳＦＥＴ部の降伏電圧より低く半導体装置とし
て要求される降伏電圧より高く設定されている。
例を説明する。図３は、ＮチャネルＭＯＳＦＥＴ構造の
半導体装置の断面図である。半導体ウェーハ１０にはＭ
ＯＳＦＥＴ部と過電圧保護回路部が形成されている。こ
の過電圧保護回路部は、ＭＯＳＦＥＴのドレイン領域２
と共通のカソード領域と、ドレイン領域２に設けられた
第１のトレンチ１２の側面及び底部に接して形成された
アノード領域６からなる過電圧検知用ダイオード２０
と、ドレイン領域２上に絶縁膜を介して形成され、過電
圧検知用ダイオード２０のアノード領域６と接続された
アノード７と、ゲート５と接続されたカソード８からな
る逆流防止用ダイオード３０と、同じくドレイン領域２
上に絶縁膜を介して形成されゲート・ソース間に接続さ
れた双方向定電圧ダイオード４０から構成されている。
第１のトレンチ１２のウェーハ１０表面からの深さは、
例えば、５μｍ程度以上であり、内径は、例えば、約１
μｍである。この過電圧検知用ダイオートの降伏電圧
は、ＭＯＳＦＥＴ部の降伏電圧より低く半導体装置とし
て要求される降伏電圧より高く設定されている。
【００２３】シリコン半導体ウェーハ１０はＮ＋シリコ
ン半導体基板１とその上に堆積したＮ−シリコン半導体
気相成長層２から構成される。このウェーハ１０の気相
成長層２側の表面に選択的にイオン注入法などによりボ
ロン等の不純物を拡散し、Ｐ型ベース領域３を形成す
る。またベース領域３中に選択的イオン注入法などによ
り砒素などの不純物を拡散してＮ型ソース領域４を形成
する。ソース領域４及びベース領域３に接し、気相成長
層２の表面からベース領域３を越えて低濃度ドレイン領
域２に達する深さが、例えば５μｍ程度以上の第２のト
レンチ１３が形成され、その内壁及びその周辺には厚さ
１００ｎｍ程度のゲート酸化膜９が形成されている。そ
の第２のトレンチ１３内部にポリシリコンなどのゲート
５が埋め込まれている。第２のトレンチ１３の内径は約
１μｍである。気相成長層２は、ドレイン領域として用
いられ、ゲート５は、ドレイン領域２、ソース領域４及
びこの両領域に挟まれたベース領域３を被覆するように
形成されている。
ン半導体基板１とその上に堆積したＮ−シリコン半導体
気相成長層２から構成される。このウェーハ１０の気相
成長層２側の表面に選択的にイオン注入法などによりボ
ロン等の不純物を拡散し、Ｐ型ベース領域３を形成す
る。またベース領域３中に選択的イオン注入法などによ
り砒素などの不純物を拡散してＮ型ソース領域４を形成
する。ソース領域４及びベース領域３に接し、気相成長
層２の表面からベース領域３を越えて低濃度ドレイン領
域２に達する深さが、例えば５μｍ程度以上の第２のト
レンチ１３が形成され、その内壁及びその周辺には厚さ
１００ｎｍ程度のゲート酸化膜９が形成されている。そ
の第２のトレンチ１３内部にポリシリコンなどのゲート
５が埋め込まれている。第２のトレンチ１３の内径は約
１μｍである。気相成長層２は、ドレイン領域として用
いられ、ゲート５は、ドレイン領域２、ソース領域４及
びこの両領域に挟まれたベース領域３を被覆するように
形成されている。
【００２４】ゲート５は、ウェーハ１０表面に形成され
たポリシリコン膜から形成され、このポリシリコン膜か
ら逆流防止用ダイオード３０及びゲート保護用双方向定
電圧ダイオード４０が形成される。ポリシリコン膜には
イオンを注入して逆流防止用ダイオード３０のアノード
７とカソード８が形成され、さらに双方向定電圧ダイオ
ード４０のソース電極２２に接続するカソード４１、ゲ
ート電極２３に接続するカソード４２及びこれらカソー
ド間に配置されるアノード４３が形成される。前記第１
及び第２の実施例では第１のトレンチ１２の中にアノー
ド電極２４のＡｌなどの金属材料が充填されていて、過
電圧検知用ダイオード２０のアノード領域６と電気的に
接続している。しかし、この実施例では第１のトレンチ
１２の内部にはポリシリコン１４が充填されている。Ｓ
ｉＯ2 などの層間絶縁膜１１には選択的に開口部を形成
し、その上にＡｌ等の金属膜をスパッタリング等で形成
しパターニングしてベース領域３及びソース領域４に接
続するソース電極（Ｓ）２２、ゲート５に接続するゲー
ト電極（Ｇ）２３及びトレンチ１２内のポリシリコン１
４に接し、Ｐ型不純物拡散領域であるアノード領域６に
接続するアノード電極（Ａ）２４が形成される。
たポリシリコン膜から形成され、このポリシリコン膜か
ら逆流防止用ダイオード３０及びゲート保護用双方向定
電圧ダイオード４０が形成される。ポリシリコン膜には
イオンを注入して逆流防止用ダイオード３０のアノード
７とカソード８が形成され、さらに双方向定電圧ダイオ
ード４０のソース電極２２に接続するカソード４１、ゲ
ート電極２３に接続するカソード４２及びこれらカソー
ド間に配置されるアノード４３が形成される。前記第１
及び第２の実施例では第１のトレンチ１２の中にアノー
ド電極２４のＡｌなどの金属材料が充填されていて、過
電圧検知用ダイオード２０のアノード領域６と電気的に
接続している。しかし、この実施例では第１のトレンチ
１２の内部にはポリシリコン１４が充填されている。Ｓ
ｉＯ2 などの層間絶縁膜１１には選択的に開口部を形成
し、その上にＡｌ等の金属膜をスパッタリング等で形成
しパターニングしてベース領域３及びソース領域４に接
続するソース電極（Ｓ）２２、ゲート５に接続するゲー
ト電極（Ｇ）２３及びトレンチ１２内のポリシリコン１
４に接し、Ｐ型不純物拡散領域であるアノード領域６に
接続するアノード電極（Ａ）２４が形成される。
【００２５】ウェーハ１０の裏面にはＡｕ等の金属膜を
スパッタリング等で形成し、ドレイン電極（Ｄ）２１を
形成する。この半導体ウエーハ１０を所定の大きさにカ
ットして半導体チップが完成する。チップには多数（〜
数万）のＭＯＳＦＥＴが形成される。図４に半導体チッ
プの平面図を示す。この図のＡ−Ａ′線に沿う部分の断
面図が図３である。ソース電極Ｓが半導体チップ表面の
中央部分と周辺部分とに形成され、その間にゲート電極
Ｇとアノード電極Ａが形成されている。図３に示すよう
に、この実施例の過電圧検知用ダイオード２０のアノー
ド領域６の表面からの深さは、ウェーハ表面から５μｍ
程度形成したトレンチ１２の長さが加わるのでＭＯＳＦ
ＥＴのベース領域３のウェーハ表面からの深さより極端
に深く形成することができる。そのためドレイン低濃度
領域２との距離が短くなりＭＯＳＦＥＴの降伏電圧よ
り、過電圧検知用ダイオード２０の降伏電圧を低く設定
することができる様になる。また、アノード領域６であ
るＰ型不純物拡散領域をトレンチ１２の底面から不純物
を拡散して形成するので、その曲率半径を小さくするこ
とができ、過電圧検知用ダイオードの降伏電圧をＭＯＳ
ＦＥＴの降伏電圧より低く設定できる。
スパッタリング等で形成し、ドレイン電極（Ｄ）２１を
形成する。この半導体ウエーハ１０を所定の大きさにカ
ットして半導体チップが完成する。チップには多数（〜
数万）のＭＯＳＦＥＴが形成される。図４に半導体チッ
プの平面図を示す。この図のＡ−Ａ′線に沿う部分の断
面図が図３である。ソース電極Ｓが半導体チップ表面の
中央部分と周辺部分とに形成され、その間にゲート電極
Ｇとアノード電極Ａが形成されている。図３に示すよう
に、この実施例の過電圧検知用ダイオード２０のアノー
ド領域６の表面からの深さは、ウェーハ表面から５μｍ
程度形成したトレンチ１２の長さが加わるのでＭＯＳＦ
ＥＴのベース領域３のウェーハ表面からの深さより極端
に深く形成することができる。そのためドレイン低濃度
領域２との距離が短くなりＭＯＳＦＥＴの降伏電圧よ
り、過電圧検知用ダイオード２０の降伏電圧を低く設定
することができる様になる。また、アノード領域６であ
るＰ型不純物拡散領域をトレンチ１２の底面から不純物
を拡散して形成するので、その曲率半径を小さくするこ
とができ、過電圧検知用ダイオードの降伏電圧をＭＯＳ
ＦＥＴの降伏電圧より低く設定できる。
【００２６】また、この実施例のアノード領域の拡散の
深さは、気相成長層の深さが５０〜１５０μｍ程度の高
耐圧用半導体装置でありながら、数μｍ程度と低耐圧用
半導体装置と同じ程度の深さで十分であるので、精度良
く前記ダイオードの降伏電圧を制御することができる。
さらに、ゲートはトレンチ構造であるので、微細化に適
しており、その上、第１及び第２のトレンチを同じ内径
同じ深さにしているので、工程を１つにすることができ
製造が容易になる。さらに、第１のトレンチにポリシリ
コンを充填するのはこの実施例の特徴である。Ａｌなど
の金属を１μｍ径程度のトレンチに充填するのは難しく
せいぜい深さ５μｍ程度が限度である。例えば、１０μ
ｍ程度のトレンチにＡｌなどの金属電極を埋め込むに
は、スパッタリングなどでトレンチに金属を入れてから
トレンチ内の金属を熱処理などすることができるが、こ
の方法は経済的に難しい問題を抱えている。しかし、ポ
リシリコンはアスペクト比が大きく、この程度の径のト
レンチでは５μｍ以上の深さにすることができる。ま
た、アノード電極の形成も容易になし得る。第１と第２
のトレンチの深さを同じにすることができるのは前実施
例と同じである。
深さは、気相成長層の深さが５０〜１５０μｍ程度の高
耐圧用半導体装置でありながら、数μｍ程度と低耐圧用
半導体装置と同じ程度の深さで十分であるので、精度良
く前記ダイオードの降伏電圧を制御することができる。
さらに、ゲートはトレンチ構造であるので、微細化に適
しており、その上、第１及び第２のトレンチを同じ内径
同じ深さにしているので、工程を１つにすることができ
製造が容易になる。さらに、第１のトレンチにポリシリ
コンを充填するのはこの実施例の特徴である。Ａｌなど
の金属を１μｍ径程度のトレンチに充填するのは難しく
せいぜい深さ５μｍ程度が限度である。例えば、１０μ
ｍ程度のトレンチにＡｌなどの金属電極を埋め込むに
は、スパッタリングなどでトレンチに金属を入れてから
トレンチ内の金属を熱処理などすることができるが、こ
の方法は経済的に難しい問題を抱えている。しかし、ポ
リシリコンはアスペクト比が大きく、この程度の径のト
レンチでは５μｍ以上の深さにすることができる。ま
た、アノード電極の形成も容易になし得る。第１と第２
のトレンチの深さを同じにすることができるのは前実施
例と同じである。
【００２７】次に、図５乃至図８を参照して第３の実施
例の半導体装置の製造工程を説明する。ＭＯＳＦＥＴ部
分は、トレンチゲート部分と拡散領域の一部分を示す。
Ｎ＋型シリコン半導体基板１上にＮ−型シリコン気相成
長層２を形成して半導体ウエハ１０を形成する。半導体
ウエーハ１０のＮ−側の表面に選択的にイオン注入法な
どにより、ボロン等の不純物を拡散し、Ｐ型ベース領域
３を形成する。その後続いてベース領域３中に選択的に
イオン注入法などにより、砒素などの不純物を拡散し、
Ｎ型ソース領域４を形成する（図５）。次に、酸化膜等
をマスク材にして選択的にＲＩＥ等の異方性エッチング
により、ソース領域４、ベース領域３を貫通して、Ｎ−
ドレイン領域２に達するようにトレンチ１３（ゲートト
レンチ）を形成する。ここで、過電圧検知用ダイオード
のアノード領域を形成するトレンチ１２も同じ工程で形
成する。ついで、１００ｎｍ程度のゲート酸化膜９を形
成し、続いて、ゲートとなるポリシリコン１５をトレン
チ１２、１３内に埋め込む（図６）。次に、過電圧検知
用ダイオードのアノード領域を形成するトレンチ部分の
ポリシリコンと酸化膜を除去し、ボロンをドーピングし
たポリシリコン１４をトレンチ１２内に埋め込み、これ
を熱処理しボロンを拡散して、過電圧検知用ダイオード
のＰ型アノード領域６を形成する。
例の半導体装置の製造工程を説明する。ＭＯＳＦＥＴ部
分は、トレンチゲート部分と拡散領域の一部分を示す。
Ｎ＋型シリコン半導体基板１上にＮ−型シリコン気相成
長層２を形成して半導体ウエハ１０を形成する。半導体
ウエーハ１０のＮ−側の表面に選択的にイオン注入法な
どにより、ボロン等の不純物を拡散し、Ｐ型ベース領域
３を形成する。その後続いてベース領域３中に選択的に
イオン注入法などにより、砒素などの不純物を拡散し、
Ｎ型ソース領域４を形成する（図５）。次に、酸化膜等
をマスク材にして選択的にＲＩＥ等の異方性エッチング
により、ソース領域４、ベース領域３を貫通して、Ｎ−
ドレイン領域２に達するようにトレンチ１３（ゲートト
レンチ）を形成する。ここで、過電圧検知用ダイオード
のアノード領域を形成するトレンチ１２も同じ工程で形
成する。ついで、１００ｎｍ程度のゲート酸化膜９を形
成し、続いて、ゲートとなるポリシリコン１５をトレン
チ１２、１３内に埋め込む（図６）。次に、過電圧検知
用ダイオードのアノード領域を形成するトレンチ部分の
ポリシリコンと酸化膜を除去し、ボロンをドーピングし
たポリシリコン１４をトレンチ１２内に埋め込み、これ
を熱処理しボロンを拡散して、過電圧検知用ダイオード
のＰ型アノード領域６を形成する。
【００２８】その後、酸化膜１６を形成し、この酸化膜
１６の上にポリシリコン膜を形成する。そして、このポ
リシリコン膜に選択的に不純物をイオン注入して逆流防
止用ダイオード３０と双方向定電圧ダイオード４０のア
ノードとカソードをそれぞれ形成する（図７）。次に、
ＣＶＤＳｉＯ2 などの絶縁膜１１を形成し、この絶縁膜
１１に選択的なエッチングを行って開口部を形成する。
続いて、この開口部が形成されている絶縁膜１１の上に
Ａｌ等の金属膜１７をスパッタリング等で形成する（図
８）。この金属膜１７をパターニングして、ソース電極
２２、ゲート電極２３、アノード電極２４を形成する。
次に半導体ウエーハ１０の裏面にＡｕ等の金属をスパッ
タリング等で形成し、ドレイン電極２１を形成する。こ
のウエーハ１０を所定の大きさにカットして半導体チッ
プが完成される（図３参照）。
１６の上にポリシリコン膜を形成する。そして、このポ
リシリコン膜に選択的に不純物をイオン注入して逆流防
止用ダイオード３０と双方向定電圧ダイオード４０のア
ノードとカソードをそれぞれ形成する（図７）。次に、
ＣＶＤＳｉＯ2 などの絶縁膜１１を形成し、この絶縁膜
１１に選択的なエッチングを行って開口部を形成する。
続いて、この開口部が形成されている絶縁膜１１の上に
Ａｌ等の金属膜１７をスパッタリング等で形成する（図
８）。この金属膜１７をパターニングして、ソース電極
２２、ゲート電極２３、アノード電極２４を形成する。
次に半導体ウエーハ１０の裏面にＡｕ等の金属をスパッ
タリング等で形成し、ドレイン電極２１を形成する。こ
のウエーハ１０を所定の大きさにカットして半導体チッ
プが完成される（図３参照）。
【００２９】次に、図９を参照して第４の実施例を説明
する。図の半導体装置は、図２に示す過電圧検知用ダイ
オードのアノード領域が形成されたトレンチ内部に逆流
防止用ダイオードを形成した例である。半導体ウェーハ
１０にはＭＯＳＦＥＴ部と過電圧保護回路部が形成され
ている。この過電圧保護回路部は、ＭＯＳＦＥＴのドレ
イン領域２と共通のカソード領域と、ドレイン領域２に
設けられた第１のトレンチ１２の底部に接して形成され
たアノード領域６からなる過電圧検知用ダイオード２０
と、ドレイン領域２の第１のトレンチ１２内に充填さ
れ、アノード領域６と接続されたアノード７と、ゲート
電極２３に接続されたカソード８からなる逆流防止用ダ
イオード３０と、ドレイン領域２上に絶縁膜を介して形
成されゲート・ソース間に接続された双方向定電圧ダイ
オード４０から構成されている。第１のトレンチ１２の
ウェーハ１０表面からの深さは、例えば、５μｍ程度以
上であり、内径は、例えば、約３μｍである。この過電
圧検知用ダイオートの降伏電圧は、ＭＯＳＦＥＴ部の降
伏電圧より低く半導体装置として要求される降伏電圧よ
り高く設定されている。
する。図の半導体装置は、図２に示す過電圧検知用ダイ
オードのアノード領域が形成されたトレンチ内部に逆流
防止用ダイオードを形成した例である。半導体ウェーハ
１０にはＭＯＳＦＥＴ部と過電圧保護回路部が形成され
ている。この過電圧保護回路部は、ＭＯＳＦＥＴのドレ
イン領域２と共通のカソード領域と、ドレイン領域２に
設けられた第１のトレンチ１２の底部に接して形成され
たアノード領域６からなる過電圧検知用ダイオード２０
と、ドレイン領域２の第１のトレンチ１２内に充填さ
れ、アノード領域６と接続されたアノード７と、ゲート
電極２３に接続されたカソード８からなる逆流防止用ダ
イオード３０と、ドレイン領域２上に絶縁膜を介して形
成されゲート・ソース間に接続された双方向定電圧ダイ
オード４０から構成されている。第１のトレンチ１２の
ウェーハ１０表面からの深さは、例えば、５μｍ程度以
上であり、内径は、例えば、約３μｍである。この過電
圧検知用ダイオートの降伏電圧は、ＭＯＳＦＥＴ部の降
伏電圧より低く半導体装置として要求される降伏電圧よ
り高く設定されている。
【００３０】シリコン半導体ウェーハ１０はＮ＋シリコ
ン半導体基板１とその上に堆積したＮ−シリコン半導体
気相成長層２から構成される。このウェーハ１０の気相
成長層２側の表面にベース領域３を形成し、さらに、こ
のベース領域３中にソース領域４を形成する。ソース領
域４及びベース領域３に接し、気相成長層２の表面から
ベース領域３を越えて低濃度ドレイン領域２に達する深
さが、例えば５μｍ程度の第２のトレンチ１３（ゲート
トレンチ）が形成され、その内壁及びその周辺には厚さ
１００ｎｍ程度のゲート酸化膜９が形成されている。そ
の第２のトレンチ１３内部にポリシリコンなどのゲート
５が埋め込まれている。第２のトレンチ１３の内径は約
１μｍである。気相成長層２は、ドレイン領域として用
いられ、ゲート５は、ドレイン領域２、ソース領域４及
びこの両領域に挟まれたベース領域３を被覆するように
形成されている。ウェーハ１０表面に形成されたポリシ
リコン膜から双方向定電圧ダイオード４０が形成され
る。
ン半導体基板１とその上に堆積したＮ−シリコン半導体
気相成長層２から構成される。このウェーハ１０の気相
成長層２側の表面にベース領域３を形成し、さらに、こ
のベース領域３中にソース領域４を形成する。ソース領
域４及びベース領域３に接し、気相成長層２の表面から
ベース領域３を越えて低濃度ドレイン領域２に達する深
さが、例えば５μｍ程度の第２のトレンチ１３（ゲート
トレンチ）が形成され、その内壁及びその周辺には厚さ
１００ｎｍ程度のゲート酸化膜９が形成されている。そ
の第２のトレンチ１３内部にポリシリコンなどのゲート
５が埋め込まれている。第２のトレンチ１３の内径は約
１μｍである。気相成長層２は、ドレイン領域として用
いられ、ゲート５は、ドレイン領域２、ソース領域４及
びこの両領域に挟まれたベース領域３を被覆するように
形成されている。ウェーハ１０表面に形成されたポリシ
リコン膜から双方向定電圧ダイオード４０が形成され
る。
【００３１】ポリシリコン膜にはイオンを注入して逆流
防止用ダイオード３０のアノード７とカソード８が形成
され、さらに双方向定電圧ダイオード４０のソース電極
２２に接続するカソード４１、ゲート電極２３に接続す
るカソード４２及びこれらカソード間に配置されるアノ
ード４３が形成される。この実施例では第３の実施例と
同様に第１のトレンチ１２の内部にはポリシリコン１４
が充填されている。ＳｉＯ2 などの層間絶縁膜１１に
は、選択的に開口部を形成し、その上にＡｌ等の金属膜
をスパッタリング等で形成しパターニングしてベース領
域３及びソース領域４に接続するソース電極（Ｓ）２
２、ゲート５に接続するゲート電極（Ｇ）２３が形成さ
れる。逆流防止用ダイオード３０と過電圧検知用ダイオ
ード２０は直接接続されている。ウェーハ１０の裏面に
はＡｕ等の金属膜をスパッタリング等で形成し、ドレイ
ン電極（Ｄ）２１を形成する。この半導体ウエーハ１０
を所定の大きさにカットして半導体チップが完成する。
チップには多数（〜数万）のＭＯＳＦＥＴが形成され
る。
防止用ダイオード３０のアノード７とカソード８が形成
され、さらに双方向定電圧ダイオード４０のソース電極
２２に接続するカソード４１、ゲート電極２３に接続す
るカソード４２及びこれらカソード間に配置されるアノ
ード４３が形成される。この実施例では第３の実施例と
同様に第１のトレンチ１２の内部にはポリシリコン１４
が充填されている。ＳｉＯ2 などの層間絶縁膜１１に
は、選択的に開口部を形成し、その上にＡｌ等の金属膜
をスパッタリング等で形成しパターニングしてベース領
域３及びソース領域４に接続するソース電極（Ｓ）２
２、ゲート５に接続するゲート電極（Ｇ）２３が形成さ
れる。逆流防止用ダイオード３０と過電圧検知用ダイオ
ード２０は直接接続されている。ウェーハ１０の裏面に
はＡｕ等の金属膜をスパッタリング等で形成し、ドレイ
ン電極（Ｄ）２１を形成する。この半導体ウエーハ１０
を所定の大きさにカットして半導体チップが完成する。
チップには多数（〜数万）のＭＯＳＦＥＴが形成され
る。
【００３２】図に示すように、この実施例の過電圧検知
用ダイオード２０のアノード領域６の表面からの深さ
は、ウェーハ表面から５μｍ程度形成したトレンチ１２
の長さが加わるので、ＭＯＳＦＥＴのベース領域３のウ
ェーハ表面からの深さより極端に深く形成することがで
きる。そのためドレイン低濃度領域２との距離が短くな
りＭＯＳＦＥＴの降伏電圧より、過電圧検知用ダイオー
ド２０の降伏電圧を低く設定することができる。また、
アノード領域６であるＰ型不純物拡散領域をトレンチ１
２の底面から不純物を拡散して形成するので、その曲率
半径を小さくすることができ、過電圧検知用ダイオード
の降伏電圧をＭＯＳＦＥＴの降伏電圧より低く設定でき
る。また、この実施例のアノード領域の拡散の深さは、
気相成長層の深さが５０〜１５０μｍ程度の高耐圧用半
導体装置でありながら、数μｍ程度と低耐圧用半導体装
置と同じ程度の深さで十分であるので、精度良く前記ダ
イオードの降伏電圧を制御することができる。さらに、
ゲートはトレンチ構造であるので、微細化に適してお
り、その上、第１及び第２のトレンチを同じ内径同じ深
さにしているので、工程を１つにすることができ製造が
容易になる。この実施例の構造ではトレンチ内部に逆流
防止用ダイオードを形成するため、過電圧検知用ダイオ
ードのアノード領域と逆流防止用ダイオードのアノード
領域が直接接続されるため、寄生抵抗分が少なくなり、
面積も縮小できる。
用ダイオード２０のアノード領域６の表面からの深さ
は、ウェーハ表面から５μｍ程度形成したトレンチ１２
の長さが加わるので、ＭＯＳＦＥＴのベース領域３のウ
ェーハ表面からの深さより極端に深く形成することがで
きる。そのためドレイン低濃度領域２との距離が短くな
りＭＯＳＦＥＴの降伏電圧より、過電圧検知用ダイオー
ド２０の降伏電圧を低く設定することができる。また、
アノード領域６であるＰ型不純物拡散領域をトレンチ１
２の底面から不純物を拡散して形成するので、その曲率
半径を小さくすることができ、過電圧検知用ダイオード
の降伏電圧をＭＯＳＦＥＴの降伏電圧より低く設定でき
る。また、この実施例のアノード領域の拡散の深さは、
気相成長層の深さが５０〜１５０μｍ程度の高耐圧用半
導体装置でありながら、数μｍ程度と低耐圧用半導体装
置と同じ程度の深さで十分であるので、精度良く前記ダ
イオードの降伏電圧を制御することができる。さらに、
ゲートはトレンチ構造であるので、微細化に適してお
り、その上、第１及び第２のトレンチを同じ内径同じ深
さにしているので、工程を１つにすることができ製造が
容易になる。この実施例の構造ではトレンチ内部に逆流
防止用ダイオードを形成するため、過電圧検知用ダイオ
ードのアノード領域と逆流防止用ダイオードのアノード
領域が直接接続されるため、寄生抵抗分が少なくなり、
面積も縮小できる。
【００３３】次に、図１０乃至図１３の製造工程断面図
を参照して第４の実施例の半導体装置の製造工程を説明
する。ＭＯＳＦＥＴ部分は、トレンチゲート部分と拡散
領域の一部分を示す。Ｎ＋シリコン半導体基板１上にＮ
−シリコン気相成長層２を形成して半導体ウエハ１０を
形成する。半導体ウエーハ１０のＮ−側の表面に選択的
にイオン注入法などにより、ボロン等の不純物を拡散
し、Ｐ型ベース領域３を形成する次に、ベース領域３中
に選択的にイオン注入法などにより、砒素などの不純物
を拡散し、Ｎ型ソース領域４を形成する（図１０）。次
に、酸化膜等をマスク材にして選択的にＲＩＥ等の異方
性エッチングにより、ソース領域４、ベース領域３を貫
通して、Ｎ−ドレイン領域２に達するように約１μｍ径
のトレンチ１３（第２のトレンチ）を形成する。ここ
で、過電圧検知用ダイオードのアノード領域を形成する
約３μｍ径のトレンチ１２（第１のトレンチ）も同じ工
程で形成する。ついで、ウエーハ１０上にトレンチ１
２、１３内を含めて１００ｎｍ程度のゲート酸化膜９を
形成し、続いて、ゲートとなるポリシリコン１５をトレ
ンチ１２、１３内に埋め込む（図１１）。
を参照して第４の実施例の半導体装置の製造工程を説明
する。ＭＯＳＦＥＴ部分は、トレンチゲート部分と拡散
領域の一部分を示す。Ｎ＋シリコン半導体基板１上にＮ
−シリコン気相成長層２を形成して半導体ウエハ１０を
形成する。半導体ウエーハ１０のＮ−側の表面に選択的
にイオン注入法などにより、ボロン等の不純物を拡散
し、Ｐ型ベース領域３を形成する次に、ベース領域３中
に選択的にイオン注入法などにより、砒素などの不純物
を拡散し、Ｎ型ソース領域４を形成する（図１０）。次
に、酸化膜等をマスク材にして選択的にＲＩＥ等の異方
性エッチングにより、ソース領域４、ベース領域３を貫
通して、Ｎ−ドレイン領域２に達するように約１μｍ径
のトレンチ１３（第２のトレンチ）を形成する。ここ
で、過電圧検知用ダイオードのアノード領域を形成する
約３μｍ径のトレンチ１２（第１のトレンチ）も同じ工
程で形成する。ついで、ウエーハ１０上にトレンチ１
２、１３内を含めて１００ｎｍ程度のゲート酸化膜９を
形成し、続いて、ゲートとなるポリシリコン１５をトレ
ンチ１２、１３内に埋め込む（図１１）。
【００３４】トレンチの径が異なるので、ゲート用のト
レンチ１３内にはポリシリコンが充填され、逆流防止用
ダイオード用のトレンチ１２内には、ポリシリコン１５
は内壁に沿って形成される。次に、過電圧検知用ダイオ
ードのアノード領域を形成するトレンチの中央部分のポ
リシリコン１５をその下の酸化膜と共に取り去り、トレ
ンチ１２の底部を部分的に露出させる。この底部を露出
させるには、トレンチ１２の側壁にフォトレジスト（図
示せず）を形成してトレンチ底部をエッチングする。そ
の後、ポリシリコン１５の表面に再度酸化膜１９を形成
し、トレンチ底部の酸化膜１９を部分的に除去する。そ
してボロン等をイオン注入し拡散して過電圧検知用ダイ
オードのアノード領域６を形成する。その後ボロン等で
Ｐ型にドーピングしたポリシリコンをトレンチ１２内に
形成し、続いて砒素などでＮ型にドーピングしたポリシ
リコンを形成し、アノード７及びカソード８を有する逆
流防止用ダイオードを形成する（図１２）。
レンチ１３内にはポリシリコンが充填され、逆流防止用
ダイオード用のトレンチ１２内には、ポリシリコン１５
は内壁に沿って形成される。次に、過電圧検知用ダイオ
ードのアノード領域を形成するトレンチの中央部分のポ
リシリコン１５をその下の酸化膜と共に取り去り、トレ
ンチ１２の底部を部分的に露出させる。この底部を露出
させるには、トレンチ１２の側壁にフォトレジスト（図
示せず）を形成してトレンチ底部をエッチングする。そ
の後、ポリシリコン１５の表面に再度酸化膜１９を形成
し、トレンチ底部の酸化膜１９を部分的に除去する。そ
してボロン等をイオン注入し拡散して過電圧検知用ダイ
オードのアノード領域６を形成する。その後ボロン等で
Ｐ型にドーピングしたポリシリコンをトレンチ１２内に
形成し、続いて砒素などでＮ型にドーピングしたポリシ
リコンを形成し、アノード７及びカソード８を有する逆
流防止用ダイオードを形成する（図１２）。
【００３５】その後、トレンチ１２、１３内のポリシリ
コンを除いて、ウエーハ１０表面のポリシリコン１５及
び酸化膜１９を取り除いてから酸化膜９上に逆流防止用
ダイオード４０を形成するポリシリコンを形成して、こ
のポリシリコンにイオン注入法によりＰ型アノード領域
４３とＮ型カソード領域４１、４２をそれぞれ形成す
る。その後ＳｉＯ2 などの絶縁膜１１を形成し、この絶
縁膜１１に選択的に開口部を形成する。この開口部が形
成された絶縁膜１１上にＡｌ等の金属膜１７をスパッタ
リング等で形成する（図１３）。この金属膜１７をパタ
ーニングして、ゲート電極２３、ソース電極２２を形成
する。次に、Ａｕ等の金属をスパッタ等で形成し、裏面
ドレイン電極を形成する。このウエーハを所定の大きさ
にカットして半導体チップが完成する（図９参照）。
コンを除いて、ウエーハ１０表面のポリシリコン１５及
び酸化膜１９を取り除いてから酸化膜９上に逆流防止用
ダイオード４０を形成するポリシリコンを形成して、こ
のポリシリコンにイオン注入法によりＰ型アノード領域
４３とＮ型カソード領域４１、４２をそれぞれ形成す
る。その後ＳｉＯ2 などの絶縁膜１１を形成し、この絶
縁膜１１に選択的に開口部を形成する。この開口部が形
成された絶縁膜１１上にＡｌ等の金属膜１７をスパッタ
リング等で形成する（図１３）。この金属膜１７をパタ
ーニングして、ゲート電極２３、ソース電極２２を形成
する。次に、Ａｕ等の金属をスパッタ等で形成し、裏面
ドレイン電極を形成する。このウエーハを所定の大きさ
にカットして半導体チップが完成する（図９参照）。
【００３６】次に、図１４を参照して第５の実施例を説
明する。図は、図２に示すＭＯＳＦＥＴのドレイン領域
の裏側にＰ型アノード領域を形成したＮチャネルＩＧＢ
Ｔ構造の半導体装置である。本発明に係るＩＧＢＴ構造
の半導体装置は、図３及び図９の半導体装置から形成す
ることもできる。半導体ウェーハ５０にはＩＧＢＴ部と
過電圧保護回路部が形成されている。この過電圧保護回
路部はＩＧＢＴのドレイン領域２と共通のカソード領域
と、ドレイン領域２に形成された第１のトレンチ１２の
底面から不純物を拡散して形成したアノード領域６から
なる過電圧検知用ダイオード２０と、ドレイン領域２上
に絶縁膜を介して形成され、過電圧検知用ダイオード２
０のアノード領域６と接続されたアノード７と、ゲート
５と接続されたカソード８からなる逆流防止用ダイオー
ド３０と、同じくドレイン領域２上に絶縁膜を介して形
成されゲート・ソース間に接続された双方向定電圧ダイ
オード４０から構成されている。第１のトレンチ１２の
ウェーハ５０表面からの深さは、例えば５μｍ程度であ
り、内径は、例えば約１μｍである。この過電圧検知用
ダイオートの降伏電圧は、ＩＧＢＴ部の降伏電圧より低
く半導体装置として要求される降伏電圧より高く設定さ
れている。
明する。図は、図２に示すＭＯＳＦＥＴのドレイン領域
の裏側にＰ型アノード領域を形成したＮチャネルＩＧＢ
Ｔ構造の半導体装置である。本発明に係るＩＧＢＴ構造
の半導体装置は、図３及び図９の半導体装置から形成す
ることもできる。半導体ウェーハ５０にはＩＧＢＴ部と
過電圧保護回路部が形成されている。この過電圧保護回
路部はＩＧＢＴのドレイン領域２と共通のカソード領域
と、ドレイン領域２に形成された第１のトレンチ１２の
底面から不純物を拡散して形成したアノード領域６から
なる過電圧検知用ダイオード２０と、ドレイン領域２上
に絶縁膜を介して形成され、過電圧検知用ダイオード２
０のアノード領域６と接続されたアノード７と、ゲート
５と接続されたカソード８からなる逆流防止用ダイオー
ド３０と、同じくドレイン領域２上に絶縁膜を介して形
成されゲート・ソース間に接続された双方向定電圧ダイ
オード４０から構成されている。第１のトレンチ１２の
ウェーハ５０表面からの深さは、例えば５μｍ程度であ
り、内径は、例えば約１μｍである。この過電圧検知用
ダイオートの降伏電圧は、ＩＧＢＴ部の降伏電圧より低
く半導体装置として要求される降伏電圧より高く設定さ
れている。
【００３７】シリコン半導体ウェーハ５０は、厚さ約１
５０μｍ、不純物濃度約１０20ｃｍ-3のＰ＋シリコン半
導体基板２６とその上に堆積した厚さ２０〜３０μｍ程
度のＮ＋バッファ層２７、Ｎ−シリコン半導体気相成長
層２から構成される。このウェーハ５０の気相成長層２
側の表面に選択的にイオン注入法などによりボロン等の
不純物を拡散し、Ｐ型ベース領域３を形成する。またベ
ース領域３中に選択的イオン注入法などにより砒素など
の不純物を拡散してＮ型ソース領域４を形成する。ソー
ス領域４及びベース領域３に接し、気相成長層２の表面
からベース領域３を越えて低濃度ドレイン領域２に達す
る深さが、例えば５μｍ程度の第２のトレンチ１３が形
成され、その内壁及びその周辺には厚さ１００ｎｍ程度
のゲート酸化膜９が形成されている。その第２のトレン
チ１３内部にポリシリコンなどのゲート５が埋め込まれ
ている。第２のトレンチ１３の内径は約１μｍである。
５０μｍ、不純物濃度約１０20ｃｍ-3のＰ＋シリコン半
導体基板２６とその上に堆積した厚さ２０〜３０μｍ程
度のＮ＋バッファ層２７、Ｎ−シリコン半導体気相成長
層２から構成される。このウェーハ５０の気相成長層２
側の表面に選択的にイオン注入法などによりボロン等の
不純物を拡散し、Ｐ型ベース領域３を形成する。またベ
ース領域３中に選択的イオン注入法などにより砒素など
の不純物を拡散してＮ型ソース領域４を形成する。ソー
ス領域４及びベース領域３に接し、気相成長層２の表面
からベース領域３を越えて低濃度ドレイン領域２に達す
る深さが、例えば５μｍ程度の第２のトレンチ１３が形
成され、その内壁及びその周辺には厚さ１００ｎｍ程度
のゲート酸化膜９が形成されている。その第２のトレン
チ１３内部にポリシリコンなどのゲート５が埋め込まれ
ている。第２のトレンチ１３の内径は約１μｍである。
【００３８】気相成長層２は、ドレイン領域として用い
られ、ゲート５は、ドレイン領域２ソース領域４及びこ
の両領域に挟まれたベース領域３を被覆するように形成
されている。ゲート５は、ウェーハ５０表面に形成され
たポリシリコン膜から形成され、このポリシリコン膜か
ら逆流防止用ダイオード３０及びゲート保護用双方向定
電圧ダイオード４０が形成される。ポリシリコン膜には
イオンを注入して逆流防止用ダイオード３０のＰ型アノ
ード７とＮ型カソード８が形成され、さらに双方向定電
圧ダイオード４０のソース電極２２に接続するカソード
４１、ゲート電極２３に接続するカソード４２及びこれ
らカソード間に配置されるアノード４３が形成される。
ＳｉＯ2 などの層間絶縁膜１１には、選択的に開口部を
形成し、その上にＡｌ等の金属膜をスパッタリング等で
形成しパターニングしてベース領域３及びソース領域４
に接続するソース電極（Ｓ）２２、ゲート５に接続する
ゲート電極（Ｇ）２３及びトレンチ１２底面に接してい
るＰ型不純物拡散領域であるアノード領域６に接続する
アノード電極（Ａ）２４が形成される。ウェーハ５０の
裏面にはＡｕ等の金属膜をスパッタリング等で形成し、
ＩＧＢＴのアノード電極２５を形成する。この半導体ウ
ェーハ５０を所定の大きさにカットして半導体チップを
完成させる。チップには多数（〜数万）のＩＧＢＴが形
成される。
られ、ゲート５は、ドレイン領域２ソース領域４及びこ
の両領域に挟まれたベース領域３を被覆するように形成
されている。ゲート５は、ウェーハ５０表面に形成され
たポリシリコン膜から形成され、このポリシリコン膜か
ら逆流防止用ダイオード３０及びゲート保護用双方向定
電圧ダイオード４０が形成される。ポリシリコン膜には
イオンを注入して逆流防止用ダイオード３０のＰ型アノ
ード７とＮ型カソード８が形成され、さらに双方向定電
圧ダイオード４０のソース電極２２に接続するカソード
４１、ゲート電極２３に接続するカソード４２及びこれ
らカソード間に配置されるアノード４３が形成される。
ＳｉＯ2 などの層間絶縁膜１１には、選択的に開口部を
形成し、その上にＡｌ等の金属膜をスパッタリング等で
形成しパターニングしてベース領域３及びソース領域４
に接続するソース電極（Ｓ）２２、ゲート５に接続する
ゲート電極（Ｇ）２３及びトレンチ１２底面に接してい
るＰ型不純物拡散領域であるアノード領域６に接続する
アノード電極（Ａ）２４が形成される。ウェーハ５０の
裏面にはＡｕ等の金属膜をスパッタリング等で形成し、
ＩＧＢＴのアノード電極２５を形成する。この半導体ウ
ェーハ５０を所定の大きさにカットして半導体チップを
完成させる。チップには多数（〜数万）のＩＧＢＴが形
成される。
【００３９】図に示すようにこの実施例の過電圧検知用
ダイオード２０のアノード領域６の表面からの深さは、
ウェーハ表面から５μｍ程度形成したトレンチ１２の長
さが加わるので、ＩＧＢＴのベース領域３のウェーハ表
面からの深さより極端に深く形成することができる。そ
のためドレイン低濃度領域２との距離が短くなりＩＧＢ
Ｔの降伏電圧より、過電圧検知用ダイオード２０の降伏
電圧を低く設定することができる様になる。また、アノ
ード領域６であるＰ型不純物拡散領域をトレンチ１２の
底面から不純物を拡散して形成するので、その曲率半径
を小さくすることができ、過電圧検知用ダイオードの降
伏電圧をＩＧＢＴの降伏電圧より低く設定できる。ま
た、この実施例のダイオードのアノード領域の拡散の深
さは、気相成長層の深さが５０〜１５０μｍ程度の高耐
圧用半導体装置でありながら、数μｍ程度と低耐圧用半
導体装置と同じ程度の深さで十分であるので、精度良く
前記ダイオードの降伏電圧を制御することができる。さ
らに、ゲートはトレンチ構造であるので、微細化に適し
ており、その上、第１及び第２のトレンチを同じ内径同
じ深さにしているので、同一工程で製造する事ができ
る。
ダイオード２０のアノード領域６の表面からの深さは、
ウェーハ表面から５μｍ程度形成したトレンチ１２の長
さが加わるので、ＩＧＢＴのベース領域３のウェーハ表
面からの深さより極端に深く形成することができる。そ
のためドレイン低濃度領域２との距離が短くなりＩＧＢ
Ｔの降伏電圧より、過電圧検知用ダイオード２０の降伏
電圧を低く設定することができる様になる。また、アノ
ード領域６であるＰ型不純物拡散領域をトレンチ１２の
底面から不純物を拡散して形成するので、その曲率半径
を小さくすることができ、過電圧検知用ダイオードの降
伏電圧をＩＧＢＴの降伏電圧より低く設定できる。ま
た、この実施例のダイオードのアノード領域の拡散の深
さは、気相成長層の深さが５０〜１５０μｍ程度の高耐
圧用半導体装置でありながら、数μｍ程度と低耐圧用半
導体装置と同じ程度の深さで十分であるので、精度良く
前記ダイオードの降伏電圧を制御することができる。さ
らに、ゲートはトレンチ構造であるので、微細化に適し
ており、その上、第１及び第２のトレンチを同じ内径同
じ深さにしているので、同一工程で製造する事ができ
る。
【００４０】このように形成した半導体装置（ＩＧＢ
Ｔ）は、ソース電極２２を接地し、アノード電極２５に
正電圧が印加された状態で、ゲ−ト５を負電位に保て
ば、半導体装置は、阻止状態になる。ゲ−ト５に正電圧
を印加すれば、一般のＭＯＳＦＥＴと同様にＰベース領
域３の表面に反転チャネル領域が形成され、ソース領域
４からチャネルを通してドレイン領域２の表面部分に電
子が流入し、電子の蓄積層が形成される。電子はさらに
ソース−アノード間に印加されている電圧によってドレ
イン領域１２中をアノード電極２５側へ走行していき、
Ｐ＋アノード領域２６とＮ−ドレイン領域２もしくはＮ
＋バッファ層２７の間を順バイアス状態に至らしめる。
これによりＰ＋アノード領域２６からＮ−ドレイン領域
２へ正孔の注入が生じ、Ｎ−ドレイン領域２中の伝導度
が変調されると共に素子は通電状態となる。この状態で
ゲ−ト電極２３を零もしくは負電位に戻せばチャネルが
閉じ素子は再び阻止状態に戻る。
Ｔ）は、ソース電極２２を接地し、アノード電極２５に
正電圧が印加された状態で、ゲ−ト５を負電位に保て
ば、半導体装置は、阻止状態になる。ゲ−ト５に正電圧
を印加すれば、一般のＭＯＳＦＥＴと同様にＰベース領
域３の表面に反転チャネル領域が形成され、ソース領域
４からチャネルを通してドレイン領域２の表面部分に電
子が流入し、電子の蓄積層が形成される。電子はさらに
ソース−アノード間に印加されている電圧によってドレ
イン領域１２中をアノード電極２５側へ走行していき、
Ｐ＋アノード領域２６とＮ−ドレイン領域２もしくはＮ
＋バッファ層２７の間を順バイアス状態に至らしめる。
これによりＰ＋アノード領域２６からＮ−ドレイン領域
２へ正孔の注入が生じ、Ｎ−ドレイン領域２中の伝導度
が変調されると共に素子は通電状態となる。この状態で
ゲ−ト電極２３を零もしくは負電位に戻せばチャネルが
閉じ素子は再び阻止状態に戻る。
【００４１】以上の実施例ではＮチャネル型ＭＯＳＦＥ
Ｔ又はＩＧＢＴについて述べたが、導電型を逆にするこ
とでＰチャネル型にも勿論適用できる。本発明では、過
電圧検知用ダイオードのアノード領域をＭＯＳＦＥＴの
ベース領域より深く形成したトレンチから拡散して形成
するため、図１５の特性図に示すように従来の深い拡散
で形成するものに比べ、過電圧検知用ダイオードの降伏
電圧のばらつきが抑えられる。図は、いづれも降伏電圧
のばらつきを示したものであり、縦軸は降伏電圧
（Ｖ）、横軸は試料数を示している。図１５（ａ）の本
発明品は第３の実施例（図３）によるもの、図１５
（ｂ）の従来品は図１９の半導体装置を示し、図１５
（ｃ）のＭＯＳＦＥＴ部は、保護構造のないものを示し
ている。また、ＭＯＳＦＥＴのベース領域の微細化が進
み、従来のように拡散孔の大きさを変えて曲率を変える
ことで過電圧検知用ダイオードの降伏電圧をＭＯＳＦＥ
Ｔの降伏電圧より低くすることが不可能な場合でもＭＯ
ＳＦＥＴのベースより深く形成することで過電圧検知用
ダイオードの降伏電圧を低く設定できる。上記のように
本発明を適用すると過電圧検知用ダイオードの降伏電圧
を精度良く設定でき、歩留まりが向上するため、ＭＯＳ
ＦＥＴの特性改善及び製造コストの低減が可能である。
Ｔ又はＩＧＢＴについて述べたが、導電型を逆にするこ
とでＰチャネル型にも勿論適用できる。本発明では、過
電圧検知用ダイオードのアノード領域をＭＯＳＦＥＴの
ベース領域より深く形成したトレンチから拡散して形成
するため、図１５の特性図に示すように従来の深い拡散
で形成するものに比べ、過電圧検知用ダイオードの降伏
電圧のばらつきが抑えられる。図は、いづれも降伏電圧
のばらつきを示したものであり、縦軸は降伏電圧
（Ｖ）、横軸は試料数を示している。図１５（ａ）の本
発明品は第３の実施例（図３）によるもの、図１５
（ｂ）の従来品は図１９の半導体装置を示し、図１５
（ｃ）のＭＯＳＦＥＴ部は、保護構造のないものを示し
ている。また、ＭＯＳＦＥＴのベース領域の微細化が進
み、従来のように拡散孔の大きさを変えて曲率を変える
ことで過電圧検知用ダイオードの降伏電圧をＭＯＳＦＥ
Ｔの降伏電圧より低くすることが不可能な場合でもＭＯ
ＳＦＥＴのベースより深く形成することで過電圧検知用
ダイオードの降伏電圧を低く設定できる。上記のように
本発明を適用すると過電圧検知用ダイオードの降伏電圧
を精度良く設定でき、歩留まりが向上するため、ＭＯＳ
ＦＥＴの特性改善及び製造コストの低減が可能である。
【００４２】
【発明の効果】本発明は、以上のように、過電圧検知用
ダイオードのアノード領域をＭＯＳＦＥＴ部のベース領
域より深く形成したトレンチから不純物を拡散して形成
するので、過電圧検知用ダイオードの降伏電圧のばらつ
きが抑えられる。また、ＭＯＳＦＥＴのベース領域の微
細化が進んでも前記アノード領域をＭＯＳＦＥＴ部のベ
ースより深く形成することにより過電圧検知用ダイオー
ドの降伏電圧を低く設定できる。また、ゲートトレンチ
を用いる場合において、過電圧検知用ダイオードのアノ
ード領域を形成するトレンチを前記ゲートトレンチを形
成する工程時に同時に形成することにより製造工程が簡
略化される。
ダイオードのアノード領域をＭＯＳＦＥＴ部のベース領
域より深く形成したトレンチから不純物を拡散して形成
するので、過電圧検知用ダイオードの降伏電圧のばらつ
きが抑えられる。また、ＭＯＳＦＥＴのベース領域の微
細化が進んでも前記アノード領域をＭＯＳＦＥＴ部のベ
ースより深く形成することにより過電圧検知用ダイオー
ドの降伏電圧を低く設定できる。また、ゲートトレンチ
を用いる場合において、過電圧検知用ダイオードのアノ
ード領域を形成するトレンチを前記ゲートトレンチを形
成する工程時に同時に形成することにより製造工程が簡
略化される。
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】第２の実施例の半導体装置の断面図。
【図３】第３の実施例の半導体装置の断面図。
【図４】第３の実施例の半導体装置の平面図。
【図５】第３の実施例の半導体装置の製造工程断面図。
【図６】第３の実施例の半導体装置の製造工程断面図。
【図７】第３の実施例の半導体装置の製造工程断面図。
【図８】第３の実施例の半導体装置の製造工程断面図。
【図９】第４の実施例の半導体装置の平面図。
【図１０】第４の実施例の半導体装置の製造工程断面
図。
図。
【図１１】第４の実施例の半導体装置の製造工程断面
図。
図。
【図１２】第４の実施例の半導体装置の製造工程断面
図。
図。
【図１３】第４の実施例の半導体装置の製造工程断面
図。
図。
【図１４】第５の実施例の半導体装置の断面図。
【図１５】本発明の効果を説明する半導体装置の降伏電
圧分布図。
圧分布図。
【図１６】過電圧保護機能を有する電力用ＭＯＳＦＥＴ
又はＩＧＢＴの回路図。
又はＩＧＢＴの回路図。
【図１７】図１６のＭＯＳＦＥＴの動作回路図。
【図１８】従来の半導体装置の断面図。
【図１９】従来の半導体装置の断面図。
１ 半導体基板 ２ シリコン気相成長層 ３ Ｐ型ベース領域 ４ Ｎ型ソース領域 ５ ゲート ６ Ｐ型アノード領域 ７ 逆流防止用ダイオードのアノード ８ 逆流防止用ダイオードのカソード ９ ゲート酸化膜 １０、５０ ウェーハ １１ 絶縁膜 １２、１３ トレンチ １４、１５ ポリシリコン １６、１９ 酸化膜 １７ 金属膜 ２０ 過電圧検知用ダイオード ２１ ドレイン電極（Ｄ） ２２ ソース電極（Ｓ） ２３ ゲート電極（Ｇ） ２４ アノード電極（Ａ） ２５ ＩＧＢＴのアノード電極 ２６ ＩＧＢＴのＰ＋アノード領域 ２７ Ｎ＋バッファ層 ３０ 逆流防止用ダイオード ４０ 双方向定電圧ダイオード ４１、４２ カソード ４３ アノード
Claims (6)
- 【請求項１】 半導体基板と、 前記半導体基板に形成された第１導電型ドレイン領域
と、 前記ドレイン領域内に形成され、前記半導体基板の第１
の主面に露出している第２導電型ベース領域と、 前記ベース領域に形成され、前記半導体基板の第１の主
面に露出している第１導電型ソース領域と、 前記半導体基板の第１の主面上に前記ソース領域と前記
ドレイン領域に跨がりかつ前記ベース領域上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲートと、 前記ゲートに接続されたゲート電極と、 前記ソース領域及び前記ベース領域の上に跨がって形成
されたソース電極と、 前記半導体基板の第２の主面上に形成され、前記ドレイ
ン領域と接しているドレイン電極と、 前記半導体基板上に形成され、前記ゲート電極にカソー
ドが接続された逆流防止用ダイオードと、 前記半導体基板に形成され、アノードが前記逆流防止用
ダイオードのアノードに接続された過電圧検知用ダイオ
ードと、 前記逆流防止用ダイオードと前記過電圧検知用ダイオー
ドとを接続するアノード電極とを備え、 前記過電圧検知用ダイードは、前記第１導電型ドレイン
領域を第１領域とし、前記第１導電型ドレイン領域に前
記第１の主面から所定の深さで形成されたトレンチの底
部に接する第２導電型アノード領域を第２領域とし、こ
の第２導電型アノード領域に接する前記アノード電極
は、前記逆流防止用ダイオードのアノードに接続してい
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板と、 前記半導体基板に形成された第１導電型ドレイン領域
と、 前記ドレイン領域内に形成され、前記半導体基板の第１
の主面に露出している第２導電型ベース領域と、 前記ベース領域に形成され、前記半導体基板の第１の主
面に露出している第１導電型ソース領域と、 前記半導体基板の第１の主面上に前記ソース領域と前記
ドレイン領域に跨がりかつ前記ベース領域上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲートと、 前記ゲートに接続されたゲート電極と、 前記ソース領域及び前記ベース領域の上に跨がって形成
されたソース電極と、 前記半導体基板の第２の主面上に形成され、前記ドレイ
ン領域と接している第１の第２導電型アノード領域と、 前記第１のアノード領域上に形成されている第１のアノ
ード電極と、 前記半導体基板上に形成され、前記ゲート電極にカソー
ドが接続された逆流防止用ダイオードと、 前記半導体基板上に形成され、アノードが前記逆流防止
用ダイオードのアノードに接続された過電圧検知用ダイ
オードと、 前記逆流防止用ダイオードと前記過電圧検知用ダイオー
ドとを接続する第２のアノード電極とを備え、 前記過電圧検知用ダイオードは、前記ドレインを第１領
域とし、前記ドレイン領域に前記第１の主面から所定の
深さで形成されたトレンチの底部に接する第２のアノー
ド領域を第２領域とし、このアノード領域に接する第２
のアノード電極は、前記逆流防止用ダイオードのアノー
ドに接続していることを特徴とする半導体装置。 - 【請求項３】 前記ゲート絶縁膜及びその上に形成され
ている前記ゲートは前記半導体基板の第１の主面から前
記ソース領域及び前記ベース領域を貫通して前記ドレイ
ン領域に達するゲートトレンチ内に形成されていること
を特徴とする請求項１又は請求項２に記載の半導体装
置。 - 【請求項４】 前記ゲートトレンチの前記第１の主面か
らの深さは、前記ドレイン領域に形成された前記トレン
チの前記第１の主面からの深さと等しいことを特徴とす
る請求項３に記載の半導体装置。 - 【請求項５】 前記ドレイン領域に形成された前記トレ
ンチ内にはポリシリコンが充填されていることを特徴と
する請求項１乃至請求項４のいづれかに記載の半導体装
置。 - 【請求項６】 半導体基板に第１導電型ドレイン領域を
形成する工程と、 前記ドレイン領域内に前記半導体基板の第１の主面に露
出している第２導電型ベース領域を形成する工程と、 前記ベース領域に前記半導体基板の第１の主面に露出し
ている第１導電型ソース領域を形成する工程と、 前記半導体基板の第１の主面から前記ソース領域及び前
記ベース領域を貫通して前記ドレイン領域に達するゲー
トトレンチを形成する工程と、 前記ドレイン領域に前記第１の主面から所定の深さで形
成されたトレンチを形成する工程と、 前記ゲートトレンチ内にゲート絶縁膜を形成する工程
と、 前記ゲート絶縁膜の上にゲートを形成する工程と、 前記ゲートにゲート電極を接続する工程と、 前記ソース領域及び前記ベース領域の上に跨がってソー
ス電極を形成する工程と、 前記半導体基板の第２の主面上に前記ドレイン領域と接
しているドレイン電極を形成する工程と、 前記半導体基板上に前記ゲート電極にカソードが接続さ
れた逆流防止用ダイオードを形成する工程と、 前記半導体基板上にアノードが前記逆流防止用ダイオー
ドのアノードに接続された過電圧検知用ダイオードを形
成する工程と、 前記逆流防止用ダイオードと前記過電圧検知用ダイオー
ドとを接続するアノード電極を形成する工程とを備え、 前記過電圧検知用ダイードは、前記第１導電型ドレイン
を第１領域とし、前記第１導電型ドレイン領域に形成さ
れたトレンチの底部に接する第２導電型アノード領域を
第２領域とし、この第２導電型アノード領域に接する前
記アノード電極は、前記逆流防止用ダイオードのアノー
ドに接続していることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18523794A JPH0832057A (ja) | 1994-07-14 | 1994-07-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18523794A JPH0832057A (ja) | 1994-07-14 | 1994-07-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832057A true JPH0832057A (ja) | 1996-02-02 |
Family
ID=16167293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18523794A Pending JPH0832057A (ja) | 1994-07-14 | 1994-07-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832057A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003264289A (ja) * | 2003-01-27 | 2003-09-19 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
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- 1994-07-14 JP JP18523794A patent/JPH0832057A/ja active Pending
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