JP2005286289A - 半導体装置 - Google Patents
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Abstract
【課題】ＥＳＤ耐量の高い静電保護素子を有する半導体装置を提供すること。
【解決手段】保護ダイオード１７のカソード領域を構成するｎ領域７とｎ+ 領域８をループ状のトレンチ１９の底部に形成することで、動作抵抗を低減できて、ＥＳＤ耐量を高くすることができる。
【選択図】 図１
【解決手段】保護ダイオード１７のカソード領域を構成するｎ領域７とｎ+ 領域８をループ状のトレンチ１９の底部に形成することで、動作抵抗を低減できて、ＥＳＤ耐量を高くすることができる。
【選択図】 図１
Description
本発明は、被保護素子としてパワーＭＩＳＦＥＴと、静電保護素子としてｐｎ接合の保護ダイオードを備えた半導体装置に関し、特に、高いＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量を有する半導体装置に関する。
従来、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のドレイン−ソース電極間またはゲート−ソース電極間に並列に、図２６のようなｐｎ接合の保護ダイオードを接続してＥＳＤサージなどの過電圧による破壊を防止する方法が知られている（特許文献１、特許文献２）。
この場合、ＭＩＳＦＥＴ１１３のドレイン−ソース間耐圧またはゲート−ソース間耐圧よりも低い耐圧を有する保護ダイオード１１２を接続することにより、ドレイン−ソース間またはゲート−ソース間に高いＥＳＤサージが印加されたときでも、保護ダイオード１１２が先にアバランシェに突入して保護ダイオード１１２に電流が流れ、ドレイン−ソース間またはゲート−ソース間に高い電圧が印加されるのを防ぎ、ＭＩＳＦＥＴ１１３がＥＳＤサージで破壊するのを防止することができる。
この場合、ＭＩＳＦＥＴ１１３のドレイン−ソース間耐圧またはゲート−ソース間耐圧よりも低い耐圧を有する保護ダイオード１１２を接続することにより、ドレイン−ソース間またはゲート−ソース間に高いＥＳＤサージが印加されたときでも、保護ダイオード１１２が先にアバランシェに突入して保護ダイオード１１２に電流が流れ、ドレイン−ソース間またはゲート−ソース間に高い電圧が印加されるのを防ぎ、ＭＩＳＦＥＴ１１３がＥＳＤサージで破壊するのを防止することができる。
一方、この方法では、保護ダイオード１１２のカソード領域として、図２６のｎ領域１０４を形成するが、ｎ領域１０４の拡散深さが深いため、動作抵抗が大きくなる。
図２７は、動作抵抗が異なる２つの保護ダイオードのＩ−Ｖ特性を示す図である。縦軸のＩはアバランシェ電流、横軸のＶは保護ダイオードに印加される電圧である。
保護ダイオードがＭＩＳＦＥＴのドレイン−ソース間に並列接続されている場合、動作抵抗が高いＩ−Ｖ特性（１）のときには、保護ダイオードのカソード・アノード間に印加される電圧がアバランシェ電圧Ｖ１に達してアバランシェ電流が流れる状態になった後も、アバランシェ電流の増加に伴い保護ダイオードのカソード・アノード間に印加される電圧は増加していく。この電圧がＭＩＳＦＥＴのドレイン−ソース間耐圧（図２７のＶ２）を超えるとドレイン−ソース間には電流が流れ始める。このため保護ダイオードの動作抵抗が高い場合、高い電圧のＥＳＤサージに対してＭＩＳＦＥＴを保護することが困難になる。
図２７は、動作抵抗が異なる２つの保護ダイオードのＩ−Ｖ特性を示す図である。縦軸のＩはアバランシェ電流、横軸のＶは保護ダイオードに印加される電圧である。
保護ダイオードがＭＩＳＦＥＴのドレイン−ソース間に並列接続されている場合、動作抵抗が高いＩ−Ｖ特性（１）のときには、保護ダイオードのカソード・アノード間に印加される電圧がアバランシェ電圧Ｖ１に達してアバランシェ電流が流れる状態になった後も、アバランシェ電流の増加に伴い保護ダイオードのカソード・アノード間に印加される電圧は増加していく。この電圧がＭＩＳＦＥＴのドレイン−ソース間耐圧（図２７のＶ２）を超えるとドレイン−ソース間には電流が流れ始める。このため保護ダイオードの動作抵抗が高い場合、高い電圧のＥＳＤサージに対してＭＩＳＦＥＴを保護することが困難になる。
この対策としては、保護ダイオードの動作抵抗を下げることが有効である。図２７で動作抵抗が低い保護ダイオードのＩ−Ｖ特性（２）のときには、動作抵抗が高い場合と比べて保護ダイオードに流れる電流が同じでも、保護ダイオードにかかる電圧を低く保てることが分かる。保護ダイオードの動作抵抗を下げるためには、２つの方法がある。
（１）保護ダイオードの活性面積を増加する。
（２）カソード領域（ｎ領域）を低抵抗化する。
（１）の方法では動作抵抗の低減に有効であるが、チップ面積の増大を招き好ましくない。
（２）の方法はカソード領域を深くまで高濃度化することが有効である。また、カソード領域を深くまで高濃度化することは、保護ダイオードのアバランシェ電圧をＭＩＳＦＥＴのアバランシェ電圧より低く設定するためにも有効である。
（１）保護ダイオードの活性面積を増加する。
（２）カソード領域（ｎ領域）を低抵抗化する。
（１）の方法では動作抵抗の低減に有効であるが、チップ面積の増大を招き好ましくない。
（２）の方法はカソード領域を深くまで高濃度化することが有効である。また、カソード領域を深くまで高濃度化することは、保護ダイオードのアバランシェ電圧をＭＩＳＦＥＴのアバランシェ電圧より低く設定するためにも有効である。
しかし、カソード領域を深くまで高濃度化するために、高温熱処理を長時間行うと高濃度であるｐ+ 基板からｐエピタキシャル層へのｐ不純物の染み出して形成されるｐ層の幅が大きくなり、ウエハの表面側に形成されるＭＩＳＦＥＴなどのデバイスの電気的特性（耐圧特性など）が悪影響を受けるので、カソード領域の動作抵抗を下げるには限度がある。
これを解決する方法として、保護ダイオードをより低抵抗化するために、ｐエピタキシャル層の表面からトレンチを掘って、トレンチの底部に保護ダイオードを形成し、金属など低抵抗の導電膜でトレンチ底部のカソード領域とオーミックコンタクトを取る方法が開示されている（特許文献３）。
図２８は、従来のトレンチ構造の保護ダイオードを有する半導体装置の要部断面図である。
これを解決する方法として、保護ダイオードをより低抵抗化するために、ｐエピタキシャル層の表面からトレンチを掘って、トレンチの底部に保護ダイオードを形成し、金属など低抵抗の導電膜でトレンチ底部のカソード領域とオーミックコンタクトを取る方法が開示されている（特許文献３）。
図２８は、従来のトレンチ構造の保護ダイオードを有する半導体装置の要部断面図である。
保護ダイオード１１２は、トレンチ１１９の底部にカソード領域であるｎ領域１０４とコンタクト部としてｎ+ 領域１１８を形成し、このカソード領域と導電膜１１５をｎ+ 領域１１８を介してオーミックコンタクトさせて形成される。
尚、図中の１０１はｐ+ 基板、１０２はｐ+ 基板から拡散したｐ層、１０３はｐエピタキシャル層、１０５はｎウェル領域、１０６はｐウェル領域、１０７はＬＯＣＯＳ酸化膜、１０８はｎソース領域、ｎドレイン領域となるｎ+ 領域、１０９はコンタクト領域となるｐ+ 領域、１１１は裏面電極である。
ところで、ＭＩＳＦＥＴ１１３に求められるＥＳＤ耐量が低ければ、保護ダイオード１１２の活性面積は小さくて良いが、高いＥＳＤ耐量が要求される場合は、保護ダイオード１１２の活性部面積を大きくして、保護ダイオード１１２のアバランシェ電流の密度を下げて破壊を防ぐ必要がある。この場合、保護ダイオード１１２はチップ面積を小さくする目的からドレイン電極パッドの下に形成される。
尚、図中の１０１はｐ+ 基板、１０２はｐ+ 基板から拡散したｐ層、１０３はｐエピタキシャル層、１０５はｎウェル領域、１０６はｐウェル領域、１０７はＬＯＣＯＳ酸化膜、１０８はｎソース領域、ｎドレイン領域となるｎ+ 領域、１０９はコンタクト領域となるｐ+ 領域、１１１は裏面電極である。
ところで、ＭＩＳＦＥＴ１１３に求められるＥＳＤ耐量が低ければ、保護ダイオード１１２の活性面積は小さくて良いが、高いＥＳＤ耐量が要求される場合は、保護ダイオード１１２の活性部面積を大きくして、保護ダイオード１１２のアバランシェ電流の密度を下げて破壊を防ぐ必要がある。この場合、保護ダイオード１１２はチップ面積を小さくする目的からドレイン電極パッドの下に形成される。
図２９は、幅が広く、深さが浅いトレンチの図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図、同図（ｃ）は導電膜を形成したときの要部断面図である。
大面積の保護ダイオードを形成する場合、図２９（ａ）、（ｂ）に示すようにトレンチ１１９の幅が広い場合でも、トレンチ１１９の深さが１μｍ程度と浅ければ、図２９（ｃ）に示すように、コンタクトを取るための導電膜１１５がトレンチ１１９を通常の工程で埋め尽くすことができるため、１個の幅広のトレンチ１１９の底部に保護ダイオード１１２を形成することができる。
高耐圧のＭＩＳＦＥＴの場合、ｐエピタキシャル層１０３の厚さは１０μｍ以上あり、そのためトレンチ１１９の深さは５μｍ以上となる。深さが５μｍ以上と深く、幅が１０μｍ以上と広いトレンチの場合、トレンチ１１９内に埋め込むことができる導電膜１１５の厚さは、１μｍ程度と、限界があるために、図３０に示すように、ｐエピタキシャル層１０３の表面高さまで、トレンチ１１９内に充填する導電膜１１５の表面高さを高くするすることができない。このようにトレンチ１１９内が不完全に導電膜１１５で埋め込まれる場合は、トレンチ１１９内を充填した導電膜１１５の表面高さは、トレンチ１１９を形成しないｐエピタキシャル層１０３の表面高さより低くなり、ウエハ表面に大きな段差ができる。大きな段差があると、その後の工程でフォトレジストがウエハ全面に塗布できなくなったり、トレンチ１１９内にレジスト残りが発生したりする可能性がある。
特開昭５７−３５３７４号公報
特許３０９００８１号公報
特開平８−３２０５７号公報
大面積の保護ダイオードを形成する場合、図２９（ａ）、（ｂ）に示すようにトレンチ１１９の幅が広い場合でも、トレンチ１１９の深さが１μｍ程度と浅ければ、図２９（ｃ）に示すように、コンタクトを取るための導電膜１１５がトレンチ１１９を通常の工程で埋め尽くすことができるため、１個の幅広のトレンチ１１９の底部に保護ダイオード１１２を形成することができる。
高耐圧のＭＩＳＦＥＴの場合、ｐエピタキシャル層１０３の厚さは１０μｍ以上あり、そのためトレンチ１１９の深さは５μｍ以上となる。深さが５μｍ以上と深く、幅が１０μｍ以上と広いトレンチの場合、トレンチ１１９内に埋め込むことができる導電膜１１５の厚さは、１μｍ程度と、限界があるために、図３０に示すように、ｐエピタキシャル層１０３の表面高さまで、トレンチ１１９内に充填する導電膜１１５の表面高さを高くするすることができない。このようにトレンチ１１９内が不完全に導電膜１１５で埋め込まれる場合は、トレンチ１１９内を充填した導電膜１１５の表面高さは、トレンチ１１９を形成しないｐエピタキシャル層１０３の表面高さより低くなり、ウエハ表面に大きな段差ができる。大きな段差があると、その後の工程でフォトレジストがウエハ全面に塗布できなくなったり、トレンチ１１９内にレジスト残りが発生したりする可能性がある。
この発明の目的は、前記の課題を解決して、ＥＳＤ耐量の高い静電保護素子を有する半導体装置を提供することである。
前記の目的を達成するために、被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護用ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、第１導電型の半導体基板と、前記半導体基板の表面から内部に向かって形成されたトレンチと、前記トレンチ底部の前記半導体基板内部に形成された第２導電型の第１半導体領域と、前記半導体基板と前記第１半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備え、前記トレンチの開口部の平面形状がループ状である構成とする。
また、被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、第１導電型の半導体基板と、前記半導体基板上に絶縁層を介して形成された半導体層と、該半導体層の表面から前記絶縁層を貫通して前記半導体基板に達するトレンチと、前記トレンチ底部の半導体基板内部に形成された第２導電型の第１半導体領域と、前記半導体基板と前記第１半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備え、前記トレンチの開口部の平面形状がループ状である構成とする。
また、被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、第１導電型の半導体基板と、前記半導体基板上に絶縁層を介して形成された半導体層と、該半導体層の表面から前記絶縁層を貫通して前記半導体基板に達するトレンチと、前記トレンチ底部の半導体基板内部に形成された第２導電型の第１半導体領域と、前記半導体基板と前記第１半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備え、前記トレンチの開口部の平面形状がループ状である構成とする。
また、被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、第１導電型の半導体基板と、前記半導体基板の表面から内部に向かって形成されたトレンチと、前記トレンチ底部の前記半導体基板上に形成された第２導電型の第２半導体領域と、前記半導体基板と前記第２半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備え、前記トレンチの開口部の平面形状がループ状である構成とする。
また、被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、第１導電型の半導体基板と、前記半導体基板上に絶縁層を介して形成された半導体層と、該半導体層の表面から前記絶縁層を貫通して前記半導体基板に達するトレンチと、前記トレンチ底部の半導体基板上に形成された第２導電型の第２半導体領域と、前記半導体基板と前記第２半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備え、前記トレンチの開口部の平面形状がループ状である構成とする。
また、被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、第１導電型の半導体基板と、前記半導体基板上に絶縁層を介して形成された半導体層と、該半導体層の表面から前記絶縁層を貫通して前記半導体基板に達するトレンチと、前記トレンチ底部の半導体基板上に形成された第２導電型の第２半導体領域と、前記半導体基板と前記第２半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備え、前記トレンチの開口部の平面形状がループ状である構成とする。
また、被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、第１導電型の半導体基板と、前記半導体基板の表面から内部に向かって形成された複数のトレンチと、前記トレンチ底部の前記半導体基板内部に形成された第２導電型の第１半導体領域と、前記半導体基板と前記第１半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備えた構成とする。
また、被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、第１導電型の半導体基板と、前記半導体基板上に絶縁層を介して形成された半導体層と、該半導体層の表面から前記絶縁層を貫通して前記半導体基板に達する複数のトレンチと、前記トレンチ底部の前記半導体基板内部に形成された第２導電型の第１半導体領域と、前記半導体基板と前記第１半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備えた構成とする。
また、被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、第１導電型の半導体基板と、前記半導体基板上に絶縁層を介して形成された半導体層と、該半導体層の表面から前記絶縁層を貫通して前記半導体基板に達する複数のトレンチと、前記トレンチ底部の前記半導体基板内部に形成された第２導電型の第１半導体領域と、前記半導体基板と前記第１半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備えた構成とする。
また、被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、第１導電型の半導体基板と、前記半導体基板の表面から内部に向かって形成された複数のトレンチと、前記トレンチ底部の前記半導体基板上に形成された第２導電型の第１半導体領域と、前記半導体基板と前記第１半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備えた構成とする。
また、被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、第１導電型の半導体基板と、前記半導体基板上に絶縁層を介して形成された半導体層と、該半導体層の表面から前記絶縁層を貫通して前記半導体基板に達する複数のトレンチと、前記トレンチ底部の前記半導体基板上に形成された第２導電型の第２半導体領域と、前記半導体基板と前記第２半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備えた構成とする。
また、被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、第１導電型の半導体基板と、前記半導体基板上に絶縁層を介して形成された半導体層と、該半導体層の表面から前記絶縁層を貫通して前記半導体基板に達する複数のトレンチと、前記トレンチ底部の前記半導体基板上に形成された第２導電型の第２半導体領域と、前記半導体基板と前記第２半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備えた構成とする。
また、前記ループ状のトレンチが複数個形成されるとよい。
また、前記第１半導体領域同士が接するとよい。
また、前記第２半導体領域がエピタキシャル成長層であるとよい。
また、前記トレンチと、前記トレンチ内に形成された前記第１もしくは第２半導体領域とオーミック接触する導電膜とを有するとよい。
また、前記保護ダイオードは前記被保護素子の電極パッドの下に形成されるとよい。
また、被保護素子であるトレンチ構造の横型ＭＩＳＦＥＴと、該被保護素子を過電圧から保護する縦型保護ダイオードとを具備する半導体装置において、第１導電型の半導体基板と、該半導体基板より低い不純物濃度で該半導体基板上に形成される第１導電型の第１半導体層と、該第１半導体層より低い不純物濃度で該第１半導体層上に形成される第１導電型の第２半導体層と、該第２半導体層の表面から前記第１半導体層に向かって前記第２半導体層内に形成されるトレンチと、該トレンチの底部から側壁にわたって形成され、前記第１半導体層に接するように前記第２半導体層に形成される第２導電型の第１半導体領域と、前記トレンチ側壁と接し、前記第２半導体層の表面層に前記第１半導体領域と離して形成される第２導電型の第２半導体領域と、前記トレンチの側壁にゲート絶縁膜を介して形成されるゲート電極とを有する前記トレンチ構造の横型ＭＩＳＦＥＴと、前記第１半導体領域と前記第１半導体層とで形成されるｐｎ接合を有する前記縦型保護ダイオードとを具備する半導体装置であって、前記第１半導体領域と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧より、前記第１半導体領域と前記第１半導体層で形成されるｐｎ接合のアバランシェ電圧が低い構成とする。
また、前記第１半導体領域同士が接するとよい。
また、前記第２半導体領域がエピタキシャル成長層であるとよい。
また、前記トレンチと、前記トレンチ内に形成された前記第１もしくは第２半導体領域とオーミック接触する導電膜とを有するとよい。
また、前記保護ダイオードは前記被保護素子の電極パッドの下に形成されるとよい。
また、被保護素子であるトレンチ構造の横型ＭＩＳＦＥＴと、該被保護素子を過電圧から保護する縦型保護ダイオードとを具備する半導体装置において、第１導電型の半導体基板と、該半導体基板より低い不純物濃度で該半導体基板上に形成される第１導電型の第１半導体層と、該第１半導体層より低い不純物濃度で該第１半導体層上に形成される第１導電型の第２半導体層と、該第２半導体層の表面から前記第１半導体層に向かって前記第２半導体層内に形成されるトレンチと、該トレンチの底部から側壁にわたって形成され、前記第１半導体層に接するように前記第２半導体層に形成される第２導電型の第１半導体領域と、前記トレンチ側壁と接し、前記第２半導体層の表面層に前記第１半導体領域と離して形成される第２導電型の第２半導体領域と、前記トレンチの側壁にゲート絶縁膜を介して形成されるゲート電極とを有する前記トレンチ構造の横型ＭＩＳＦＥＴと、前記第１半導体領域と前記第１半導体層とで形成されるｐｎ接合を有する前記縦型保護ダイオードとを具備する半導体装置であって、前記第１半導体領域と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧より、前記第１半導体領域と前記第１半導体層で形成されるｐｎ接合のアバランシェ電圧が低い構成とする。
また、被保護素子であるトレンチ構造の横型ＭＩＳＦＥＴと、該被保護素子を過電圧から保護する縦型保護ダイオードとを具備する半導体装置において、第１導電型の半導体基板と、該半導体基板上に形成される第２導電型の第３半導体層と、該第３半導体層上に前記半導体基板より低い不純物濃度で形成される第１導電型の第２半導体層と、該第２半導体層の表面から前記第３半導体層に向かって前記第２半導体層内に形成されるトレンチと、該トレンチの底部から側壁にわたって形成され、前記第３半導体層に接するように前記第２半導体層に形成される第２導電型の第１半導体領域と、前記トレンチ側壁と接し、前記第２半導体層の表面層に前記第１半導体領域と離して形成される第２導電型の第２半導体領域と、前記トレンチの側壁にゲート絶縁膜を介して形成されるゲート電極とを有する前記トレンチ構造の横型ＭＩＳＦＥＴと、前記第３半導体層と前記半導体基板とで形成されたｐｎ接合を有する前記縦型保護ダイオードとを具備する半導体装置であって、前記第１半導体領域と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧より、前記第３半導体層と前記半導体基板で形成されるｐｎ接合のアバランシェ電圧が低い構成とする。
また、被保護素子であるトレンチ構造の横型ＭＩＳＦＥＴと、該被保護素子を過電圧から保護する縦型保護ダイオードとを具備する半導体装置において、第１導電型の半導体基板と、該半導体基板上に選択的に形成される絶縁層と、該絶縁層のない前記半導体基板上に該半導体基板より低い不純物濃度で形成される第１導電型の第４半導体層と、該第４半導体層上と前記絶縁層上に前記第４半導体層より低い不純物濃度で形成される第１導電型の第２半導体層と、該第２半導体層の表面から前記第４半導体層に向かって前記第２半導体層内に形成されるトレンチと、該トレンチの底部から側壁にわたって形成され、前記第４半導体層に接するように前記第２半導体層に形成される第２導電型の第１半導体領域と、前記トレンチ側壁と接し、前記第２半導体層の表面層に前記第１半導体領域と離して形成される第２導電型の第２半導体領域と、前記トレンチの側壁にゲート絶縁膜を介して形成されるゲート電極とを有する前記トレンチ構造の横型ＭＩＳＦＥＴと、前記第４半導体層と前記半導体基板とで形成されたｐｎ接合を有する前記縦型保護ダイオードとを具備する半導体装置であって、前記第１半導体領域と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧より、前記第１半導体領域と前記第４半導体層で形成されるｐｎ接合のアバランシェ電圧が低い構成とする。
また、前記第２半導体層内の前期第１半導体領域の周りに前記第１半導体領域より低い不純物濃度の第２導電型の第３半導体領域を形成するとよい。
また、前記第２半導体層がエピタキシャル成長で形成されるとよい。
また、前記第１半導体層もしくは前記第４半導体層がエピタキシャル成長時に前記半導体基板から不純物が染みだした不純物層であるとよい。
また、前記第３半導体層が、トレンチ底部下に形成される埋め込み層であるとよい。
また、前記第２半導体領域を含み、前記トレンチの側壁と接し、前記第２半導体層より高い不純物濃度で形成される第１導電型の第４半導体領域を有するとよい。
また、前記トレンチの開口部の平面形状がループ状であるとよい。
また、アバランシェ時に、前記第１半導体領域と前記第２半導体層で流れる電流の経路上の抵抗より、前記第１半導体領域と前記半導体基板の間に流れる電流の経路上の抵抗の方が小さいとよい。
また、前記第２半導体層がエピタキシャル成長で形成されるとよい。
また、前記第１半導体層もしくは前記第４半導体層がエピタキシャル成長時に前記半導体基板から不純物が染みだした不純物層であるとよい。
また、前記第３半導体層が、トレンチ底部下に形成される埋め込み層であるとよい。
また、前記第２半導体領域を含み、前記トレンチの側壁と接し、前記第２半導体層より高い不純物濃度で形成される第１導電型の第４半導体領域を有するとよい。
また、前記トレンチの開口部の平面形状がループ状であるとよい。
また、アバランシェ時に、前記第１半導体領域と前記第２半導体層で流れる電流の経路上の抵抗より、前記第１半導体領域と前記半導体基板の間に流れる電流の経路上の抵抗の方が小さいとよい。
この発明では、保護ダイオードを複数個のトレンチ形成と導電膜の埋め込みにより形成することにより高いＥＳＤ耐量が要求される場合でも適用可能な半導体装置を提供できる。また、トレンチを切れ目なく連続したループ状とすることにより、これまでトレンチ終端部のトレンチ底で起き易かった電界集中を抑えることことができ、高いＥＳＤ耐量を有する半導体装置を形成することができる。
また、横型トレンチＭＩＳＦＥＴにこの保護ダイオードを適用する場合、トレンチエッチング等の工程を横型トレンチＭＩＳＦＥＴと保護ダイオードで共通化できるため、製造工数の増加を抑えつつＥＳＤ耐量を高くできるという利点がある。
また、横型トレンチＭＩＳＦＥＴ内に保護ダイオードを形成し、横型トレンチＭＩＳＦＥＴのアバランシェ電圧より保護ダイオードのアバランシェ電圧を低くすることで、これらの占める占有面積を小さくして、ＥＳＤ耐量を向上させることができる。
また、横型トレンチＭＩＳＦＥＴにこの保護ダイオードを適用する場合、トレンチエッチング等の工程を横型トレンチＭＩＳＦＥＴと保護ダイオードで共通化できるため、製造工数の増加を抑えつつＥＳＤ耐量を高くできるという利点がある。
また、横型トレンチＭＩＳＦＥＴ内に保護ダイオードを形成し、横型トレンチＭＩＳＦＥＴのアバランシェ電圧より保護ダイオードのアバランシェ電圧を低くすることで、これらの占める占有面積を小さくして、ＥＳＤ耐量を向上させることができる。
実施の最良の形態は、複数のトレンチを形成し、ＥＳＤ耐量の向上を図るために、トレンチの終端部を無して、トレンチの平面形状をループ状とする。また、このループの曲率半径を大きくする。また、保護ダイオードを横型トレンチＭＩＳＦＥＴ内に形成することで、これらの占有面積を縮小して、ＥＳＤ耐量の向上を図ることである。以下、実施例を用いて説明する。
図１は、この発明の第１実施例の半導体装置の要部断面図である。高濃度のｐ+ 基板１の上にｐエピタキシャル層３が形成され、ウエハプロセス中の熱処理によりｐ+ 基板１からｐエピタキシャル層３に向けて拡散した不純物により形成されたｐ層２が、ｐ+ 基板１とｐエピタキシャル層３の間に形成されている。
本実施例ではトレンチ構造をした横型のｎ−ＭＩＳＦＥＴ１５を保護するトレンチ構造の縦型の保護ダイオード１７が示されている。前記ｎ−ＭＩＳＦＥＴ１５は、トレンチ底部にｎドレイン領域（ｎ+ 領域８とｎ領域６）とウエハ表面にｎソース領域（ｎ+ 領域８）が形成され、ゲート酸化膜２０はトレンチ１９の側壁に形成され、そのゲート酸化膜２０上にゲート電極２１が形成されている。
このｎ−ＭＩＳＦＥＴ１５を保護する保護ダイオード１７のカソード領域としてｎ領域７が形成され、このｎ領域７とトレンチ１９内に埋め込まれたタングステンなどの金属膜２３とをオーミック接触させるためにトレンチ底面と接してｎ+ 領域８が形成されている。このｎ+ 領域８の周囲にｎ領域７が形成され、ｎ領域７とｐ+ 基板１から拡散したｐ層２が接して保護ダイオード１７のｐｎ接合が形成されている。
本実施例ではトレンチ構造をした横型のｎ−ＭＩＳＦＥＴ１５を保護するトレンチ構造の縦型の保護ダイオード１７が示されている。前記ｎ−ＭＩＳＦＥＴ１５は、トレンチ底部にｎドレイン領域（ｎ+ 領域８とｎ領域６）とウエハ表面にｎソース領域（ｎ+ 領域８）が形成され、ゲート酸化膜２０はトレンチ１９の側壁に形成され、そのゲート酸化膜２０上にゲート電極２１が形成されている。
このｎ−ＭＩＳＦＥＴ１５を保護する保護ダイオード１７のカソード領域としてｎ領域７が形成され、このｎ領域７とトレンチ１９内に埋め込まれたタングステンなどの金属膜２３とをオーミック接触させるためにトレンチ底面と接してｎ+ 領域８が形成されている。このｎ+ 領域８の周囲にｎ領域７が形成され、ｎ領域７とｐ+ 基板１から拡散したｐ層２が接して保護ダイオード１７のｐｎ接合が形成されている。
尚、必ずしも、ｎ領域７とｐ層２とは必ずしも接する必要はない。また、図１に示すようにｎ領域７が互いに横方向に接続していると、カソード領域（ｎ領域７）の面積が拡がり動作抵抗を小さくできる。しかし、必ずしも接続させなくてもよい。
保護ダイオード１７は、カソードとして機能するｎ領域７はトレンチ１９の底部に形成され、このｎ領域７はｎ+ 領域８を介して金属膜２３と接続しているために、トレンチ１９を形成しない場合と比べると動作抵抗を低減できて、ＥＳＤ耐量を高くすることができる。
図２は、図１の半導体装置の等価回路図である。保護ダイオード１７のカソードＫはｎ−ＭＩＳＦＥＴ１５のドレインＤと接続し、保護ダイオード１７のアノードＡはｎ−ＭＩＳＦＥＴ１５のソースＳと接続している。ｎ−ＭＩＳＦＥＴ１５のドレイン−ソース間にＥＳＤサージが印加された場合、ｎ−ＭＩＳＦＥＴ１５よりもアバランシェ電圧が低い保護ダイオード１７がアバランシェに突入してアバランシェ電流を流す。保護ダイオード１７は動作抵抗が低いため、アバランシェ電流が増加しても、カソード・アノード間（ｎ−ＭＩＳＦＥＴ１５のＳ−Ｄ間）に印加される電圧の上昇を低く抑えることができる。これにより、ｎ−ＭＩＳＦＥＴ１５には耐圧以上の電圧が印加されずＥＳＤサージによる破壊からｎ−ＭＩＳＦＥＴ１５は保護される。尚、図中のＧはゲートである。
保護ダイオード１７は、カソードとして機能するｎ領域７はトレンチ１９の底部に形成され、このｎ領域７はｎ+ 領域８を介して金属膜２３と接続しているために、トレンチ１９を形成しない場合と比べると動作抵抗を低減できて、ＥＳＤ耐量を高くすることができる。
図２は、図１の半導体装置の等価回路図である。保護ダイオード１７のカソードＫはｎ−ＭＩＳＦＥＴ１５のドレインＤと接続し、保護ダイオード１７のアノードＡはｎ−ＭＩＳＦＥＴ１５のソースＳと接続している。ｎ−ＭＩＳＦＥＴ１５のドレイン−ソース間にＥＳＤサージが印加された場合、ｎ−ＭＩＳＦＥＴ１５よりもアバランシェ電圧が低い保護ダイオード１７がアバランシェに突入してアバランシェ電流を流す。保護ダイオード１７は動作抵抗が低いため、アバランシェ電流が増加しても、カソード・アノード間（ｎ−ＭＩＳＦＥＴ１５のＳ−Ｄ間）に印加される電圧の上昇を低く抑えることができる。これにより、ｎ−ＭＩＳＦＥＴ１５には耐圧以上の電圧が印加されずＥＳＤサージによる破壊からｎ−ＭＩＳＦＥＴ１５は保護される。尚、図中のＧはゲートである。
つぎに、図１の保護ダイオードの要部平面図について説明する。
図３１は、終端部があるトレンチを複数個形成した場合の要部平面図である。ウエハ表面に段差を形成しないために、細長形状のトレンチ１９を複数形成する。しかしながら、このような平面形状の場合、トレンチの深さが５μｍ以上となると、トレンチエッチングやその後のトレンチ側壁に形成されたダメージを除去する工程において、終端部のトレンチ１９底部のコーナーでは形状異常あるいは残渣が出来やすい。その様子の概略を図３２、図３３に示す。トレンチ１９底部のコーナーで形状異常や残渣が発生しやすいのは、コーナー部は形状の特異点でありエッチングの進み方がトレンチ１９底部の他の場所より遅いことなどが原因と考えられる。残渣の成分はシリコン基板の場合、シリコンやシリコン酸化物が主である。
図３１は、終端部があるトレンチを複数個形成した場合の要部平面図である。ウエハ表面に段差を形成しないために、細長形状のトレンチ１９を複数形成する。しかしながら、このような平面形状の場合、トレンチの深さが５μｍ以上となると、トレンチエッチングやその後のトレンチ側壁に形成されたダメージを除去する工程において、終端部のトレンチ１９底部のコーナーでは形状異常あるいは残渣が出来やすい。その様子の概略を図３２、図３３に示す。トレンチ１９底部のコーナーで形状異常や残渣が発生しやすいのは、コーナー部は形状の特異点でありエッチングの進み方がトレンチ１９底部の他の場所より遅いことなどが原因と考えられる。残渣の成分はシリコン基板の場合、シリコンやシリコン酸化物が主である。
形状異常や残渣は１ヶ所でもあると、トレンチ１９底部に形成するｎ領域７（カソード領域）とｐエピタキシャル層３とのｐｎ接合が正規の形状に形成されず、保護ダイオード１７にＥＳＤサージが印加されたときに、その箇所で電界が集中する原因となる。そのような電界が集中する場所では、保護ダイオード１７のアバランシェ電流がその箇所に集中して流れるため、保護ダイオード１７が破壊しやすくなってしまう。
また、上記のような形状異常や残渣が特になかったとしてもトレンチ終端部のトレンチ底部はｎ領域７（カソード領域）の曲率半径が小さく電界集中が起き易い場所である。
このように、終端部のあるトレンチ１９に形成された保護ダイオード１７では高いＥＳＤ耐量を持つことができず、静電保護素子としての役割を果たすことができない。
これを解決する方法として、トレンチ１９に終端部ができないようにトレンチ１９の平面形状をループ状にするとよい。つぎに、図１の保護ダイオード１７をループ状のトレンチ１９にした場合について説明する。
また、上記のような形状異常や残渣が特になかったとしてもトレンチ終端部のトレンチ底部はｎ領域７（カソード領域）の曲率半径が小さく電界集中が起き易い場所である。
このように、終端部のあるトレンチ１９に形成された保護ダイオード１７では高いＥＳＤ耐量を持つことができず、静電保護素子としての役割を果たすことができない。
これを解決する方法として、トレンチ１９に終端部ができないようにトレンチ１９の平面形状をループ状にするとよい。つぎに、図１の保護ダイオード１７をループ状のトレンチ１９にした場合について説明する。
図３、図４、図５、図６は、図１の保護ダイオードのそれぞれ異なる要部平面図である。前記した図１の保護ダイオード１７は、図３〜図６の各平面図のＡ−Ａ線で切断した要部断面図である。
図３は対向する終端部がある２つのトレンチのその終端部を接続したトレンチ１９を４個形成した場合であり、図４は同心円状に３個のトレンチ１９を形成した場合であり、図５は１個のトレンチ１９を蛇行させて形成した場合であり、図６はドーナッツ状に５個のトレンチを形成した場合である。いづれの平面形状もループ状をしており終端部がない（トレンチが切れ目なく連続的に形成されている）ため、保護ダイオードにＥＳＤサージが印加されたときに、局部的な電界集中が起き難く、静電保護素子として優れている。
また、図４に示す平面形状では、トレンチ１９が同心円状に形成されており、トレンチ１９の方向が変わる４隅の場所の曲率半径を図３よりも大きくしやすい特徴がある。この曲率半径は大きいほど、電界集中を抑えられる。
図３は対向する終端部がある２つのトレンチのその終端部を接続したトレンチ１９を４個形成した場合であり、図４は同心円状に３個のトレンチ１９を形成した場合であり、図５は１個のトレンチ１９を蛇行させて形成した場合であり、図６はドーナッツ状に５個のトレンチを形成した場合である。いづれの平面形状もループ状をしており終端部がない（トレンチが切れ目なく連続的に形成されている）ため、保護ダイオードにＥＳＤサージが印加されたときに、局部的な電界集中が起き難く、静電保護素子として優れている。
また、図４に示す平面形状では、トレンチ１９が同心円状に形成されており、トレンチ１９の方向が変わる４隅の場所の曲率半径を図３よりも大きくしやすい特徴がある。この曲率半径は大きいほど、電界集中を抑えられる。
また、図６に示す平面形状は、図３、図４、図５のように直線部分と円弧部分が混在するのでなく、円形のみである。この円形の半径を大きくすることで電界集中を抑えることができる。尚、これらの平面形状は、以下に説明する各実施例に適用できる。
図７〜図１８は、図１の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。
高濃度のｐ+ 基板１としては、ｐ型不純物濃度が１×１０19ｃｍ-3程度の基板を用いる。このｐ+ 基板１上にｐエピタキシャル層３を形成する。このｐエピタキシャル層３は、ｐ型不純物（例えばボロン）の濃度を７×１０15ｃｍ-3程度とする（図７）。
まず、トレンチ１９を形成する前に、ｐオフセット領域５を形成するために、ドーズ量１×１０13ｃｍ-2程度のボロンのイオン注入をｎ−ＭＩＳＦＥＴ１５を形成する箇所に行う（図８）。
図７〜図１８は、図１の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。
高濃度のｐ+ 基板１としては、ｐ型不純物濃度が１×１０19ｃｍ-3程度の基板を用いる。このｐ+ 基板１上にｐエピタキシャル層３を形成する。このｐエピタキシャル層３は、ｐ型不純物（例えばボロン）の濃度を７×１０15ｃｍ-3程度とする（図７）。
まず、トレンチ１９を形成する前に、ｐオフセット領域５を形成するために、ドーズ量１×１０13ｃｍ-2程度のボロンのイオン注入をｎ−ＭＩＳＦＥＴ１５を形成する箇所に行う（図８）。
つぎに、深さ２μｍ程度のｎ−ＭＩＳＦＥＴ用のトレンチ１９を図示しない酸化膜をマスクとして形成する（図９）。
つぎに、このトレンチ底部に、ｎドレイン領域となるｎ領域６（ｎ−ｂｏｄｙと言われている）を形成するためにドーズ量２×１０13ｃｍ-2程度のリン（Ｐ）のイオン注入を行い、保護ダイオード用のトレンチ底部にもカソード領域となるｎ領域７を形成するために、ドーズ量１×１０15ｃｍ-2程度のリン（ｐ）のイオン注入を行う。その後で、１１５０℃で１時間程度のドライブ（熱処理）を行い、ｐオフセット領域５、、ｎ領域６およびｎ領域７の各領域を形成する。このとき、ｐ+ 基板１とｐエピタキシャル層３の間に、ｐ+ 基板１からのボロンの拡散によりｐ層２が形成される。ｎ領域７はそのｐ層２と接してｐｎ接合が形成される（離して形成することもある）。これが保護ダイオード１７のｐｎ接合となる（図１０）。
つぎに、このトレンチ底部に、ｎドレイン領域となるｎ領域６（ｎ−ｂｏｄｙと言われている）を形成するためにドーズ量２×１０13ｃｍ-2程度のリン（Ｐ）のイオン注入を行い、保護ダイオード用のトレンチ底部にもカソード領域となるｎ領域７を形成するために、ドーズ量１×１０15ｃｍ-2程度のリン（ｐ）のイオン注入を行う。その後で、１１５０℃で１時間程度のドライブ（熱処理）を行い、ｐオフセット領域５、、ｎ領域６およびｎ領域７の各領域を形成する。このとき、ｐ+ 基板１とｐエピタキシャル層３の間に、ｐ+ 基板１からのボロンの拡散によりｐ層２が形成される。ｎ領域７はそのｐ層２と接してｐｎ接合が形成される（離して形成することもある）。これが保護ダイオード１７のｐｎ接合となる（図１０）。
つぎに、ＬＯＣＯＳ酸化膜１３を形成した後で、ゲート酸化膜を形成し、その上に高濃度のｎ型不純物をドープしたポリシリコンを０．３μｍ成長する（図１１）。
つぎに、ポリシリコンを異方性エッチングによりトレンチの側壁だけに残し、ｎ−ＭＩＳＦＥＴ１５のゲート電極を形成する（保護ダイオード部のポリシリコンは機能的には不要）（図１２）。
つぎに、ウエハ表面およびトレンチ底面のコンタクト部に選択的にイオン注入を行う。ｎ型不純物（例えば砒素）をドーズ量３×１０15ｃｍ-2で、ｐ型不純物（例えばＢＦ2 ）をドーズ量３×１０15ｃｍ-2の条件でイオン注入する。さらに９００℃３０分程度のアニール処理を行い、ｎ+ 領域８、ｐ+ 領域９を形成する（図１３）。
つぎに、層間絶縁膜２２としてＢＰＳＧなどのＣＶＤ酸化膜を形成する（図１４）。
つぎに、ポリシリコンを異方性エッチングによりトレンチの側壁だけに残し、ｎ−ＭＩＳＦＥＴ１５のゲート電極を形成する（保護ダイオード部のポリシリコンは機能的には不要）（図１２）。
つぎに、ウエハ表面およびトレンチ底面のコンタクト部に選択的にイオン注入を行う。ｎ型不純物（例えば砒素）をドーズ量３×１０15ｃｍ-2で、ｐ型不純物（例えばＢＦ2 ）をドーズ量３×１０15ｃｍ-2の条件でイオン注入する。さらに９００℃３０分程度のアニール処理を行い、ｎ+ 領域８、ｐ+ 領域９を形成する（図１３）。
つぎに、層間絶縁膜２２としてＢＰＳＧなどのＣＶＤ酸化膜を形成する（図１４）。
つぎに、ウエハ表面をＣＭＰで平坦化する（図１５）。
つぎに、層間絶縁膜２２をエッチングしてトレンチ１９底部およびウエハ表面のコンタクト部を開口する（図１６）。
つぎに、コンタクト部にタングステン２３を埋め込む（図１７）。
つぎに、アルミ−シリコン−銅の合金を電極２４として形成し、さらに裏面に保護ダイオードのアノードに相当する電極１４を形成する（図１８）。保護ダイオード１７に形成される電極２４は、ＭＯＳＦＥＴのドレイン電極パッドとして用いられる。
以上が製造フローの概略である。
この製造方法では、ｎ−ＭＩＳＦＥＴ１５のトレンチエッチングと保護ダイオード１７のトレンチエッチングとを同じ工程で行えるため、製造コストの低減を図ることができる。
つぎに、層間絶縁膜２２をエッチングしてトレンチ１９底部およびウエハ表面のコンタクト部を開口する（図１６）。
つぎに、コンタクト部にタングステン２３を埋め込む（図１７）。
つぎに、アルミ−シリコン−銅の合金を電極２４として形成し、さらに裏面に保護ダイオードのアノードに相当する電極１４を形成する（図１８）。保護ダイオード１７に形成される電極２４は、ＭＯＳＦＥＴのドレイン電極パッドとして用いられる。
以上が製造フローの概略である。
この製造方法では、ｎ−ＭＩＳＦＥＴ１５のトレンチエッチングと保護ダイオード１７のトレンチエッチングとを同じ工程で行えるため、製造コストの低減を図ることができる。
前記の実施例では、ＭＩＳＦＥＴはｎチャネル型の場合であるが、これをｐチャネル型にした場合について説明する。
図１９は、ｐ−ＭＩＳＦＥＴを有する場合の半導体装置の要部断面図である。保護ダイオードは図１と同じである。
ｐ−ＭＩＳＦＥＴ１６を形成するためにｎウェル領域４を形成し、このｎウェル領域４内にｐ−ＭＩＳＦＥＴ１６を形成する。
この場合も、保護ダイオード１７のトレンチはループ状となっているため、電界集中が起きにくく、ＥＳＤ耐量を大きくすることができる。
図２０は図１９の半導体装置の等価回路図である。保護ダイオード１７のカソードとｐ−ＭＩＳＦＥＴ１６のソースが接続し、保護ダイオード１７のアノードとｐ−ＭＩＳＦＥＴ１６のドレインが接続している。ｐ−ＭＩＳＦＥＴ１６のソース−ドレイン間にＥＳＤサージが印加された場合、ｐ−ＭＩＳＦＥＴ１６よりもアバランシェ電圧が低い保護ダイオード１７がアバランシェに突入してアバランシェ電流を流す。保護ダイオード１７は動作抵抗が低いため、アバランシェ電流が増加しても、カソード・アノード間に印加される電圧の上昇を低く抑えることができる。これにより、ｐ−ＭＩＳＦＥＴ１６には耐圧以上の電圧が印加されなくなり、保護ダイオード１７によりＥＳＤサージからｐ−ＭＩＳＦＥＴ１６が保護される。
図１９は、ｐ−ＭＩＳＦＥＴを有する場合の半導体装置の要部断面図である。保護ダイオードは図１と同じである。
ｐ−ＭＩＳＦＥＴ１６を形成するためにｎウェル領域４を形成し、このｎウェル領域４内にｐ−ＭＩＳＦＥＴ１６を形成する。
この場合も、保護ダイオード１７のトレンチはループ状となっているため、電界集中が起きにくく、ＥＳＤ耐量を大きくすることができる。
図２０は図１９の半導体装置の等価回路図である。保護ダイオード１７のカソードとｐ−ＭＩＳＦＥＴ１６のソースが接続し、保護ダイオード１７のアノードとｐ−ＭＩＳＦＥＴ１６のドレインが接続している。ｐ−ＭＩＳＦＥＴ１６のソース−ドレイン間にＥＳＤサージが印加された場合、ｐ−ＭＩＳＦＥＴ１６よりもアバランシェ電圧が低い保護ダイオード１７がアバランシェに突入してアバランシェ電流を流す。保護ダイオード１７は動作抵抗が低いため、アバランシェ電流が増加しても、カソード・アノード間に印加される電圧の上昇を低く抑えることができる。これにより、ｐ−ＭＩＳＦＥＴ１６には耐圧以上の電圧が印加されなくなり、保護ダイオード１７によりＥＳＤサージからｐ−ＭＩＳＦＥＴ１６が保護される。
図２１は、この発明の第２実施例の半導体装置の要部断面図である。これはトレンチ型の保護ダイオード１７をプレーナー型のｎ−ＭＩＳＦＥＴ１８に適用した例である。この構造では、ｎ−ＭＩＳＦＥＴ１８がトレンチ１９を使用しないため、保護ダイオード１７のトレンチ１９を形成するためのトレンチエッチングが必要となる。また、ｎ−ＭＩＳＦＥＴがプレーナゲートであるので、ゲート電極１２を形成した後にトレンチ１９を形成することにより、保護ダイオードのトレンチ１９側壁には図１のようなゲート電極（ポリシリコン）は形成されていない。
この場合も、トレンチ１９はループ状となっているため、電界集中が起きにくく、ＥＳＤ耐量を大きくすることができる。
この場合も、トレンチ１９はループ状となっているため、電界集中が起きにくく、ＥＳＤ耐量を大きくすることができる。
図２２は、この発明の第３実施例の半導体装置の要部断面図である。被保護素子であるｎ−ＭＩＳＦＥＴ１８は実施例２と同じ構造であるが、保護ダイオード１７の断面構造が異なる。
本実施例では保護ダイオードのトレンチ１９は、ｐ+ 基板１にまで達している。トレンチ１９はシリコン酸化膜２２とその内側のタングステンなどの金属膜２３から形成されている。トレンチ１９の下方にはｎ+ 領域８およびｎ領域７が形成されていて、金属膜２３とｎ+ 領域８はオーミック接触している。保護ダイオード１７のｐｎ接合は、ｎ領域７とｐ+ 基板１の界面に形成される。前記の実施例２に比べて、深いトレンチ１９を形成し、抵抗の低いｐ+ 基板１内にｎ領域７が形成されるために、保護ダイオード１７の動作抵抗をより小さくできるという利点がある。
本実施例では保護ダイオードのトレンチ１９は、ｐ+ 基板１にまで達している。トレンチ１９はシリコン酸化膜２２とその内側のタングステンなどの金属膜２３から形成されている。トレンチ１９の下方にはｎ+ 領域８およびｎ領域７が形成されていて、金属膜２３とｎ+ 領域８はオーミック接触している。保護ダイオード１７のｐｎ接合は、ｎ領域７とｐ+ 基板１の界面に形成される。前記の実施例２に比べて、深いトレンチ１９を形成し、抵抗の低いｐ+ 基板１内にｎ領域７が形成されるために、保護ダイオード１７の動作抵抗をより小さくできるという利点がある。
この場合も、トレンチ１９はループ状となっているため、電界集中が起きにくく、ＥＳＤ耐量を大きくすることができる。
図２３は、この発明の第４実施例の半導体装置の要部断面図である。保護ダイオード１７のトレンチ１９の底部に露出したｐ層２の表面に、カソード領域となるｎ層３０をエピタキシャル成長法で形成する。
この構造は、カソード領域であるｎ領域３０の濃度分布をエピタキシャル成長により自由に変化させ、ｎ領域３０の濃度分布を最適化することで動作抵抗の低減を図ることができる。
また、実施例２、３のｎ領域７は、トレンチ底部へのイオン注入、熱拡散という工程を経て形成されるのに比べ、実施例４では比較的低温のエピタキシャル成長で形成することができるため、同一ウエハ上に形成される他のデバイスへの熱処理の影響を少なくすることができる。
この構造は、カソード領域であるｎ領域３０の濃度分布をエピタキシャル成長により自由に変化させ、ｎ領域３０の濃度分布を最適化することで動作抵抗の低減を図ることができる。
また、実施例２、３のｎ領域７は、トレンチ底部へのイオン注入、熱拡散という工程を経て形成されるのに比べ、実施例４では比較的低温のエピタキシャル成長で形成することができるため、同一ウエハ上に形成される他のデバイスへの熱処理の影響を少なくすることができる。
この場合も、トレンチ１９はループ状となっているため、電界集中が起きにくく、ＥＳＤ耐量を大きくすることができる。
図２４は、この発明の第５実施例の半導体装置の要部断面図である。図２１との違いは、ＳＯＩ基板を用い、保護ダイオード１７のトレンチ１９が埋め込み酸化膜（ＢＯＸ層３１）を貫通してｐ+ 基板１に達して形成されている点である。
この場合も、トレンチ１９はループ状となっているため、電界集中が起きにくく、ＥＳＤ耐量を大きくすることができる。
この場合も、トレンチ１９はループ状となっているため、電界集中が起きにくく、ＥＳＤ耐量を大きくすることができる。
図２５は、この発明の第６実施例の半導体装置の要部断面図である。図２３との違いは、ＳＯＩ基板を用い、保護ダイオード１７のトレンチ１９が埋め込み酸化膜（ＢＯＸ層３１）を貫通してｐ+ 基板１に達している点である。
この場合も、トレンチ１９はループ状となっているため、電界集中が起きにくく、ＥＳＤ耐量を大きくすることができる。
さて、ここまでの実施例では、被保護素子であるトレンチ構造の横型ＭＩＳＦＥＴ（ｎ−ＭＩＳＦＥＴ１５）とは別の場所に形成した縦型の保護ダイオード１７について説明したが、ｎ−ＭＩＳＦＥＴ１５と別の箇所に保護ダイオード１７を形成すると、ｎ−ＭＩＳＦＥＴ１５と保護ダイオード１７を合わせた領域のチップに対する占有面積は大きくなる。この占有面積を小さくするために、トレンチ構造の横型ＭＩＳＦＥＴ内に縦型の保護ダイオードを形成した構造にした場合について説明する。
この場合も、トレンチ１９はループ状となっているため、電界集中が起きにくく、ＥＳＤ耐量を大きくすることができる。
さて、ここまでの実施例では、被保護素子であるトレンチ構造の横型ＭＩＳＦＥＴ（ｎ−ＭＩＳＦＥＴ１５）とは別の場所に形成した縦型の保護ダイオード１７について説明したが、ｎ−ＭＩＳＦＥＴ１５と別の箇所に保護ダイオード１７を形成すると、ｎ−ＭＩＳＦＥＴ１５と保護ダイオード１７を合わせた領域のチップに対する占有面積は大きくなる。この占有面積を小さくするために、トレンチ構造の横型ＭＩＳＦＥＴ内に縦型の保護ダイオードを形成した構造にした場合について説明する。
従来のトレンチ構造の横型ＭＩＳＦＥＴのｎ−Ｂｏｄｙ６を保護ダイオード１７のカソードとし、ｐ+ 基板１を保護ダイオード１７のアノードとした場合は、ｎ−Ｂｏｄｙ６がｐエピタキシャル層３内（ｐ層３と接していない）に形成されているため、ｎ−ＭＩＳＦＥＴ１５のソースおよび保護ダイオード１７のアノードをＧＮＤとして、ｎ−Ｂｏｄｙ６（ｎ−ＭＩＳＦＥＴ１５のドレイン、保護ダイオード１７のカソードとなる）に高電圧を印加すると、ｎ−Ｂｏｄｙ６とｐエピタキシャル層３に形成されるｐｎ接合で、曲面となっている箇所に電界集中が起こり、この電界集中によるアバランシェでｎ−ＭＩＳＦＥＴが破壊（ＥＳＤ破壊）する。
トレンチ構造の横型ＭＩＳＦＥＴ内に縦型保護ダイオードを形成した場合でも、この曲面となっている箇所での電界集中を防止して、ＥＳＤ耐量を向上させることができる実施例について説明する。
トレンチ構造の横型ＭＩＳＦＥＴ内に縦型保護ダイオードを形成した場合でも、この曲面となっている箇所での電界集中を防止して、ＥＳＤ耐量を向上させることができる実施例について説明する。
図３４は、この発明の第７実施例の半導体装置の要部断面図である。まず、ｐ+ 基板１上にｐエピタキシャル層３を形成する。ｐエピタキシャル層にｎ−ＭＩＳＦＥＴ５５を形成するときの熱処理により、ｐ+ 基板１からｐエピタキシャル層３に向けて拡散した不純物により形成されたｐ層２が、ｐ+ 基板１とｐエピタキシャル層３の間に形成される。
ｐエピタキシャル層３にトレンチ構造の横型のｎ−ＭＩＳＦＥＴ５５を形成する。トレンチ１９の底部にドレイン領域であるｎ+ 領域８およびｎ−Ｂｏｄｙ６、ウエハ表面にソース領域であるｎ+ 領域８を形成し、ゲート酸化膜２０を介してゲート電極２１をトレンチ１９の側壁に形成し、ｎ−Ｂｏｄｙ６の底面とｐ層２とが接するようにｎ−Ｂｏｄｙ６を形成する。トレンチ１９の底部のｎ+ 領域８はトレンチ１９の内部を充填したタングステンなどの導電膜２３と電気的に接続し、導電膜２３上にドレイン電極となる金属電極２４を形成する。ゲート電極２１と導電膜２３は層間絶縁膜２２で電気的に絶縁されている。ｐエピタキシャル層３の表面層にｐ+ 層９を形成し、この上に金属電極２４を形成し、ｐ+ 基板１の裏面には保護ダイオード５７のアノード電極となる裏面電極１４を形成し、裏面電極１４とソース電極となる金属電極２４とｐ+ 層９上の金属電極２４はＧＮＤ電位にする。
ｐエピタキシャル層３にトレンチ構造の横型のｎ−ＭＩＳＦＥＴ５５を形成する。トレンチ１９の底部にドレイン領域であるｎ+ 領域８およびｎ−Ｂｏｄｙ６、ウエハ表面にソース領域であるｎ+ 領域８を形成し、ゲート酸化膜２０を介してゲート電極２１をトレンチ１９の側壁に形成し、ｎ−Ｂｏｄｙ６の底面とｐ層２とが接するようにｎ−Ｂｏｄｙ６を形成する。トレンチ１９の底部のｎ+ 領域８はトレンチ１９の内部を充填したタングステンなどの導電膜２３と電気的に接続し、導電膜２３上にドレイン電極となる金属電極２４を形成する。ゲート電極２１と導電膜２３は層間絶縁膜２２で電気的に絶縁されている。ｐエピタキシャル層３の表面層にｐ+ 層９を形成し、この上に金属電極２４を形成し、ｐ+ 基板１の裏面には保護ダイオード５７のアノード電極となる裏面電極１４を形成し、裏面電極１４とソース電極となる金属電極２４とｐ+ 層９上の金属電極２４はＧＮＤ電位にする。
この構造において、ｎ+ 層８とｎ−Ｂｏｄｙ６は保護ダイオード５７のカソード領域となり、ｐ+ 基板１とｐ層２は保護ダイオードのアノード領域となり、ドレイン電極となる金属電極２４はカソード電極を兼ねており、裏面電極１４はアノード電極となる。
ｎ−Ｂｏｄｙ６の底面がｐエピタキシャル層３より不純物濃度が高いｐ層２と接触しており、従って、ｎ−Ｂｏｄｙ６の曲面でのｐｎ接合の不純物濃度より底面での不純物濃度が高くなる。そのため、曲面でのｐエピタキシャル層３への空乏層の伸びより底面でのｐ層２への空乏層の伸びが小さくなる。
さらに、ｐ+ 基板１に達した空乏層の伸びは極めて小さくなるため、底面での電界強度が曲面での電界強度より高くなり、底面でアバランシェが起こる。このアバランシェは平坦な底面全体のｐｎ接合で起こり、アバランシェ電流は底面全体からアノード電極（裏面電極１４）へ流れる。そのため、保護ダイオードの抵抗が小さくなり、また、アバランシェ破壊が防止されて、ＥＳＤ耐量を向上させることができる。さらに、ｎ−Ｂｏｄｙ６とｐエピタキシャル層３のｐｎ接合では電界強度が高くならないために、ゲート酸化膜２０へのアバランシェ注入現象が抑制されて、ＥＳＤ耐量の向上に寄与する。
ｎ−Ｂｏｄｙ６の底面がｐエピタキシャル層３より不純物濃度が高いｐ層２と接触しており、従って、ｎ−Ｂｏｄｙ６の曲面でのｐｎ接合の不純物濃度より底面での不純物濃度が高くなる。そのため、曲面でのｐエピタキシャル層３への空乏層の伸びより底面でのｐ層２への空乏層の伸びが小さくなる。
さらに、ｐ+ 基板１に達した空乏層の伸びは極めて小さくなるため、底面での電界強度が曲面での電界強度より高くなり、底面でアバランシェが起こる。このアバランシェは平坦な底面全体のｐｎ接合で起こり、アバランシェ電流は底面全体からアノード電極（裏面電極１４）へ流れる。そのため、保護ダイオードの抵抗が小さくなり、また、アバランシェ破壊が防止されて、ＥＳＤ耐量を向上させることができる。さらに、ｎ−Ｂｏｄｙ６とｐエピタキシャル層３のｐｎ接合では電界強度が高くならないために、ゲート酸化膜２０へのアバランシェ注入現象が抑制されて、ＥＳＤ耐量の向上に寄与する。
尚、アバランシェ電流はｎ−ＭＩＳＦＥＴ５５のソース領域である上部のｎ+ 層８へ流れずに、保護ダイオード５７のアノード領域であるｐ+ 基板の方へ流れる。
図３５は、図３４の半導体装置の等価回路図である。ｎ−ＭＩＳＦＥＴ５５のドレイン（Ｄ）−ソース（Ｓ）間に逆並列に保護ダイオード５７が接続されたものである。
ｎ−ＭＩＳＦＥＴ５５のドレイン−ソース間にＥＳＤなどのサージ電圧が印加された場合、ｎ−ＭＩＳＦＥＴ５５の耐圧（ｎ−Ｂｏｄｙ６とｐエピタキシャル層３のｐｎ接合で決まる耐圧：アバランシェ電圧）よりも低い耐圧（ｎ−Ｂｏｄｙ６とｐ層２のｐｎ接合で決まる耐圧：アバランシェ電圧）の保護ダイオード５７にアバランシェ電流が流れる。保護ダイオード５７の抵抗を低くすることにより、保護ダイオード５７に流れるアバランシェ電流が増加してもその両端にかかる電圧の上昇を低く抑えられて、ｎ−ＭＩＳＦＥＴ５５の耐圧以上の電圧が印加されなくなりｎ−ＭＩＳＦＥＴ５５は保護される。
図３５は、図３４の半導体装置の等価回路図である。ｎ−ＭＩＳＦＥＴ５５のドレイン（Ｄ）−ソース（Ｓ）間に逆並列に保護ダイオード５７が接続されたものである。
ｎ−ＭＩＳＦＥＴ５５のドレイン−ソース間にＥＳＤなどのサージ電圧が印加された場合、ｎ−ＭＩＳＦＥＴ５５の耐圧（ｎ−Ｂｏｄｙ６とｐエピタキシャル層３のｐｎ接合で決まる耐圧：アバランシェ電圧）よりも低い耐圧（ｎ−Ｂｏｄｙ６とｐ層２のｐｎ接合で決まる耐圧：アバランシェ電圧）の保護ダイオード５７にアバランシェ電流が流れる。保護ダイオード５７の抵抗を低くすることにより、保護ダイオード５７に流れるアバランシェ電流が増加してもその両端にかかる電圧の上昇を低く抑えられて、ｎ−ＭＩＳＦＥＴ５５の耐圧以上の電圧が印加されなくなりｎ−ＭＩＳＦＥＴ５５は保護される。
図３６は、図３４の半導体装置のトレンチ形状の要部平面図であり、同図（ａ）は終端部を有するトレンチの場合、同図（ｂ）はループ状のトレンチの場合である。
終端部を有するトレンチ（同図（ａ））より、切れ目なく連続的に形成されたループ状のトレンチ（同図（ｂ））の方が、電界集中が起き易いトレンチ終端部がないため、電流集中が起きにくく電流がより均一に流れる構造とすることができ、ＥＳＤ耐量を向上させることができる。
図３７〜図４６は、図３４の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。
ｐ+ 基板１としては、例えばｐ型不純物（例えばボロン）濃度が１×１０19ｃｍ-3程度の基板を用いる。ｐエピタキシャル３層は、例えばｐ型不純物の濃度を７×１０15ｃｍ-3程度とする（図３７）。
終端部を有するトレンチ（同図（ａ））より、切れ目なく連続的に形成されたループ状のトレンチ（同図（ｂ））の方が、電界集中が起き易いトレンチ終端部がないため、電流集中が起きにくく電流がより均一に流れる構造とすることができ、ＥＳＤ耐量を向上させることができる。
図３７〜図４６は、図３４の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。
ｐ+ 基板１としては、例えばｐ型不純物（例えばボロン）濃度が１×１０19ｃｍ-3程度の基板を用いる。ｐエピタキシャル３層は、例えばｐ型不純物の濃度を７×１０15ｃｍ-3程度とする（図３７）。
トレンチ形成前に、ｐ−ｏｆｆ５を形成するために、ドーズ量１×１０13ｃｍ-2程度のボロンのイオン注入をｎ−ＭＩＳＦＥＴ５５形成部に行う（図３８）。
次に、深さ２μｍ程度のトレンチ１９を形成する（図３９）。
次に、ｎ−ＭＩＳＦＥＴ５５用のトレンチ底部にドーズ量２×１０12ｃｍ-2程度のリン（Ｐ）のイオン注入を行い（ｎ−Ｂｏｄｙ６）、１１５０℃１時間程度のドライブを行い、Ｐ−ｏｆｆ５、ｎ−Ｂｏｄｙ６の各領域を形成する。このとき、ｐ+ 基板１とｐエピタキシャル層３の間に、ｐ基板１からのボロンの拡散によりｐ層２が形成される。ｎ−Ｂｏｄｙ６は、ｐ+ 基板１またはｐ層２と接し、保護ダイオード５７のｐｎ接合を形成する（図４０）。
次に、ウエハ表面に選択酸化膜１３を成長させる（図４１）
次に、ゲート酸化膜２０を形成しその上に高濃度のｎ型不純物をドープしたポリシリコン２１を０．３μｍ成長する（図４２）。
次に、深さ２μｍ程度のトレンチ１９を形成する（図３９）。
次に、ｎ−ＭＩＳＦＥＴ５５用のトレンチ底部にドーズ量２×１０12ｃｍ-2程度のリン（Ｐ）のイオン注入を行い（ｎ−Ｂｏｄｙ６）、１１５０℃１時間程度のドライブを行い、Ｐ−ｏｆｆ５、ｎ−Ｂｏｄｙ６の各領域を形成する。このとき、ｐ+ 基板１とｐエピタキシャル層３の間に、ｐ基板１からのボロンの拡散によりｐ層２が形成される。ｎ−Ｂｏｄｙ６は、ｐ+ 基板１またはｐ層２と接し、保護ダイオード５７のｐｎ接合を形成する（図４０）。
次に、ウエハ表面に選択酸化膜１３を成長させる（図４１）
次に、ゲート酸化膜２０を形成しその上に高濃度のｎ型不純物をドープしたポリシリコン２１を０．３μｍ成長する（図４２）。
次に、ポリシリコンを異方性エッチングによりトレンチ１９の側壁だけに残し、これがｎ−ＭＩＳＦＥＴ５５のゲート電極２１となる（図４３）。
次にウエハ表面およびトレンチ底面のコンタクト部に選択的にイオン注入を行う。ｎ型不純物（例えば砒素）をドーズ量３×１０15ｃｍ-2、ｐ型不純物（例えばＢＦ2 ）をドーズ量３×１０15ｃｍ-2の条件でイオン注入する。さらに９００℃３０分程度のアニール処理を行い、ｎ+ 領域８、ｐ+ 領域９を形成する（図４４）。
次に、層間絶縁膜としてＢＰＳＧなどのＣＶＤ酸化膜２２を形成した後、ウエハ表面をＣＭＰで平坦化する。そして酸化膜をエッチングしてトレンチ底およびウエハ表面のコンタクト部を開口する。コンタクト部にはタングステン２３を埋め込む（図４５）。
次に、アルミ−シリコン−銅の合金を金属電極２４としてソース領域となるｎ+ 層８上とｐ+ 層９上に形成し、ウエハ裏面に裏面電極１４を形成する（図４６）。
次にウエハ表面およびトレンチ底面のコンタクト部に選択的にイオン注入を行う。ｎ型不純物（例えば砒素）をドーズ量３×１０15ｃｍ-2、ｐ型不純物（例えばＢＦ2 ）をドーズ量３×１０15ｃｍ-2の条件でイオン注入する。さらに９００℃３０分程度のアニール処理を行い、ｎ+ 領域８、ｐ+ 領域９を形成する（図４４）。
次に、層間絶縁膜としてＢＰＳＧなどのＣＶＤ酸化膜２２を形成した後、ウエハ表面をＣＭＰで平坦化する。そして酸化膜をエッチングしてトレンチ底およびウエハ表面のコンタクト部を開口する。コンタクト部にはタングステン２３を埋め込む（図４５）。
次に、アルミ−シリコン−銅の合金を金属電極２４としてソース領域となるｎ+ 層８上とｐ+ 層９上に形成し、ウエハ裏面に裏面電極１４を形成する（図４６）。
図４７は、この発明の第８実施例の半導体装置の要部断面図である。ｎ−ＭＩＳＦＥＴ３５は、ｎ−Ｂｏｄｙ６の曲面部にｎ−Ｂｏｄｙ６よりも低濃度のｎ−ｏｆｆ１０を形成している点が、図３４のｎ−ＭＩＳＦＥＴ５５とは異なる。ｐ層２と接する底面は高濃度のｎ−Ｂｏｄｙ６である。
図４８は、保護ダイオード５７、保護ダイオード５７を除くｎ−ＭＩＳＦＥＴ３５単体（ｐ層２が無く、ｎ−ｏｆｆ１０がｐ+ 基板１に接していない場合）のそれぞれのＩ−Ｖ特性図である。
図４８に示すように、ｎ−ＭＩＳＦＥＴ３５単体の耐圧が保護ダイオード５７の耐圧より高い程、ｎ−ＭＩＳＦＥＴ３５の保護として好ましい。ｎ−ｏｆｆ１０を追加することでｎ−ＭＩＳＦＥＴ３５単体の耐圧を保護ダイオード５７の耐圧よりも十分高くすることが可能になるため、ＥＳＤ耐量を高めることができる。
図４８は、保護ダイオード５７、保護ダイオード５７を除くｎ−ＭＩＳＦＥＴ３５単体（ｐ層２が無く、ｎ−ｏｆｆ１０がｐ+ 基板１に接していない場合）のそれぞれのＩ−Ｖ特性図である。
図４８に示すように、ｎ−ＭＩＳＦＥＴ３５単体の耐圧が保護ダイオード５７の耐圧より高い程、ｎ−ＭＩＳＦＥＴ３５の保護として好ましい。ｎ−ｏｆｆ１０を追加することでｎ−ＭＩＳＦＥＴ３５単体の耐圧を保護ダイオード５７の耐圧よりも十分高くすることが可能になるため、ＥＳＤ耐量を高めることができる。
図４９は、この発明の第９実施例の半導体装置の要部断面図である。図３４のｎ−ＭＩＳＦＥ５５とはトレンチ１９の底部の保護ダイオード４０の構造が異なる。すなわち、ｐ+ 基板１とｐエピタキシャル層３の間にｎ型の埋め込み層３２が形成され、ｎ−Ｂｏｄｙ６がこの埋め込み層３２と接している。この埋め込み層３２の不純物濃度を所定の値とすることで、ｎ−Ｂｏｄｙ６の曲面よりも低い電圧で埋め込み層３２とｐ+ 基板１のｐｎ接合でアバランシェを起こすことができる。この埋め込み層３２とｐ+ 基板のｐｎ接合は平坦で広い面積であるためアバランシェ破壊は起きにくく、またアバランシェ電流が広い面積で流れるために保護ダイオード４０の抵抗は小さくなる。そのため、ＥＳＤ耐量を向上させることができる。
図５０は、この発明の第１０実施例の半導体装置の要部断面図である。図４９との違いは、図４９のｎ−ＭＩＳＦＥＴ３５のｎ−Ｂｏｄｙ６の曲面部にｎ−Ｂｏｄｙ６よりも低濃度のｎ−ｏｆｆ１０を形成している点である。このｎ−ｏｆｆ１０を入れることにより、保護ダイオード４０を除いたｎ−ＭＩＳＦＥＴ３５単体の耐圧を低下させることなく、ｎ−Ｂｏｄｙ６の濃度を高くすることができる。これによって、保護ダイオード４０の抵抗を下げることができ、ＥＳＤ耐量を図４９の半導体装置よりも高くすることができる。
図５１は、この発明の第１１実施例の半導体装置の要部断面図である。図４９との違いは、埋め込み層３２をｎ−Ｂｏｄｙ６の底面と接触する箇所付近に選択的に形成した部分埋め込み層３２ａとした点である。こうすると、部分埋め込み層３２ａとｐ+ 基板１との接合容量が小さくなり、ｎ−ＭＩＳＦＥＴ５５の高周波特性が改善される。
図５２は、この発明の第１２実施例の半導体装置の要部断面図である。図５１との違いは、図５１のｎ−ＭＩＳＦＥＴ５５のｎ−Ｂｏｄｙ６の曲面部にｎ−Ｂｏｄｙ６よりも低濃度のｎ−ｏｆｆ１０を形成している点である。このｎ−ｏｆｆ１０を入れることにより、保護ダイオード４０を除いたｎ−ＭＩＳＦＥＴ３５単体の耐圧を低下させることなく、ｎ−Ｂｏｄｙ６の濃度を高くすることができる。これによって、保護ダイオード４０の抵抗を下げることができ、ＥＳＤ耐量を図５１の半導体装置よりも高くすることができる。
図５３は、この発明の第１３実施例の半導体装置の要部断面図である。ｐ+ 基板１上に選択的に酸化膜５８を形成し、その上にｐエピタキシャル層３を形成したものを用いて、酸化膜５８が形成さていない箇所のｐエピタキシャル層３にｎ−ＭＩＳＦＥＴ５５を形成する。ｐエピタキシャル層３とｐ+ 基板１の間に染みだし層であるｐ層２が形成される。このｎ−ＭＩＳＦＥＴ５５のｎ−Ｂｏｄｙ６の底面とｐ層２と接触させる。
このように選択的に酸化膜５８を埋め込んだＳＯＩ基板を用いることで、ｎ−ＭＩＳＦＥＴ５５と縦型の保護ダイオード５７を形成することができる。
この場合も、図５１の部分的に埋め込み層３２ａを形成した場合と同様の効果が期待できる。
このように選択的に酸化膜５８を埋め込んだＳＯＩ基板を用いることで、ｎ−ＭＩＳＦＥＴ５５と縦型の保護ダイオード５７を形成することができる。
この場合も、図５１の部分的に埋め込み層３２ａを形成した場合と同様の効果が期待できる。
図５４は、この発明の第１４実施例の半導体装置の要部断面図である。図５３との違いは、図５３のｎ−ＭＩＳＦＥＴ５５のｎ−Ｂｏｄｙ６の曲面部にｎ−Ｂｏｄｙ６よりも低濃度のｎ−ｏｆｆ１０を形成している点である。このｎ−ｏｆｆ１０を入れることにより、保護ダイオード４０を除いたｎ−ＭＩＳＦＥＴ３５単体の耐圧を低下させることなく、ｎ−Ｂｏｄｙ６の濃度を高くすることができる。これによって、保護ダイオード５７の抵抗を下げることができ、ＥＳＤ耐量を図５３の半導体装置よりも高くすることができる。 尚、前記の全ての実施例の導電型を逆にして、ｐ−ＭＩＳＦＥＴを形成した場合は、ｐ−Ｂｏｄｙがｐ−ＭＩＳＦＥＴのｐドレイン領域であり、保護ダイオードのアノード領域である。また、ｎ+ 基板が保護ダイオードのカソード領域となり、前記の実施例と同様の効果が得られることは勿論である。
１、１０１ ｐ+ 基板
２、１０２ ｐ+ 基板から拡散したｐ層
３、１０３ ｐエピタキシャル層
４、１０５ ｎウエル領域
５ ｐオフセット領域
６、１０４ ｎ領域（ｎ−ｂｏｄｙ）
７、１１８ ｎ領域
８、１０８ ｎ+ 領域
９、１０９ ｐ+ 領域
１０ ｎオフセット領域
１１ ｐ領域（ｐ−ｂｏｄｙ）
１３、１０７ ＬＯＣＯＳ酸化膜
１４ １１１ 裏面電極
１５、３５、５５ ｎ−ＭＩＳＦＥＴ
１６ ｐ−ＭＩＳＦＥＴ
１７、４０、５７、１１２ 保護ダイオード
１８ ｎ−ＭＩＳＦＥＴ
１９、１１９ トレンチ
２０ ゲート酸化膜
２１ ゲート電極
２２ 層間絶縁膜
２３ １１５ 金属膜
２４ １１０ 金属電極
２５ １０６ ｐウエル領域
３０ ｎ層（エピタキシャル層）
３１ ＢＯＸ層
１１４ 絶縁膜
２、１０２ ｐ+ 基板から拡散したｐ層
３、１０３ ｐエピタキシャル層
４、１０５ ｎウエル領域
５ ｐオフセット領域
６、１０４ ｎ領域（ｎ−ｂｏｄｙ）
７、１１８ ｎ領域
８、１０８ ｎ+ 領域
９、１０９ ｐ+ 領域
１０ ｎオフセット領域
１１ ｐ領域（ｐ−ｂｏｄｙ）
１３、１０７ ＬＯＣＯＳ酸化膜
１４ １１１ 裏面電極
１５、３５、５５ ｎ−ＭＩＳＦＥＴ
１６ ｐ−ＭＩＳＦＥＴ
１７、４０、５７、１１２ 保護ダイオード
１８ ｎ−ＭＩＳＦＥＴ
１９、１１９ トレンチ
２０ ゲート酸化膜
２１ ゲート電極
２２ 層間絶縁膜
２３ １１５ 金属膜
２４ １１０ 金属電極
２５ １０６ ｐウエル領域
３０ ｎ層（エピタキシャル層）
３１ ＢＯＸ層
１１４ 絶縁膜
Claims (24)
- 被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護用ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、
第１導電型の半導体基板と、前記半導体基板の表面から内部に向かって形成されたトレンチと、前記トレンチ底部の前記半導体基板内部に形成された第２導電型の第１半導体領域と、前記半導体基板と前記第１半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備え、前記トレンチの開口部の平面形状がループ状であることを特徴とする半導体装置。 - 被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、
第１導電型の半導体基板と、前記半導体基板上に絶縁層を介して形成された半導体層と、該半導体層の表面から前記絶縁層を貫通して前記半導体基板に達するトレンチと、前記トレンチ底部の半導体基板内部に形成された第２導電型の第１半導体領域と、前記半導体基板と前記第１半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備え、前記トレンチの開口部の平面形状がループ状であることを特徴とする半導体装置。 - 被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、
第１導電型の半導体基板と、前記半導体基板の表面から内部に向かって形成されたトレンチと、前記トレンチ底部の前記半導体基板上に形成された第２導電型の第２半導体領域と、前記半導体基板と前記第２半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備え、前記トレンチの開口部の平面形状がループ状であることを特徴とする半導体装置。 - 被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、
第１導電型の半導体基板と、前記半導体基板上に絶縁層を介して形成された半導体層と、該半導体層の表面から前記絶縁層を貫通して前記半導体基板に達するトレンチと、前記トレンチ底部の半導体基板上に形成された第２導電型の第２半導体領域と、前記半導体基板と前記第２半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備え、前記トレンチの開口部の平面形状がループ状であることを特徴とする半導体装置。 - 被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、
第１導電型の半導体基板と、前記半導体基板の表面から内部に向かって形成された複数のトレンチと、前記トレンチ底部の前記半導体基板内部に形成された第２導電型の第１半導体領域と、前記半導体基板と前記第１半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備えたことを特徴とする半導体装置。 - 被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、
第１導電型の半導体基板と、前記半導体基板上に絶縁層を介して形成された半導体層と、該半導体層の表面から前記絶縁層を貫通して前記半導体基板に達する複数のトレンチと、前記トレンチ底部の前記半導体基板内部に形成された第２導電型の第１半導体領域と、前記半導体基板と前記第１半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備えたことを特徴とする半導体装置。 - 被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、
第１導電型の半導体基板と、前記半導体基板の表面から内部に向かって形成された複数のトレンチと、前記トレンチ底部の前記半導体基板上に形成された第２導電型の第１半導体領域と、前記半導体基板と前記第１半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備えたことを特徴とする半導体装置。 - 被保護素子と、該被保護素子を過電圧から保護する保護ダイオードとを有し、該保護ダイオードのカソードと前記被保護素子の高電位側とが接続し、前記保護ダイオードのアノードが前記被保護素子の低電位側と接続して形成された半導体装置において、
第１導電型の半導体基板と、前記半導体基板上に絶縁層を介して形成された半導体層と、該半導体層の表面から前記絶縁層を貫通して前記半導体基板に達する複数のトレンチと、前記トレンチ底部の前記半導体基板上に形成された第２導電型の第２半導体領域と、前記半導体基板と前記第２半導体領域とで形成されたｐｎ接合を有する前記保護ダイオードとを備えたことを特徴とする半導体装置。 - 前記ループ状のトレンチが複数個形成されることを特徴とする請求項１または２のいずれか一項に記載の半導体装置。
- 前記ループ状のトレンチが複数個形成されることを特徴とする請求項３または４のいずれか一項に記載の半導体装置。
- 前記第１半導体領域同士が接することを特徴とする請求項５〜９のいずれか一項に記載の半導体装置。
- 前記第２半導体領域がエピタキシャル成長層であることを特徴とする請求項３，４，７および８のいずれか一項に記載の半導体装置。
- 前記トレンチと、前記トレンチ内に形成された前記第１もしくは第２半導体領域とオーミック接触する導電膜とを有することを特徴とする請求項１〜１２のいずれか一項に記載の半導体装置。
- 前記保護ダイオードは、前記被保護素子の電極パッドの下に形成されたことを特徴とする請求項１〜１３のいずれか一項に記載の半導体装置。
- 被保護素子であるトレンチ構造の横型ＭＩＳＦＥＴと、該被保護素子を過電圧から保護する縦型保護ダイオードとを具備する半導体装置において、
第１導電型の半導体基板と、該半導体基板より低い不純物濃度で該半導体基板上に形成される第１導電型の第１半導体層と、該第１半導体層より低い不純物濃度で該第１半導体層上に形成される第１導電型の第２半導体層と、該第２半導体層の表面から前記第１半導体層に向かって前記第２半導体層内に形成されるトレンチと、該トレンチの底部から側壁にわたって形成され、前記第１半導体層に接するように前記第２半導体層に形成される第２導電型の第１半導体領域と、前記トレンチ側壁と接し、前記第２半導体層の表面層に前記第１半導体領域と離して形成される第２導電型の第２半導体領域と、前記トレンチの側壁にゲート絶縁膜を介して形成されるゲート電極とを有する前記トレンチ構造の横型ＭＩＳＦＥＴと、前記第１半導体領域と前記第１半導体層とで形成されたｐｎ接合を有する前記縦型保護ダイオードとを具備する半導体装置であって、
前記第１半導体領域と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧より、前記第１半導体領域と前記第１半導体層で形成されるｐｎ接合のアバランシェ電圧が低いことを特徴とする半導体装置。 - 被保護素子であるトレンチ構造の横型ＭＩＳＦＥＴと、該被保護素子を過電圧から保護する縦型保護ダイオードとを具備する半導体装置において、
第１導電型の半導体基板と、該半導体基板上に形成される第２導電型の第３半導体層と、該第３半導体層上に前記半導体基板より低い不純物濃度で形成される第１導電型の第２半導体層と、該第２半導体層の表面から前記第３半導体層に向かって前記第２半導体層内に形成されるトレンチと、該トレンチの底部から側壁にわたって形成され、前記第３半導体層に接するように前記第２半導体層に形成される第２導電型の第１半導体領域と、前記トレンチ側壁と接し、前記第２半導体層の表面層に前記第１半導体領域と離して形成される第２導電型の第２半導体領域と、前記トレンチの側壁にゲート絶縁膜を介して形成されるゲート電極とを有する前記トレンチ構造の横型ＭＩＳＦＥＴと、前記第３半導体層と前記半導体基板とで形成されたｐｎ接合を有する前記縦型保護ダイオードとを具備する半導体装置であって、
前記第１半導体領域と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧より、前記第３半導体層と前記半導体基板で形成されるｐｎ接合のアバランシェ電圧が低いことを特徴とする半導体装置。 - 被保護素子であるトレンチ構造の横型ＭＩＳＦＥＴと、該被保護素子を過電圧から保護する縦型保護ダイオードとを具備する半導体装置において、
第１導電型の半導体基板と、該半導体基板上に選択的に形成される絶縁層と、該絶縁層のない前記半導体基板上に該半導体基板より低い不純物濃度で形成される第１導電型の第４半導体層と、該第４半導体層上と前記絶縁層上に前記第４半導体層より低い不純物濃度で形成される第１導電型の第２半導体層と、該第２半導体層の表面から前記第４半導体層に向かって前記第２半導体層内に形成されるトレンチと、該トレンチの底部から側壁にわたって形成され、前記第４半導体層に接するように前記第２半導体層に形成される第２導電型の第１半導体領域と、前記トレンチ側壁と接し、前記第２半導体層の表面層に前記第１半導体領域と離して形成される第２導電型の第２半導体領域と、前記トレンチの側壁にゲート絶縁膜を介して形成されるゲート電極とを有する前記トレンチ構造の横型ＭＩＳＦＥＴと、前記第４半導体層と前記半導体基板とで形成されたｐｎ接合を有する前記縦型保護ダイオードとを具備する半導体装置であって、
前記第１半導体領域と前記第２半導体層で形成されるｐｎ接合のアバランシェ電圧より、前記第１半導体領域と前記第４半導体層で形成されるｐｎ接合のアバランシェ電圧が低いことを特徴とする半導体装置。 - 前記第２半導体層内の前期第１半導体領域の周りに、前記第１半導体領域より低い不純物濃度の第２導電型の第３半導体領域を形成することを特徴とする請求項１５〜１７のいずれか一項に記載の半導体装置。
- 前記第２半導体層がエピタキシャル成長で形成されることを特徴とする請求項１５〜１７のいずれか一項に記載の半導体装置。
- 前記第１半導体層もしくは前記第４半導体層が熱処理時に前記半導体基板から不純物が染みだした不純物層であることを特徴とする請求項１５または１７に記載の半導体装置。
- 前記第３半導体層が、トレンチ底部下に形成される埋め込み層であることを特徴とする請求項１６に記載の半導体装置。
- 前記第２半導体領域を含み、前記トレンチの側壁と接し、前記第２半導体層より高い不純物濃度で形成される第１導電型の第４半導体領域を有することを特徴とする請求項１５〜２１のいずれか一項に記載の半導体装置。
- 前記トレンチの開口部の平面形状がループ状であることを特徴とする請求項１５〜２２のいずれか一項に記載の半導体装置。
- アバランシェ時に、前記第１半導体領域と前記第２半導体層で流れる電流の経路上の抵抗より、前記第１半導体領域と前記半導体基板の間に流れる電流の経路上の抵抗の方が小さいことを特徴とする請求項１５〜２３のいずれか一項に記載の半導体装置。
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