JP3489358B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、トレンチゲート構造のＭＯＳＦＥＴ
（ＵＭＯＳ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔ
ｅ ＢｉｐｏｌｏｒＴｒａｎｓｉｓｔｏｒ）等の、縦型
の絶縁ゲート半導体装置の製造方法に関する。

【０００２】

【背景技術】

（１）トレンチゲートを有するＵＭＯＳＦＥＴは従来の
プレーナ型パワーＭＯＳＦＥＴに比べ、オン抵抗を容易
に低減できることから、次世代パワーＭＯＳＦＥＴとし
て注目されている。

【０００３】ＵＭＯＳＦＥＴでは、オン抵抗を低減する
ことが重要であり、オン抵抗低減のための技術の一つと
して、「ソース（ｎ⁺）領域の平面パターンを梯子状に
する」というものがある（例えば、特開平７−２２３５
６７２号公報）。

【０００４】特開平７−２２３５６７２号公報では、ま
ず、梯子状のソース領域を形成し、その後、ソース形成
に使用した不純物拡散マスクを除去し、新たにトレンチ
加工用のマスクをフォトリソグラフィー技術により形成
し、トレンチ（溝）の加工を行っている。

【０００５】（２）一方、パワーＭＯＳＦＥＴの破壊耐
量を向上させるためには、Ｐ型ボディ層の表面部分の不
純物濃度を高めておくことが必要である。以下、このこ
とについて説明する。

【０００６】図２３（ａ）に縦型パワーＭＯＳＦＥＴ
（ＵＭＯＳＦＥＴ）の構成例を示す。複数のＭＯＳＦＥ
Ｔ５００ａ〜５００ｎによりインダクダンス性負荷Ｌが
駆動されるようになっており、一つのＭＯＳＦＥＴは、
Ｎ⁺基板４００，Ｎ^-エピタキシャル層４０２，ボディＰ
層４０４，ソース層（Ｎ⁺）４０６ａ，４０６ｂ，ゲー
ト絶縁膜４１０，ゲート電極４０８，ソース電極４１２
ａ，４１２ｂを有している。

【０００７】図中、参照番号Ｑ１，Ｑ２は寄生ＮＰＮト
ランジスタであり、参照番号Ｄ１，Ｄ２は寄生ダイオー
ドであり、参照番号Ｒは、ボディＰ層の寄生抵抗（ボデ
ィコンタクト抵抗を含む）である。なお、参照番号４２
０は電源である。

【０００８】図２３（ｂ）は図２３（ａ）のデバイスの
等価回路を示す。

【０００９】ＭＯＳＦＥＴ（Ｍ）のソース（Ｓ）とドレ
イン（Ｄ）との間に寄生ダイオードＤ１と抵抗Ｒが直列
に接続され、また、Ｄ１とＲの直列経路とは並列に、寄
生ＮＰＮトランジスタＱ１のコレクタ・エミッタ経路が
介在している。

【００１０】図２３（ａ）に示すように、ＭＯＳトラン
ジスタ（Ｍ）がオンからオフに変化すると、インダクダ
ンス負荷（Ｌ）の逆起電力に起因してブレークダウン電
流ＩＢ１が、ダイオードＤ１（Ｄ２）および抵抗Ｒ１
（Ｒ２）を介して流れる。このとき、抵抗Ｒ１（Ｒ２）
の両端に発生する電圧降下が寄生バイポーラトランジス
タＱ１（Ｑ２）のベース・エミッタ間電圧（Ｖ_BE）を越
えると、寄生バイポーラトランジスタＱ１（Ｑ２）がオ
ンし、過大なブレークダウン電流ＩＢ２がトランジスタ
Ｑ１（Ｑ２）に集中して流れ、ほとんどの場合、接合破
壊やシリコンや配線の溶融が生じて、素子が破壊され
る。

【００１１】特に、パワーＭＯＳＦＥＴ等を自動車制御
に用いる場合には、車載用負荷はモーターあるいはソレ
ノイドバルブ等のインダクタンス負荷が大半を占めるた
め、インダクタンス逆起電力により生じるアバランシェ
破壊を回避することは極めて重要である。アバランシェ
破壊は、上述したように、パワーＭＯＳＦＥＴ構造中に
存在する寄生バイポーラトランジスタの動作に伴い破壊
に至る現象であり、高破壊耐量を実現するにはこの寄生
バイポーラトランジスタ動作を抑制する必要がある。

【００１２】このためには、図２３（ａ），（ｂ）中の
抵抗Ｒ１（Ｒ２）の抵抗値を下げ、ブレークダウン電流
ＩＢ１が流れた場合の抵抗Ｒ１（Ｒ２）における電圧降
下が、寄生バイポーラトランジスタＱ１（Ｑ２）のベー
ス・エミッタ間電圧（Ｖ_BE）より低くなるようにしなけ
ればならない。よって、ボディＰ層４０４の表面のＰ型
不純物の濃度を高めて低抵抗化することが重要である。

【００１３】これまでのＭＯＳＦＥＴの製造方法では、
このＰ型ボディ領域の表面の高濃度化（Ｐ⁺層の形成）
は、フォトリソグラフィー技術を用いてマスクを形成
し、イオン打ち込み法により不純物をＰ型ボディ領域の
表面に導入することによって行なっている。

【００１４】

【発明が解決しようとする課題】上述のように、ボディ
Ｐ層の表面の不純物濃度を高める工程は、フォトリソグ
ラフィー技術を用いて行われるため、トレンチゲートに
対する位置合わせのマージン（余裕）を見込む必要があ
り、それがソース領域の縮小に限界を与えることにな
る。

【００１５】また、梯子状ソース領域とトレンチ（溝）
との位置合わせ誤差も考慮する必要があるため、このこ
ともソース領域のさらなる微細化の妨げとなる。

【００１６】本発明はこのような問題的に着目してなさ
れたものであり、その目的の一つは、さらなるデバイス
の微細化を可能とするための新規な要素プロセス技術を
提供することにあり、他の目的は、縦型パワーデバイス
の製造プロセスをセルフアライン化してデバイスの微細
化を促進し、トランジスタのオン抵抗のさらなる低減を
実現することにある。

【００１７】

【課題を解決するための手段】（１）本発明の半導体装
置の製造方法の一つは、トレンチゲート構造を有する半
導体装置の製造方法であって、第２導電型の半導体層の
上にトレンチ加工用マスクを形成し、当該半導体層に第
１導電型の不純物を導入する工程と、前記トレンチ加工
用マスクの側壁に第１のサイドウォールを形成する工程
と、前記トレンチ加工用マスクと前記第１のサイドウォ
ールとをマスクとして前記半導体層にトレンチを形成す
る工程と、前記トレンチの内壁に形成されるゲート酸化
膜を介して、前記トレンチ内にゲート電極を形成する工
程と、前記ゲート電極の上に、前記半導体層の表面との
間に段差部を有するキャップ絶縁膜を形成する工程と、
前記第１導電型の不純物が導入された前記半導体層の少
なくとも一部の上に前記キャップ絶縁膜の段差部の側壁
に第２のサイドウォールを形成する工程と、前記第２の
サイドウォールをマスクとして前記半導体層に第２導電
型不純物を導入する工程とを含むことを特徴とする。

【００１８】 トレンチの加工用マスクを用いて形成さ
れた第１導電型の領域と、トレンチ（およびトレンチ上
部の段差部）とは自己整合の関係にある。また、トレン
チ上部の段差部と第２のサイドウォールの端部とは自己
整合の関係にある。よって、第１導電型の領域の位置と
第２のサイドウォールの端部の位置とは共にトレンチ
（トレンチ上部の段差部の端部）を基準に決まることに
なる。よって、第２のサイドウォールは必ず第１導電型
の領域の上に位置することになる。したがって、フォト
リソグラフィー技術を用いることなくセルフアラインで
イオン打ち込み用マスクを形成することが可能となる。

【００１９】したがって、工程の簡略化ができると共
に、位置合わせマージンを考慮する必要がないためにデ
バイスの微細化も可能となる。

【００２０】（２）上述の要素プロセスを用いると、縦
型パワーデバイスの製造プロセスをセルフアライン化し
てデバイスの微細化を促進し、トランジスタのオン抵抗
のさらなる低減を実現することも可能となる。これが本
出願に係る他の発明であり、その内容は以下のとおりで
ある。なお、下記の発明において、「キャップ絶縁層」
が上述の「トレンチ上部の段差部」に相当する。

【００２１】すなわち、第１導電型の第１の半導体層上
に第２導電型の第２の半導体層が形成され、その第２の
半導体層の表面部分に梯子状の平面パターンを有する第
１導電型の不純物領域が形成され、前記第２の半導体層
の一部を貫通して前記第１の半導体層に達する溝が形成
され、その溝の内側にゲート絶縁膜を介してゲート電極
材料が充填され、そのゲート電極材料の表面がキャップ
絶縁層で覆われ、前記梯子状の平面パターンを有する第
１導電型の不純物領域の表面および前記２導電型の第２
の半導体層の表面に共通の電極が接続され、その電極が
接続されている前記第２導電型の第２の半導体層の表面
が高不純物濃度となっている半導体装置の製造方法であ
って、前記溝に沿って、前記梯子状の平面パターンを有
する第１導電型の不純物領域を構成する第１の部分を形
成する工程と、前記第１の部分と交わる方向に、前記梯
子状の平面パターンを有する第１導電型の不純物領域を
構成する、前記第１の部分よりも高不純物濃度である第
２の部分を形成する工程と、前記溝に充填されている前
記ゲート電極材料の表面を覆う前記キャップ絶縁層の端
部を基準としてサイドウオールを形成し、そのサイドウ
オールによって前記第１の部分の表面の少なくとも一部
を覆う工程と、前記キャップ絶縁層および前記サイドウ
オールをマスクとして用いて、前記第２の部分および前
記第２の半導体層の表面に第２導電型不純物を導入し
て、前記第２の半導体層の表面の不純物濃度を高める工
程と、を含むことを特徴とするものである。

【００２２】この発明は、ボディＰ層の表面の高濃度化
をセルフアラインで実現する半導体装置の製造方法であ
る。

【００２３】すなわち、梯子状の第１導電型の不純物領
域（パワーＭＯＳＦＥＴではソース領域，ＩＧＢＴの場
合はエミッタ領域）における低不純物濃度の第１の部分
を溝（トレンチ）に沿って形成し、その第１の部分に交
わる（好ましくは直交する）方向に高不純物濃度の第２
の部分を形成し、低不純物濃度の第１の部分を、トレン
チ端（キャップ絶縁膜の端部）を基準とするサイドウオ
ールで覆って、全面にイオン打ち込みにより第２導電型
の不純物を導入する。一連の工程は、全てセルフアライ
ン化されている。

【００２４】ボディＰ層の表面の不純物濃度が高まって
低抵抗となっているため、素子の破壊耐量が低下するこ
とはない。

【００２５】一方、梯子状の第１導電型の不純物領域の
第２の部分は高不純物濃度となっているため、第２導電
型の不純物がイオン打ち込みによって導入されても第１
導電型が維持されると共に、実際の使用に十分な不純物
濃度は確保できるために問題は生じない。

【００２６】また、梯子状の不純物領域の第１の部分は
低不純物濃度となっているため、熱処理による過度の拡
散が防止され、よって熱処理に起因して第１の部分どう
しが相互に接続されてしまうような不都合が生じない。
そして、その第１部分はサイドウオール端（キャップ絶
縁膜の端部）を基準とするサイドウオールで覆ってある
ので、第２導電型の不純物がイオン打ち込みにより導入
されることがなく、導電型の反転や抵抗値の上昇の問題
は生じない。

【００２７】このようにして、フォトリソグラフィー技
術を用いたマスク形成を用いずにボディＰ層の表面を高
濃度化できる。よって、マスクずれ等を考慮した余裕
（マージン）を設ける必要がなく、デバイスのさらなる
微細化，トランジスタのオン抵抗の低減を図れる。

【００２８】

【発明の実施の形態】 （１）トレンチゲートを採用したパワーＭＯＳＦＥＴの
構造 図１９に本実施の形態にかかるトレンチゲートを採用し
た縦型のパワーＭＯＳＦＥＴの断面構造を図１９に示
す。

【００２９】この縦型ＭＯＳＦＥＴは、ドレインとなる
Ｎ⁺層５およびＮ^-層１０上に、ボディＰ層２０が形成さ
れ、このボディＰ層２０の表面部分にはＰ⁺層１３０が
形成されている。

【００３０】また、トレンチ（溝）の内壁面にはゲート
絶縁膜７０ａ，７０ｂが形成され、トレンチの内部には
ポリシリコンからなるゲート電極層８０ａ，８０ｂが充
填され、ゲート電極層８０ａ，８０ｂの表面はキャップ
酸化膜９０ａ，９０ｂで覆われている。

【００３１】また、ボディＰ層２０の表面部分におい
て、ゲート絶縁膜７０ａ，７０ｂに接してソース層（ｎ
⁺）６０ａ，６０ｂ等が形成されている。

【００３２】そして、基板表面において、ソース電極２
００が、ボディＰ層２０の表面のＰ⁺層１３０ならびに
ソース層（ｎ⁺）６０ａ，６０ｂに接して形成され、基
板の裏面にはドレイン電極２２０が形成されている。

【００３３】このトランジスタのオン時には、オン電流
Ｉが、基板の裏面（ドレイン）から基板の表面（ソー
ス）へと流れる。ボディＰ層２０のゲート絶縁膜７０
ａ，７０ｂに接する領域がチャネル領域となる。

【００３４】このような構造をもつＭＯＳＦＥＴの等価
回路が図２０に示される。図中、「Ｇ」はゲートであ
り、「Ｄ」はドレインであり、「Ｓ」はソースである。
チャネル領域の電位はソース電位となっていて、安定化
されている。ボディＰ層２０の表面にＰ⁺層１３０が形
成されていることによって、寄生抵抗（図２３（ａ），
（ｂ）の抵抗Ｒ）の抵抗値が小さく、寄生トランジスタ
がオンしにくい構造となっている。

【００３５】なお、図１９に示される基板裏面のＮ⁺層
５をＰ⁺層に置き換えると、ＩＧＢＴとなる。ＩＧＢＴ
はＭＯＳトップのインバーテッドダーリントントランジ
スタであり、この場合には、Ｎ⁺層６０ａ，６０ｂはエ
ミッタとなり、基板裏面のＰ⁺層はコレクタとなる。

【００３６】本発明は、パワーＭＯＳＦＥＴのみならず
ＩＧＢＴの場合にも同様に適用できるが、以下、パワー
ＭＯＳＦＥＴを例にとって説明する。

【００３７】（２）トレンチゲートを採用したパワーＭ
ＯＳＦＥＴの製造方法 以下、図１〜図２２を参照して、本実施の形態にかかる
パワーＭＯＳＦＥＴの製造方法について説明する。

【００３８】図１〜図１３は、本実施の形態の製造プロ
セスの主要な工程の要部を示す各工程毎のデバイス断面
図であり、図１４〜図１８は、図１〜図１３で示される
製造プロセスの理解を容易にするための、補助的図面
（平面図ならびに断面図）である。図１４（ａ），
（ｂ）は図２に対応し、図１５（ａ），（ｂ）は図３に
対応し、図１６（ａ），（ｂ）は図５に対応し、図１７
（ａ）〜（ｃ）は図７に対応し、図１８（ａ）〜（ｃ）
は図１３に対応している。

【００３９】なお、図１〜図１３では、図１９のＮ⁺層
５は省略している。また、本実施の形態のトランジスタ
のソース領域は、平面的にみて梯子状のパターンで形成
されるものとする。また、梯子状ソースのトレンチに沿
うストライプ状の部分を第１の部分とし、この第１の部
分に直交する部分を第２の部分とする。

【００４０】工程１ まず、図１に示すように、ドレイン層（Ｎ^-）１０，ボ
ディＰ層（Ｐ^-）２０上に、シリコン窒化膜（Ｓｉ
₃Ｎ₄）からなるトレンチマスク３０を形成し、続いて砒
素（Ａｓ）をイオン打ち込みする。このときのドーズ量
は３×１０¹⁴ａｔｍｓ／ｃｍ²程度であり、通常のソー
ス形成のための不純物濃度よりも一桁程度低くしてい
る。これは以下の理由による。

【００４１】本工程で導入された不純物は後の犠牲酸化
工程やゲート絶縁膜の形成工程の熱処理によって活性
化，拡散されて、梯子状ソース領域の構成部分である第
１の部分（トレンチに沿うストライプ状の部分）とな
る。したがって、本工程で導入するＮ型不純物の量が多
すぎると、熱処理による拡散が進みすぎて拡散層が深く
なりすぎる恐れがあり、これを防止するためにトレンチ
間の距離を大きくするとデバイスの微細化を図れない。
よって、不純物濃度を低めに抑えている。

【００４２】工程２ こ 次に、図２に示すように、トレンチマスク３０の両端面
に接してサイドウオール４０ａ，４０ｂを形成する。こ
のサイドウオール４０ａ，４０ｂは、ＣＶＤ法によりＳ
ｉＯ₂膜を基板の全面に形成し、ＲＩＥ（リアクティブ
イオンエッチング）を施してトレンチマスク３０上のＳ
ｉＯ₂膜を除去することによって形成される。

【００４３】サイドウオール４０ａ，４０ｂを形成する
のは、トレンチとソース領域との位置関係をセルフアラ
インで決定するためである。このことについては、以下
の工程で説明する。

【００４４】図１４（ａ），（ｂ）に、本工程における
デバイスの平面図および断面図が示される。（ａ）にお
いて、平面図は要部のみを抜き出して描いてある。
（ｂ）は、（ａ）に示されるデバイスのＡ−Ａ線に沿う
断面図である。

【００４５】工程３ 図３に示すように、サイドウオール４０ａ，４０ｂの端
部を基準にしてＲＩＥにより基板を垂直にエッチング
し、トレンチ５０ａ，５０ｂを形成する。

【００４６】このとき、サイドウオール４０ａ，４０ｂ
が形成されていることによって、工程１（図１）におい
て導入された砒素（Ａｓ）のうちの一部は異方性エッチ
ングを行った後も、除去されることなく残存する。

【００４７】図１５（ａ），（ｂ）に、本工程における
デバイスの平面図および断面図が示されている。（ｂ）
は、（ａ）に示されるデバイスのＡ−Ａ線に沿う断面図
である。

【００４８】工程４ 続いて、図４に示すように、犠牲酸化ならびに犠牲酸化
膜の除去により、トレンチ加工に起因する基板のダメー
ジを回復させる。犠牲酸化時の熱処理（１０００℃以
上）によって、残存する砒素（Ａｓ）の一部が活性化さ
れて、梯子状のソース領域（Ｎ⁺）の構成部分である第
１の部分６０ａ，６０ｂが形成される。

【００４９】つまり、犠牲酸化工程は、ソース領域（第
１の部分）の形成工程を兼ねることになる。

【００５０】なお、犠牲酸化のかわりに、例えばケミカ
ルドライエッチング（ＣＤＥ）を行い、エッチングによ
るダメージを除去してもよい。

【００５１】工程５ 図５に示すように、熱処理によりトレンチの内壁面を酸
化し、ゲート酸化膜７０ａ，７０ｂを形成する。このと
きの熱処理によって、ソース領域の第１の部分６０ａ，
６０ｂは外側に広がる。第１の部分の不純物濃度は、１
×１０¹⁹ａｔｍｓ／ｃｍ³程度である。

【００５２】図１６（ａ），（ｂ）に、本工程における
デバイスの平面図および断面図が示されている。（ｂ）
は、（ａ）に示されるデバイスのＡ−Ａ線に沿う断面図
である。

【００５３】工程４において犠牲酸化を行わない場合に
は、本工程がソース領域の第１の部分の形成工程を兼ね
ることになる。

【００５４】このようにして、トレンチに沿って、自動
的にソース領域の第１の部分６０ａ，６０ｂが形成され
る。つまり、第１の部分６０ａ，６０ｂは、トレンチに
対して自己整合的に形成される。よって、マスクの位置
ずれ等を考慮した余裕（マージン）を設ける必要がな
く、デバイスの微細化が可能である。このことは、トラ
ンジスタのオン抵抗の低減につながる。

【００５５】工程６ 次に、図６に示すように、トレンチの内部にポリシリコ
ンからなるゲート電極８０ａ，８０ｂを埋め込む。この
埋め込みは、ポリシリコンをデポジット後、ＲＩＥによ
り不要部分を除去することによって行われる。

【００５６】ポリシリコンとしては、ノンドープのも
の、あるいはドープドポリシリコンのいずれも使用可能
である。

【００５７】工程７ 次に、図７に示すように、トレンチマスク（Ｓｉ₃Ｎ₄）
３０をマスクとして用いてトレンチ内部に充填されてい
るポリシリコンの表面を酸化（局所酸化）し、キャップ
酸化膜９０ａ，９０ｂを形成する。トレンチマスク（Ｓ
ｉ₃Ｎ₄）３０を酸化マスクとしても利用するため、キャ
ップ酸化もセルフアラインで行える。なお、キャップ酸
化膜９０ａ，９０ｂは酸化の際に体積膨張するため、基
板の表面との間に段差が形成される。

【００５８】そして、トレンチマスク（Ｓｉ₃Ｎ₄）３０
を除去する。

【００５９】工程８ 次に、図８に示すように、トレンチと直交する方向に、
レジストマスク１００ａ，１００ｂ，１００ｃを形成す
る。各レジストマスクの相対的位置関係が保たれればよ
く、絶対的位置の正確性は要求されないため、このフォ
トレジスト工程は、一連の連続したセルフアラインプロ
セスの妨げにはならない。

【００６０】そして、砒素（Ａｓ）をイオン打ち込み法
により基板表面に導入する。この場合のドーズ量は図１
の場合のドーズ量よりも大きく、３×１０¹⁵ａｔｍｓ／
ｃｍ²以上とするのが好ましい。

【００６１】このようにドーズ量を増加させても、すで
にゲート構造の形成（ゲート酸化膜形成のための高温の
熱処理）は終了しているために、不純物層が不必要に広
がる心配がない。

【００６２】工程９ 図９に示すように、熱処理（８００℃，２０分程度）に
よって工程８で導入した砒素（Ａｓ）を活性化させて、
梯子状のソース領域（Ｎ⁺）の構成部分である第２の部
分１１０ａ，１１０ｂを形成する。この第２の部分のＮ
型不純物濃度は、１×２０ａｔｍｓ／ｃｍ³以上とする
ことが好ましい。

【００６３】これによって、第１の部分６０ａ，６０ｂ
と第２の部分１１０ａ，１１０ｂとが連結して、梯子状
のパターンをもつソース領域が形成される。ソース領域
を梯子状にすることは、トランジスタのオン抵抗の低減
に寄与する。

【００６４】本工程におけるデバイスの平面図および断
面図が図１７（ａ）〜（ｃ）に示される。（ａ）はデバ
イスの平面図であり、（ｂ）は（ａ）におけるＡ−Ａ線
に沿う断面図であり、（ｃ）は（ａ）におけるＢ−Ｂ線
に沿う断面図である。

【００６５】工程１０ 次に、図１０に示すようにキャップ酸化膜９０ａ，９０
ｂの端部を基準にしてサイドウオール１２０ａ，１２０
ｂを形成する。サイドウオール１２０ａ，１２０ｂの形
成方法は、工程２（図２）のサイドウオール４０ａ，４
０ｂの形成方法と同じであり（ＣＶＤとＲＩＥの組合
せ）、したがって、サイドウオール１２０ａ，１２０ｂ
もフォトリソグラフィー工程を経ずに自己整合的に形成
される。

【００６６】このサイドウオール１２０ａ，１２０ｂ
は、トレンチに沿ってストライプ状に伸びている、梯子
状のソース領域の第１の部分６０ａ，６０ｂの、少なく
とも主要部を覆う。このサイドウオール１２０ａ，１２
０ｂは、次の工程のボディＰ層の表面へのＰ型不純物導
入の際のマスクとして機能する。

【００６７】サイドウオール１２０ａ，１２０ｂはソー
ス領域の第１の部分６０ａ，６０ｂを完全に覆うことが
望ましい。しかし、サイドウオール４０ａ，４０ｂの端
部の位置がソース領域の第１の部分６０ａ，６０ｂの端
部の位置と一致せずに、第１の部分の一部がはみだした
場合でも現実には問題はない。

【００６８】これは、縦型ＭＯＳトランジスタのチャネ
ルは、トレンチ内壁に形成されたゲート絶縁膜７０ａ，
７０ｂに接する部分に形成され、ソース領域のうちの、
そのチャネルに接続される部分の不純物濃度が所定値以
上であれば、ソースとして十分に機能するからである。

【００６９】工程１１ 続いて、図１１に示すように基板の全面にＰ型不純物で
あるフッ化ボロン（ＢＦ₂）をイオン打ち込みする。Ｂ
Ｆ₂を用いるのは、質量の大きな不純物を用いることに
よって極浅いイオン打ち込みを可能とするためである。
この場合のＢＦ₂のドーズ量は、１×１０¹⁵ａｔｍｓ／
ｃｍ²以下である。

【００７０】このＢＦ₂の打ち込みによってボディＰ層
２０の表面の不純物濃度が高められ、ボディＰ層の表面
の抵抗値が低くなると共に、後にソース電極が接続され
た場合のコンタクト抵抗も低減される。よって、寄生ト
ランジスタがオンしにくく、ＭＯＳＦＥＴの破壊も抑制
できる。

【００７１】一方、ＢＦ₂は、梯子状のソース領域の構
成部分である第２の部分（Ｎ⁺）１１０ａ，１１０ｂに
も打ち込まれ、打ち込まれたＰ型不純物は、ソース抵抗
を上昇させる方向に作用する。

【００７２】しかし、第２の部分１１０ａ，１１０ｂの
Ｎ型不純物の濃度は１×２０ａｔｍｓ／ｃｍ³以上と高
濃度であるため、現実にはほとんど問題とならない。

【００７３】図２１に、このことを実証するための実験
の結果を示す。図２１は、Ｎ型不純物濃度が１×１０²⁰
／ｃｍ³の半導体基板にＰ型不純物（ＢＦ²）をイオン注
入した場合に、Ｐ型不純物のドーズ量の変化に応じて、
基板表面に金属電極を接続した場合のコンタクト抵抗が
どのように変化するかを実測した結果を、グラフ化した
図である。

【００７４】Ｐ型不純物の導入量を増やしていくにつれ
てコンタクト抵抗も徐々に増大していくが、ドーズ量が
１×１０¹⁵ａｔｍｓ／ｃｍ²（不純物濃度でみると、Ｎ
型基板の不純物の１／３程度）であっても、コンタクト
抵抗は２４Ω程度であり、十分に低いコンタクト抵抗
（ソースコンタクト抵抗）が実現されることがわかる。

【００７５】一方、Ｐ型不純物のドーズ量が１×１０¹⁵
ａｔｍｓ／ｃｍ²程度であれば、ボディＰ層２０の表面
の不純物濃度は問題のないレベルとなり、ボディＰ層に
対するコンタクト抵抗も低く抑えられる。よって、寄生
トランジスタがオンしにくくなり、素子破壊も抑制でき
る。

【００７６】工程１２ ９００℃，３０分程度のアニールによりイオン注入され
たＢＦ₂が活性化され、図１２に示すようにボディＰ層
２０の表面にＰ⁺層１３０が形成される。上述のよう
に、問題のないボディＰ領域へのコンタクト抵抗とな
り、寄生バイポーラトランジスタ動作に伴う素子破壊も
抑制することが可能である。

【００７７】工程１３ 必要に応じて、図１３に示すように、サイドウオール１
１０ａ，１１０ｂを除去する。

【００７８】本工程におけるデバイスの平面図および断
面図が図１８（ａ）〜（ｃ）に示される。（ａ）はデバ
イスの平面図であり、（ｂ）は（ａ）におけるＡ−Ａ線
に沿う断面図であり、（ｃ）は（ａ）におけるＢ−Ｂ線
に沿う断面図である。

【００７９】以上説明したの製造プロセスのフローを図
２２に示す。

【００８０】すなわち、まず、トレンチマスクを形成し
（ステップ３００）、Ｎ型不純物を導入し（ステップ３
０２）、続いてサイドウオールを形成（ステップ３０
４）する。

【００８１】次に、トレンチを形成し（ステップ３０
６）、犠牲酸化，犠牲酸化膜の除去，ゲート酸化を行っ
て、トレンチに沿ってストライプ状のソース領域の第１
の部分を形成する（ステップ３０８）。

【００８２】次に、ゲート電極を形成し（ステップ３１
０）、キャップ酸化を行う（ステップ３１２）。

【００８３】次に、トレンチに直交する方向にレジスト
マスクを形成し（ステップ３１４）、続いて、Ｎ型不純
物を導入して熱処理することによって梯子状のソース領
域を形成する（ステップ３１６）。

【００８４】次に、ソースの第１の部分を覆うサイドウ
オールを形成し（ステップ３１８）、このサイドウオー
ルをマスクとして用いてＰ型不純物を導入し、ボディＰ
層の表面にＰ⁺層を形成する（ステップ３２０）。

【００８５】以上説明したように、セルフアラインを何
回も連続して使用することにより、無駄なスペースのな
い極めて微細な素子の製造が可能となる。

【００８６】本発明は、トレンチを用いた半導体装置の
製造に広く適用できる。特に、ＭＯＳＦＥＴ，ＩＧＢ
Ｔ，絶縁ゲートサイリスタ等の縦型絶縁ゲートデバイス
の製造に広く適用可能である。

【００８７】

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法の実施例の、第
１の工程を示す要部の斜視断面図である。

【図２】本発明の半導体装置の製造方法の実施例の、第
２の工程を示す要部の斜視断面図である。

【図３】本発明の半導体装置の製造方法の実施例の、第
３の工程を示す要部の斜視断面図である。

【図４】本発明の半導体装置の製造方法の実施例の、第
４の工程を示す要部の斜視断面図である。

【図５】本発明の半導体装置の製造方法の実施例の、第
５の工程を示す要部の斜視断面図である。

【図６】本発明の半導体装置の製造方法の実施例の、第
６の工程を示す要部の斜視断面図である。

【図７】本発明の半導体装置の製造方法の実施例の、第
７の工程を示す要部の斜視断面図である。

【図８】本発明の半導体装置の製造方法の実施例の、第
８の工程を示す要部の斜視断面図である。

【図９】本発明の半導体装置の製造方法の実施例の、第
９の工程を示す要部の斜視断面図である。

【図１０】本発明の半導体装置の製造方法の実施例の、
第１０の工程を示す要部の斜視断面図である。

【図１１】本発明の半導体装置の製造方法の実施例の、
第１１の工程を示す要部の斜視断面図である。

【図１２】本発明の半導体装置の製造方法の実施例の、
第１２の工程を示す要部の斜視断面図である。

【図１３】本発明の半導体装置の製造方法の実施例の、
第１３の工程を示す要部の斜視断面図である。

【図１４】（ａ）は図２の工程におけるデバイスの平面
図であり、（ｂ）は同じく図２の工程におけるデバイス
の断面図である。

【図１５】（ａ）は図３の工程におけるデバイスの平面
図であり、（ｂ）は同じく図３の工程におけるデバイス
の断面図である。

【図１６】（ａ）は図５の工程におけるデバイスの平面
図であり、（ｂ）は同じく図５の工程におけるデバイス
の断面図である。

【図１７】（ａ）は図７の工程におけるデバイスの平面
図であり、（ｂ）は（ａ）の平面図におけるＡ−Ａ線に
沿うデバイスの断面図であり、（ｃ）は（ａ）の平面図
におけるＢ−Ｂ線に沿うデバイスの断面図である。

【図１８】（ａ）は図１３の工程におけるデバイスの平
面図であり、（ｂ）は（ａ）の平面図におけるＡ−Ａ線
に沿うデバイスの断面図であり、（ｃ）は（ａ）の平面
図におけるＢ−Ｂ線に沿うデバイスの断面図である。

【図１９】図１〜図１３の工程を経て製造される、縦型
ＭＯＳＦＥＴの要部の断面図である。

【図２０】図１９のデバイスの等価回路を示す図であ
る。

【図２１】Ｎ型不純物濃度が１×１０²⁰／ｃｍ³のシリ
コン基板の表面にＰ型不純物（ＢＦ₂）をイオン注入し
た場合の、そのＮ型領域のコンタクト抵抗の変化を実測
した結果を示す図である。

【図２２】本発明の実施の形態にかかる半導体装置の製
造方法のプロセスフローを示す図である。

【図２３】（ａ）はパワーＭＯＳＦＥＴ（ＵＭＯＳ）に
おける素子破壊のメカニズムを説明するためのデバイス
の断面図であり、（ｂ）は（ａ）に示されるデバイスの
等価回路を示す図である。

【符号の説明】

１０ ドレイン層 ２０ ボディＰ層 ３０ トレンチマスク（Ｓｉ₃Ｎ₄） ４０ａ，４０ｂ サイドウオール ５０ａ，５０ｂ トレンチ ６０ａ，６０ｂ 梯子状ソース領域（Ｎ⁺）を構成する
第１の部分 ７０ａ，７０ｂ ゲート酸化膜 ８０ａ，８０ｂ ゲート電極材料層（ポリシリコン） ９０ａ，９０ｂ キャップ酸化膜 １００ａ，１００ｂ，１００ｃ レジストマスク １１０ａ，１１０Ｂ 梯子状ソース領域（Ｎ⁺）を構成
する第２の部分 １２０ａ，１２０ｂ サイドウオール ２００ ソース電極 ２２０ ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村田 年生 愛知県愛知郡長久手町大字長湫字横道41 番地の１ 株式会社豊田中央研究所内 (56)参考文献 特開 平９−82954（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 トレンチゲート構造を有する半導体装置
   の製造方法であって、 第２導電型の半導体層の上にトレンチ加工用マスクを形
   成し、当該半導体層に第１導電型の不純物を導入する工
   程と、 前記トレンチ加工用マスクの側壁に第１のサイドウォー
   ルを形成する工程と、 前記トレンチ加工用マスクと前記第１のサイドウォール
   とをマスクとして前記半導体層にトレンチを形成する工
   程と、 前記トレンチの内壁に形成されるゲート酸化膜を介し
   て、前記トレンチ内にゲート電極を形成する工程と、 前記ゲート電極の上に、前記半導体層の表面との間に段
   差部を有するキャップ絶縁膜を形成する工程と、 前記第１導電型の不純物が導入された前記半導体層の少
   なくとも一部の上に前記キャップ絶縁膜の段差部の側壁
   に第２のサイドウォールを形成する工程と、 前記第２のサイドウォールをマスクとして前記半導体層
   に第２導電型不純物を導入する工程とを含むことを特徴
   とする半導体装置の製造方法。
2. 【請求項２】 請求項１において、 前記キャップ絶縁膜は、前記ゲート電極の表面を酸化す
   ることにより形成されることを特徴とする半導体装置の
   製造方法。
3. 【請求項３】 請求項１または２において、 前記半導体層の第１導電型の不純物が導入された領域に
   対する前記第２のサイドウォールの端部の位置は、前記
   ゲート電極の上に形成されたキャップ絶縁膜の位置を基
   準として決定されることを特徴とする半導体装置の製造
   方法。