JPH0831837B2 - 周波数制御装置 - Google Patents

周波数制御装置

Info

Publication number
JPH0831837B2
JPH0831837B2 JP62151714A JP15171487A JPH0831837B2 JP H0831837 B2 JPH0831837 B2 JP H0831837B2 JP 62151714 A JP62151714 A JP 62151714A JP 15171487 A JP15171487 A JP 15171487A JP H0831837 B2 JPH0831837 B2 JP H0831837B2
Authority
JP
Japan
Prior art keywords
frequency
signal
output
stuff
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62151714A
Other languages
English (en)
Other versions
JPS63314929A (ja
Inventor
清 室井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP62151714A priority Critical patent/JPH0831837B2/ja
Publication of JPS63314929A publication Critical patent/JPS63314929A/ja
Publication of JPH0831837B2 publication Critical patent/JPH0831837B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Time-Division Multiplex Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 技術分野 本発明は周波数制御装置に関し、特にパルススタッフ
同期方式によるスタッフ多重技術を使用した通信システ
ムにおいて、受信側でデスタッフ制御を行った後に周波
数平滑化のために、入力クロック信号を電圧制御発振器
の出力と位相比較しこの比較出力に応じて当該電圧制御
発振器の出力周波数を制御する周波数制御装置に関する
ものである。
従来技術 パルススタッフ同期方式によるスタッフ多重技術を使
用した通信システムに使用される例えば、M34形多重変
換装置がある。かかる装置のシステムブロックが第3図
に示されている。図においては、3本のディジタル信号
を1本に多重化して互いに対向する局1及び2との間で
やりとりする装置が示されている。
3つのディジタル入力は時間軸変換用のエラスティッ
クメモリ3〜5へ夫々供給されて一時記憶され、マルチ
プレクサ6からの読出しタイミング信号に応じて順次読
出される。マルチプレクサ6においては、発振器7によ
るシステムクロックf1を用いてパルススタッフ同期方式
によりスタッフ多重化が行われ、1つの信号として対向
局2へ伝送される。
対向局2から同様にして送信されてきたスタッフ多重
化された1つの受信信号は、デマルチプレクサ8におい
て3つの信号に夫々分離され、エスティックメモリ9〜
11へ夫々供給される。このメモリ9〜11への書込みタイ
ミング信号はデマルチプレクサ8にて生成され、夫々セ
レクタ13〜15を介して各メモリ9〜11へ供給される様に
なっている。
この書込みタイミング信号が、デマルチプレクサ8内
において何等かの障害に起因して生成されないような状
態となると、セレクタ13〜15が動作して予備に設けられ
た発振器12によるクロックf2が選択されてメモリ9〜11
の書込みタイミング信号として用いられることになる。
この受信側においては、デスタッフ制御を行ったあと
に、クロック信号の周波数を平滑化してこの平滑化され
たクロック信号を先のセレクタ13〜15を介してメモリ9
〜11の各書込みタイミング信号としている。当該クロッ
ク信号の周波数の平滑化のために、第4図に示す如き周
波数制御回路が用いられている。
図において、デスタッフ制御後のクロック信号WCLKは
位相比較器16の1入力となりこの比較出力はVCO(電圧
制御発振器)17の制御信号となっている。このVCO17の
出力が位相比較器16の他入力となり、入力クロック信号
WCLKと位相比較されるもので、PLL(フェイズロックド
ループ)回路構成となっている。このVCO17の出力がセ
レクタ13(第3図の14,15でもある)の1入力となって
おり、このセレクタを介して出力クロックRCLKとなり、
メモリ9(または、10,11)の書込みタイミング信号と
なるのである。
このセレクタ13の他方の入力には発振器12の発振出力
f2が印加されており、このセレクタはアラーム信号ALM
に応答してVCO出力から発振器出力へ切替えて導出する
ようになっている。
アラーム信号発生時において選択される発振周波数f2
は一定の精度が要求されるが、そのために発振器12は高
価なものを用いる必要があり、コストアップの要因とな
る。
そこで、第5図に示す如く、位相比較器16とVCO17と
の間にセレクタ13を挿入してこのセレクタ13の2入力を
位相比較器16の比較出力とVCO制御回路18の出力とし、
アラーム信号ALMに応答してVCO17の制御信号を位相比較
出力からVCO制御回路18の出力に切替える方式がある。
この回路構成によれば、ローコストの装置となり得る
が、VCO17の出力周波数の安定度は、出力周波数の精度
を要求される範囲に収めるには十分でない場合がある。
よって、かかる場合には、この第5図の回路構成は十分
とはいえない。
発明の目的 そこで、本発明はこの様な従来のものの欠点を解決す
べくなされたものであって、その目的とするところは、
高価な回路を使用することなく、高精度の出力クロック
周波数を生成することが可能な周波数制御装置を提供す
ることにある。
発明の構成 本発明によれば、パルススタッフ同期方式により複数
チャネルの信号を多重化するスタッフ多重技術を使用し
た通信システムにおいて、受信側でデスタッフ制御を行
った後に周波数平滑化のために、入力クロック信号を電
圧制御発振器の出力と位相比較しこの比較出力に応じて
前記電圧制御発振器の出力周波数を制御するようにした
周波数制御装置であって、送信側から送出されてくるデ
ステッフ制御を行うタイミングを示すデスタッフタイミ
ング信号を分周して擬似スタッフ信号を発生する分周器
と、前記送信側から送出され通信システムのシステムク
ロックに同期してチャネルクロック信号を前記擬似スタ
ッフ信号の発生タイミングにて禁止するゲート回路と、
アラーム信号に応答して前記入力クロックの代りに前記
ゲート回路の出力に切替えるセレクタとを有することを
特徴とする周波数制御装置が得られる。
実施例 以下、本発明の実施例を図面を参照しつつ説明する。
第1図は本発明の実施例によるクロック周波数制御装
置のブロック図であり、第4,5図と同等部分は同一符号
により示している。図において、WCLKは第3図のデマル
チプレクサ8においてデスタッフ制御された後の入力ク
ロックであり、これがセレクタ13の1入力となってい
る。このセレクタ出力が位相比較器16の1入力となり、
その他入力にはVCO17の出力が印加されている。そし
て、このVCO17の制御電圧として位相比較器16の位相比
較出力が用いられており、このVCO17の出力が出力クロ
ックRCLKとなり、第3図のエラスティックメモリ9(ま
たは10,11)の書込みタイミング信号となる。
ここで、第3図のマルチプレクサ6において、発振器
7のシステムクロックを用いてチャネルクロックCHCLK
が生成されている。M34形多重変換装置の場合には、こ
のチャネルクロック周波数はシステムクロック周波数f1
に対してf1×(1/3)×(63/64)に選定されており、ま
たアラーム発生時に用いられるべき発振器12の発振周波
数f2は、 f2=f1×(1/3)×(63/64)×{1−(1/378) ×(18/509)} ……(1) に選定されている。従って、第4図に示した従来装置に
おいては、発振器12の出力を上述したf2となる周波数に
厳密に選定しておく必要があるところ、高価となること
は上述したとおりである。
そこで、本発明においては、この周波数f2をマルチプ
レクサ6により生成されているチャネルクロックCHCLK
を用いて得ようとするものである。
マルチプレクサ6からはデスタッフ制御を行うタイミ
ングを示すデスタッフタイミング信号DSTF TIMが生成さ
れており、この信号の周波数は、 f1×(1/3)×(63/64)×(1/378) に選定されている。従って、このデスタッフタイミング
信号をカウンタ20により18/509に分周して、 f1×(1/3)×(63/64)×(1/378)×(18/509) ……
(2) なる周波数の信号を得、これをアンドゲート19の他入力
へ反転して印加するようにしている。
すなわち、このアンドゲート19により、チャネルクロ
ックCHCLKのオンオフを、(2)で示した周波数を有す
るいわゆる擬似スタッフ信号により制御しており、よっ
て以下に示す如き周波数を有するクロックがゲート19を
介して導出される。
f1×(1/3)×(63/64)−f1×(1/3)×(63/64)×
(1/378)×(18/509) =f1×(1/3)×(63/64){1−(1/378)×(18/50
9)} こうして得られた周波数はまさに(1)式にて示した周
波数f2と同一である。よって、アラーム信号ALMの発生
に応答してセレクタ13により入力クロックWCLKの代り
に、ゲート19の出力f2を選択してPLL回路(位相比較器1
6及びVCO17によるループ)へ導入し、周波数平滑化を行
って出力クロックRCLKとしてメモリの書込みタイミング
信号に用いれば良いことになる。
尚、第2図に第1図の回路の各信号のタイムチャート
を示している。
こうすることにより、第3図の発振器12の代りに2入
力アンドゲート19及びカウンタ20を用いるだけで高精度
の周波数を有する書込みタイミング信号が生成可能とな
る。この場合、ゲート19及びカウンタ20はセレクタ13や
位相比較器16,VCO17等と共にIC化が可能であるので、回
路規模やコスト等の面においても発振器を用いる場合に
比し極めて有利となるのである。
尚、上記実施例では、M34形多重変換装置の例を用い
て説明したが、各信号周波数やカウンタの分周比は適用
されるシステムに応じて決定されれば良いものである。
発明の効果 叙上の如く、本発明によれば、自局内のクロック信号
を用いてゲート回路及びカウンタのみにより高精度の周
波数を有するクロック信号を発生することができるの
で、小型でかつ安価な周波数制御装置が得られるという
効果がある。
【図面の簡単な説明】
第1図は本発明の実施例のブロック図、第2図は第1図
のブロックの各部信号のタイムチャート、第3図は本発
明の実施例が適用されるスタッフ多重技術を用いた通信
システムのブロック図、第4図及び第5図は従来技術を
示すブロック図である。 主要部分の符号の説明 13……セレクタ 16……位相比較器 17……VCO 19……アンドゲート 20……カウンタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】パルススタッフ同期方式により複数チャネ
    ルの信号を多重化するスタッフ多重技術を使用した通信
    システムにおいて、受信側でデスタッフ制御を行った後
    に周波数平滑化のために、入力クロック信号を電圧制御
    発振器の出力と位相比較しこの比較出力に応じて前記電
    圧制御発振器の出力周波数を制御するようにした周波数
    制御装置であって、送信側から送出されてくるデステッ
    フ制御を行うタイミングを示すデスタッフタイミング信
    号を分周して擬似スタッフ信号を発生する分周器と、前
    記送信側から送出され通信システムのシステムクロック
    に同期したチャネルクロック信号を前記擬似スタッフ信
    号の発生タイミングにて禁止するゲート回路と、アラー
    ム信号に応答して前記入力クロックの代りに前記ゲート
    回路の出力に切替えるセレクタとを有することを特徴と
    する周波数制御装置。
JP62151714A 1987-06-18 1987-06-18 周波数制御装置 Expired - Lifetime JPH0831837B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62151714A JPH0831837B2 (ja) 1987-06-18 1987-06-18 周波数制御装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62151714A JPH0831837B2 (ja) 1987-06-18 1987-06-18 周波数制御装置

Publications (2)

Publication Number Publication Date
JPS63314929A JPS63314929A (ja) 1988-12-22
JPH0831837B2 true JPH0831837B2 (ja) 1996-03-27

Family

ID=15524673

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62151714A Expired - Lifetime JPH0831837B2 (ja) 1987-06-18 1987-06-18 周波数制御装置

Country Status (1)

Country Link
JP (1) JPH0831837B2 (ja)

Also Published As

Publication number Publication date
JPS63314929A (ja) 1988-12-22

Similar Documents

Publication Publication Date Title
EP0526202B1 (en) Local oscillating frequency synthesizer for use in a TDMA system
KR960012737A (ko) 순간적으로 클럭 주파수를 쉬프트하는 위상 동기 회로(pll) 시스템 클럭 발생기
AU680544B2 (en) Digital clock generator
US4644536A (en) Method and apparatus for multiplexing digital signals
US4622665A (en) Synchronizing system
CN100438361C (zh) 对同步数字体系设备主备时钟相位进行控制的方法
JPH0831837B2 (ja) 周波数制御装置
EP0742653A2 (en) PDH/SDH signal processor with dual mode clock generator
KR20010029434A (ko) 클럭 선택을 위한 디지탈 스위칭 이행 시의 타임-워킹방지 방법 및 시스템
JP2693758B2 (ja) フレームパルス発生方式
JP3253514B2 (ja) Pll回路におけるクロック生成回路
KR0177237B1 (ko) 디지탈 비디오카세트레코더에 있어서 락드모드용 오디오계의 클럭생성기
KR900002636B1 (ko) 디지탈 교환기의 송신클럭동기장치
KR950003654B1 (ko) 전송장치의 상호 종속동기 회로
JP3269079B2 (ja) クロック分配回路
JPH0741228Y2 (ja) デジタル信号多重化装置
JPH0783343B2 (ja) フレーム同期多重装置
GB2120499A (en) Clocking arrangement
JPH0741230Y2 (ja) 低次群障害発生時用スタッフ率固定回路
EP0943193B1 (en) A method and a circuit for generating a central clock signal
JP2918943B2 (ja) 位相同期回路
JPH0683173B2 (ja) 速度変換ビット多重回路装置
JP2001285177A (ja) 無線電話システムの基地局、無線電話システム
JPS5887921A (ja) 多出力周波数シンセサイザ
JPS6025940B2 (ja) 基準搬送波再生装置