JPH0831837B2 - Frequency control device - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は周波数制御装置に関し、特にパルススタッフ
同期方式によるスタッフ多重技術を使用した通信システ
ムにおいて、受信側でデスタッフ制御を行った後に周波
数平滑化のために、入力クロック信号を電圧制御発振器
の出力と位相比較しこの比較出力に応じて当該電圧制御
発振器の出力周波数を制御する周波数制御装置に関する
ものである。TECHNICAL FIELD The present invention relates to a frequency control device, and in particular, in a communication system using a stuff multiplexing technique by a pulse stuff synchronization method, for frequency smoothing after destuffing control on the receiving side, The present invention relates to a frequency control device that compares the phase of an input clock signal with the output of a voltage controlled oscillator and controls the output frequency of the voltage controlled oscillator according to the comparison output.

従来技術 パルススタッフ同期方式によるスタッフ多重技術を使
用した通信システムに使用される例えば、M34形多重変
換装置がある。かかる装置のシステムブロックが第３図
に示されている。図においては、３本のディジタル信号
を１本に多重化して互いに対向する局１及び２との間で
やりとりする装置が示されている。2. Description of the Related Art For example, there is an M34 type multiplexer used in a communication system using a stuff multiplexing technique based on a pulse stuff synchronization method. The system block of such a device is shown in FIG. In the figure, there is shown a device that multiplexes three digital signals into one signal and exchanges it with stations 1 and 2 facing each other.

３つのディジタル入力は時間軸変換用のエラスティッ
クメモリ３〜５へ夫々供給されて一時記憶され、マルチ
プレクサ６からの読出しタイミング信号に応じて順次読
出される。マルチプレクサ６においては、発振器７によ
るシステムクロックf1を用いてパルススタッフ同期方式
によりスタッフ多重化が行われ、１つの信号として対向
局２へ伝送される。The three digital inputs are respectively supplied to the elastic memories 3 to 5 for time base conversion, temporarily stored therein, and sequentially read out in accordance with a read timing signal from the multiplexer 6. In the multiplexer 6, stuff multiplexing is performed by the pulse stuff synchronization method using the system clock f1 generated by the oscillator 7, and the stuff multiplexing is transmitted to the opposite station 2 as one signal.

対向局２から同様にして送信されてきたスタッフ多重
化された１つの受信信号は、デマルチプレクサ８におい
て３つの信号に夫々分離され、エスティックメモリ９〜
11へ夫々供給される。このメモリ９〜11への書込みタイ
ミング信号はデマルチプレクサ８にて生成され、夫々セ
レクタ13〜15を介して各メモリ９〜11へ供給される様に
なっている。One stuff-multiplexed received signal transmitted from the opposite station 2 in the same manner is separated into three signals by the demultiplexer 8, and the stic memories 9 to 9 are separated.
11 are supplied respectively. The write timing signals for the memories 9 to 11 are generated by the demultiplexer 8 and supplied to the memories 9 to 11 via the selectors 13 to 15, respectively.

この書込みタイミング信号が、デマルチプレクサ８内
において何等かの障害に起因して生成されないような状
態となると、セレクタ13〜15が動作して予備に設けられ
た発振器12によるクロックf2が選択されてメモリ９〜11
の書込みタイミング信号として用いられることになる。When the write timing signal is not generated in the demultiplexer 8 due to some trouble, the selectors 13 to 15 are operated to select the clock f2 by the oscillator 12 provided in advance and the memory is selected. 9-11
Will be used as a write timing signal.

この受信側においては、デスタッフ制御を行ったあと
に、クロック信号の周波数を平滑化してこの平滑化され
たクロック信号を先のセレクタ13〜15を介してメモリ９
〜11の各書込みタイミング信号としている。当該クロッ
ク信号の周波数の平滑化のために、第４図に示す如き周
波数制御回路が用いられている。On the receiving side, after performing destuff control, the frequency of the clock signal is smoothed, and the smoothed clock signal is stored in the memory 9 via the selectors 13-15.
It is used as each write timing signal of ~ 11. A frequency control circuit as shown in FIG. 4 is used for smoothing the frequency of the clock signal.

図において、デスタッフ制御後のクロック信号WCLKは
位相比較器16の１入力となりこの比較出力はVCO（電圧
制御発振器）17の制御信号となっている。このVCO17の
出力が位相比較器16の他入力となり、入力クロック信号
WCLKと位相比較されるもので、PLL（フェイズロックド
ループ）回路構成となっている。このVCO17の出力がセ
レクタ13（第３図の14,15でもある）の１入力となって
おり、このセレクタを介して出力クロックRCLKとなり、
メモリ９（または、10,11）の書込みタイミング信号と
なるのである。In the figure, the clock signal WCLK after the destuffing control becomes one input of the phase comparator 16, and this comparison output becomes the control signal of the VCO (voltage controlled oscillator) 17. The output of this VCO 17 becomes the other input of the phase comparator 16, and the input clock signal
It is compared in phase with WCLK and has a PLL (Phase Locked Loop) circuit configuration. The output of this VCO 17 is one input of the selector 13 (which is also 14 and 15 in FIG. 3) and becomes the output clock RCLK via this selector,
It serves as a write timing signal for the memory 9 (or 10, 11).

このセレクタ13の他方の入力には発振器12の発振出力
f2が印加されており、このセレクタはアラーム信号ALM
に応答してVCO出力から発振器出力へ切替えて導出する
ようになっている。The other input of the selector 13 is the oscillation output of the oscillator 12.
f2 is applied, and this selector outputs alarm signal ALM
In response to, the VCO output is switched to the oscillator output for derivation.

アラーム信号発生時において選択される発振周波数f2
は一定の精度が要求されるが、そのために発振器12は高
価なものを用いる必要があり、コストアップの要因とな
る。Oscillation frequency f2 selected when alarm signal is generated
Is required to have a certain degree of accuracy, but for that reason, it is necessary to use an expensive oscillator 12, which causes a cost increase.

そこで、第５図に示す如く、位相比較器16とVCO17と
の間にセレクタ13を挿入してこのセレクタ13の２入力を
位相比較器16の比較出力とVCO制御回路18の出力とし、
アラーム信号ALMに応答してVCO17の制御信号を位相比較
出力からVCO制御回路18の出力に切替える方式がある。Therefore, as shown in FIG. 5, a selector 13 is inserted between the phase comparator 16 and the VCO 17, and the two inputs of this selector 13 are used as the comparison output of the phase comparator 16 and the output of the VCO control circuit 18,
There is a method of switching the control signal of the VCO 17 from the phase comparison output to the output of the VCO control circuit 18 in response to the alarm signal ALM.

この回路構成によれば、ローコストの装置となり得る
が、VCO17の出力周波数の安定度は、出力周波数の精度
を要求される範囲に収めるには十分でない場合がある。
よって、かかる場合には、この第５図の回路構成は十分
とはいえない。Although this circuit configuration can be a low-cost device, the stability of the output frequency of the VCO 17 may not be sufficient to keep the accuracy of the output frequency within the required range.
Therefore, in such a case, the circuit configuration of FIG. 5 cannot be said to be sufficient.

発明の目的 そこで、本発明はこの様な従来のものの欠点を解決す
べくなされたものであって、その目的とするところは、
高価な回路を使用することなく、高精度の出力クロック
周波数を生成することが可能な周波数制御装置を提供す
ることにある。OBJECTS OF THE INVENTION Therefore, the present invention has been made to solve the above-mentioned drawbacks of the conventional ones, and the object thereof is to:
An object of the present invention is to provide a frequency control device capable of generating a highly accurate output clock frequency without using an expensive circuit.

発明の構成 本発明によれば、パルススタッフ同期方式により複数
チャネルの信号を多重化するスタッフ多重技術を使用し
た通信システムにおいて、受信側でデスタッフ制御を行
った後に周波数平滑化のために、入力クロック信号を電
圧制御発振器の出力と位相比較しこの比較出力に応じて
前記電圧制御発振器の出力周波数を制御するようにした
周波数制御装置であって、送信側から送出されてくるデ
ステッフ制御を行うタイミングを示すデスタッフタイミ
ング信号を分周して擬似スタッフ信号を発生する分周器
と、前記送信側から送出され通信システムのシステムク
ロックに同期してチャネルクロック信号を前記擬似スタ
ッフ信号の発生タイミングにて禁止するゲート回路と、
アラーム信号に応答して前記入力クロックの代りに前記
ゲート回路の出力に切替えるセレクタとを有することを
特徴とする周波数制御装置が得られる。According to the present invention, in a communication system using a stuff multiplexing technique for multiplexing signals of a plurality of channels by a pulse stuff synchronization method, an input for frequency smoothing is performed after performing destuff control on the receiving side. A frequency control device for phase-comparing a clock signal with the output of a voltage-controlled oscillator and controlling the output frequency of the voltage-controlled oscillator according to the comparison output, the timing for performing destiff control sent from the transmitting side. And a frequency divider for generating a pseudo stuff signal by dividing the destuff timing signal, and a channel clock signal at the generation timing of the pseudo stuff signal in synchronization with the system clock of the communication system sent from the transmitting side. Gate circuit to prohibit,
A frequency control device having a selector for switching to the output of the gate circuit instead of the input clock in response to an alarm signal is obtained.

実施例 以下、本発明の実施例を図面を参照しつつ説明する。Embodiments Embodiments of the present invention will be described below with reference to the drawings.

第１図は本発明の実施例によるクロック周波数制御装
置のブロック図であり、第4,5図と同等部分は同一符号
により示している。図において、WCLKは第３図のデマル
チプレクサ８においてデスタッフ制御された後の入力ク
ロックであり、これがセレクタ13の１入力となってい
る。このセレクタ出力が位相比較器16の１入力となり、
その他入力にはVCO17の出力が印加されている。そし
て、このVCO17の制御電圧として位相比較器16の位相比
較出力が用いられており、このVCO17の出力が出力クロ
ックRCLKとなり、第３図のエラスティックメモリ９（ま
たは10,11）の書込みタイミング信号となる。FIG. 1 is a block diagram of a clock frequency control device according to an embodiment of the present invention, and the same parts as those in FIGS. In the figure, WCLK is an input clock after being destuffed by the demultiplexer 8 in FIG. 3, and this is one input of the selector 13. This selector output becomes one input of the phase comparator 16,
The output of VCO17 is applied to the other inputs. Then, the phase comparison output of the phase comparator 16 is used as the control voltage of this VCO 17, and the output of this VCO 17 becomes the output clock RCLK, and the write timing signal of the elastic memory 9 (or 10, 11) in FIG. Becomes

ここで、第３図のマルチプレクサ６において、発振器
７のシステムクロックを用いてチャネルクロックCHCLK
が生成されている。M34形多重変換装置の場合には、こ
のチャネルクロック周波数はシステムクロック周波数f1
に対してf1×（1/3）×（63/64）に選定されており、ま
たアラーム発生時に用いられるべき発振器12の発振周波
数f2は、 f2＝f1×（1/3）×（63/64）×｛１−（1/378） ×（18/509）｝ ……（１） に選定されている。従って、第４図に示した従来装置に
おいては、発振器12の出力を上述したf2となる周波数に
厳密に選定しておく必要があるところ、高価となること
は上述したとおりである。Here, in the multiplexer 6 of FIG. 3, the channel clock CHCLK is generated by using the system clock of the oscillator 7.
Is being generated. In case of M34 type multiplexer, this channel clock frequency is system clock frequency f1.
Is set to f1 × (1/3) × (63/64), and the oscillation frequency f2 of the oscillator 12 that should be used when an alarm occurs is f2 = f1 × (1/3) × (63 / 64) × {1- (1/378) × (18/509)} …… (1) is selected. Therefore, in the conventional apparatus shown in FIG. 4, it is necessary to strictly select the output of the oscillator 12 at the frequency of f2 described above, but it is expensive as described above.

そこで、本発明においては、この周波数f2をマルチプ
レクサ６により生成されているチャネルクロックCHCLK
を用いて得ようとするものである。Therefore, in the present invention, this frequency f2 is used as the channel clock CHCLK generated by the multiplexer 6.
Is to be obtained by using.

マルチプレクサ６からはデスタッフ制御を行うタイミ
ングを示すデスタッフタイミング信号DSTF TIMが生成さ
れており、この信号の周波数は、 f1×（1/3）×（63/64）×（1/378） に選定されている。従って、このデスタッフタイミング
信号をカウンタ20により18/509に分周して、 f1×（1/3）×（63/64）×（1/378）×（18/509） ……
（２） なる周波数の信号を得、これをアンドゲート19の他入力
へ反転して印加するようにしている。The multiplexer 6 generates the destuff timing signal DSTF TIM that indicates the timing of destuff control, and the frequency of this signal is f1 × (1/3) × (63/64) × (1/378). It has been selected. Therefore, this destuffing timing signal is divided into 18/509 by the counter 20, and f1 x (1/3) x (63/64) x (1/378) x (18/509) ...
(2) The signal of the frequency is obtained and this signal is inverted and applied to the other input of the AND gate 19.

すなわち、このアンドゲート19により、チャネルクロ
ックCHCLKのオンオフを、（２）で示した周波数を有す
るいわゆる擬似スタッフ信号により制御しており、よっ
て以下に示す如き周波数を有するクロックがゲート19を
介して導出される。That is, the AND gate 19 controls ON / OFF of the channel clock CHCLK by a so-called pseudo stuff signal having the frequency shown in (2), and therefore a clock having the frequency shown below is derived via the gate 19. To be done.

f1×（1/3）×（63/64）−f1×（1/3）×（63/64）×
（1/378）×（18/509） ＝f1×（1/3）×（63/64）｛１−（1/378）×（18/50
9）｝ こうして得られた周波数はまさに（１）式にて示した周
波数f2と同一である。よって、アラーム信号ALMの発生
に応答してセレクタ13により入力クロックWCLKの代り
に、ゲート19の出力f2を選択してPLL回路（位相比較器1
6及びVCO17によるループ）へ導入し、周波数平滑化を行
って出力クロックRCLKとしてメモリの書込みタイミング
信号に用いれば良いことになる。f1 x (1/3) x (63/64) -f1 x (1/3) x (63/64) x
(1/378) x (18/509) = f1 x (1/3) x (63/64) {1- (1/378) x (18/50
9)} The frequency thus obtained is exactly the same as the frequency f2 shown in the equation (1). Therefore, in response to the generation of the alarm signal ALM, the output f2 of the gate 19 is selected by the selector 13 instead of the input clock WCLK, and the PLL circuit (phase comparator 1
6 and the loop of VCO17), frequency smoothing is performed, and it can be used as the output clock RCLK for the write timing signal of the memory.

尚、第２図に第１図の回路の各信号のタイムチャート
を示している。Incidentally, FIG. 2 shows a time chart of each signal of the circuit of FIG.

こうすることにより、第３図の発振器12の代りに２入
力アンドゲート19及びカウンタ20を用いるだけで高精度
の周波数を有する書込みタイミング信号が生成可能とな
る。この場合、ゲート19及びカウンタ20はセレクタ13や
位相比較器16,VCO17等と共にIC化が可能であるので、回
路規模やコスト等の面においても発振器を用いる場合に
比し極めて有利となるのである。By doing so, a write timing signal having a highly accurate frequency can be generated only by using the 2-input AND gate 19 and the counter 20 instead of the oscillator 12 shown in FIG. In this case, since the gate 19 and the counter 20 can be integrated into an IC together with the selector 13, the phase comparator 16, the VCO 17, etc., it is extremely advantageous in terms of circuit scale and cost as compared with the case where an oscillator is used. .

尚、上記実施例では、M34形多重変換装置の例を用い
て説明したが、各信号周波数やカウンタの分周比は適用
されるシステムに応じて決定されれば良いものである。In the above embodiment, an example of the M34 type multiplex converter is used, but each signal frequency and the frequency division ratio of the counter may be determined according to the system to which it is applied.

発明の効果 叙上の如く、本発明によれば、自局内のクロック信号
を用いてゲート回路及びカウンタのみにより高精度の周
波数を有するクロック信号を発生することができるの
で、小型でかつ安価な周波数制御装置が得られるという
効果がある。As described above, according to the present invention, it is possible to generate a clock signal having a highly accurate frequency only by the gate circuit and the counter using the clock signal in the own station, so that the frequency is small and inexpensive. The effect is that a control device can be obtained.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの各部信号のタイムチャート、第３図は本発
明の実施例が適用されるスタッフ多重技術を用いた通信
システムのブロック図、第４図及び第５図は従来技術を
示すブロック図である。 主要部分の符号の説明 13……セレクタ 16……位相比較器 17……VCO 19……アンドゲート 20……カウンタFIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a time chart of signals of respective parts of the block of FIG. 1, and FIG. 3 is a communication system using the stuff multiplexing technique to which the embodiment of the present invention is applied. FIG. 4, FIG. 4 and FIG. 5 are block diagrams showing the prior art. Description of main part symbols 13 …… Selector 16 …… Phase comparator 17 …… VCO 19 …… And gate 20 …… Counter

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】パルススタッフ同期方式により複数チャネ
ルの信号を多重化するスタッフ多重技術を使用した通信
システムにおいて、受信側でデスタッフ制御を行った後
に周波数平滑化のために、入力クロック信号を電圧制御
発振器の出力と位相比較しこの比較出力に応じて前記電
圧制御発振器の出力周波数を制御するようにした周波数
制御装置であって、送信側から送出されてくるデステッ
フ制御を行うタイミングを示すデスタッフタイミング信
号を分周して擬似スタッフ信号を発生する分周器と、前
記送信側から送出され通信システムのシステムクロック
に同期したチャネルクロック信号を前記擬似スタッフ信
号の発生タイミングにて禁止するゲート回路と、アラー
ム信号に応答して前記入力クロックの代りに前記ゲート
回路の出力に切替えるセレクタとを有することを特徴と
する周波数制御装置。1. In a communication system using a stuff multiplexing technique for multiplexing signals of a plurality of channels by a pulse stuff synchronization method, a destuff control is performed on a receiving side and then an input clock signal is converted to a voltage for frequency smoothing. A frequency control device for phase comparison with the output of a controlled oscillator and controlling the output frequency of the voltage controlled oscillator according to the comparison output, and destuffing indicating the timing for performing destiff control sent from the transmission side. A frequency divider that divides a timing signal to generate a pseudo stuff signal, and a gate circuit that prohibits a channel clock signal sent from the transmission side and synchronized with a system clock of a communication system at the generation timing of the pseudo stuff signal. , Switch to the output of the gate circuit instead of the input clock in response to an alarm signal Frequency control apparatus characterized by a selector that.