JPH0831833B2 - 速度変換回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル無線回線に用いる速度変換回路
に関する。特に、独立同期システム用速度変換回路と従
属同期システム用速度変化回路に共用できる速度変換回
路に関する。

この回路は、スタッフ多重変換装置あるいは入力デー
タの書込みと読出しの位相を調整する回路に用いられ
る。

〔概要〕

クロック分周器で分周されたクロック信号でメモリ回
路にデータの書込みおよび読出しを行う速度変換回路に
おいて、 クロック分周器に入力されるクロック信号を共通の信
号源に接続するか、または別個の信号源に接続するかの
いずれかを選択できる回路構成とすることにより、 従属同期システムおよび独立同期システムのいずれの
システムにも同一の回路要素を共用することができるよ
うにしたものである。

〔従来の技術〕

ディジタル無線回線でのクロック信号の同期方式とし
ては、各局にクロック源を設けて独立に同期をとる独立
同期システムと、回線網内にマスタ局を設け、マスタ局
以外の局に置かれた位相同期発振器（VCO）の発振周波
数をマスタ局のクロック信号に従属して同期させる従属
同期システムとがある。

この独立同期システム用の速度変換回路と従属同期シ
ステム用の速度変換回路とは、同じ回路構成要素を多く
含んでいるが、従来例ディジタル無線回線用速度変換回
路では、独立同期システム用速度変換回路と従属同期シ
ステム用速度変換回路とは別々の構成であった。

〔発明が解決しようとする問題点〕

このような従来例回路は独立同期システム用および従
属同期システム用とがそれぞれ別個に設計、試作および
製造が行われるので、開発費、試作費および製造管理費
がそれぞれにかかる欠点がある。

本発明はこのような欠点を除去するもので、独立同期
システム用および従属同期システム用に同一設計および
部品が共用できる速度変換回路を提供することを目的と
する。

〔問題点を解決するための手段〕

本発明は、第一クロック信号に同期する入力データ信
号が書込み入力に与えられ読出し出力から第二クロック
信号に同期する出力データが取り出されるメモリ回路
と、上記第一クロック信号を入力し出力が上記メモリ回
路の書込みクロック信号として与えられる第一クロック
分周器と、上記第二クロック信号を入力し出力が上記メ
モリ回路の読出しクロック信号として与えられる第二ク
ロック分周器と、上記第一クロック分周器の出力と上記
第二クロック分周器の出力との位相を比較する位相比較
器とを備え、この位相比較器の出力にしたがって上記第
一クロック信号または上記第二クロック信号の位相を制
御する手段を備えた速度変換回路で、前述の問題点を解
決するための手段として、上記メモリ回路、上記第一お
よび第二クロック分周器および上記位相比較器を一組と
する回路要素を複数ｎ個備え、このｎ個の回路要素につ
いて、それぞれ共通して上記第一クロック信号および第
二クロック信号を入力する状態と上記回路要素にそれぞ
れ独立した上記第一クロック信号および第二クロック信
号を入力する状態とを切り換える手段を設けたことを特
徴とする。

〔作用〕

クロック分周器で分周された分周信号に基づいてメモ
リ回路への入力データの書込みおよび読出しが行われ、
入力データの速度変換が行われる。また、分周されたク
ロック信号の位相は位相比較器で比較され、この出力に
基づいて読出しクロック信号を発生する第二クロック信
号を制御することによって読出しクロック信号が制御さ
れる。また第一クロック信号の方を制御することもでき
る。

従属同期システムに用いられるときは、複数個のクロ
ック分周器に単一のクロック信号が与えられ、独立同期
システムに用いられるときは、複数個のクロック分周器
のそれぞれに別個のクロック信号が与えられるように回
路構成が切換えられる。

〔実施例〕

以下、本発明実施例回路を図面に基づいて説明する。

第１図は入力データ列数がｎ（ただしＮ≧２を満足す
る自然数）の従属同期システムに適合した実施例装置の
構成を示すブロック構成図である。第２図は入力データ
列数がｎ（ただし、ｎ≧２を満足する自然数）の独立同
期システムに適合した実施例装置の構成を示すブロック
構成図である。

まず、従属同期システム用速度変換回路である第一実
施例回路の構成を第１図に基づいて説明する。第一のク
ロック信号10を入力する第一クロック信号入力端子１
と、この第一クロック信号入力端子にその入力が接続さ
れた第一クロック分周器100−１〜100−ｎと、第二のク
ロック信号11を入力する第二のクロック信号入力端子２
と、この第二クロック信号入力端子にその入力が接続さ
れた第二クロック分周器101−１〜101−ｎと、データ信
号12−１〜12−ｎをそれぞれ入力するデータ信号入力端
子３−１〜３−ｎと、このデータ信号入力端子３−１〜
３−ｎのそれぞれにその第一の入力が接続され、第一の
クロック分周器100−１〜100−ｎおよび第二クロック分
周器101−１〜101−ｎの出力のそれぞれにその第二およ
び第三の入力のそれぞれが接続されたメモリ回路103−
１〜103−ｎと、このメモリ回路103−１〜103−ｎのそ
れぞれに接続されたデータ信号出力端子４−１〜４−ｎ
と、第一クロック分周器100−１〜100−ｎおよび第二ク
ロック分周器101−１〜101−ｎの出力のそれぞれにその
第一および第二の入力のそれぞれが接続された位相比較
器102と、この位相比較器102の出力に接続された位相制
御信号出力端子５とを備える。

ここで、この第一実施例での速度変換回路の動作を説
明する。

この回路が送信装置に備えられた場合、第一クロック
信号は入力データ信号のクロック信号であり、CCITTで
規定された周波数のクロック信号である。また第二クロ
ック信号は装置の位相同期発振回路（VCO）から与えら
れるクロック信号であった。

この速度変換回路がスタッフ多重回路に用いられる場
合、第一クロック分周器100−１から出力される分周信
号50−１より第二クロック分周器101−１から出力され
る分周信号51−１がその周波数が高く、位相比較器102
でその位相差がたとえば１ビット生じたことを検出した
場合には、その出力で第二クロック信号を発生する位相
同期発振回路を制御することによりスタッフビットの多
重を行う。このスタッフ多重変換回路の構成については
周知の構成であった。また、入力データ信号の読出しの
ポイントを書込みのポイントに合わせるように制御する
回路の場合には、第二クロック信号を位相比較器102の
出力により第一クロック信号に同期させるように制御す
ることにより、その読出しクロック信号を書込みクロッ
ク信号に同期させる。

第一列目の第一クロック分周器100−１および第二ク
ロック分周器101−１のそれぞれに第一のクロック信号1
0および第二のクロック信号11が入力され、分周動作が
独立に行われて分周信号50−１および51−１が生成され
る。

また、特定の分周動作点で制御信号20および21が生成
される。この制御信号は具体的には例えば分周器のカウ
ンタのカウントが８になったとき他の分周器を初期化す
るパルスであって、この初期化パルスによって他の分周
器は第一クロック分周器100−１、第二クロック分周器1
01−１と同一の動作を行うことができる。この制御信号
20および21に基づいて、第ｉ列目（ただし、ｉはｎ以下
の自然数）の第一クロック分周器100−ｉおよび第二の
クロック分周器101−ｉから第一列目の分周器100−１お
よび101−１から出力される分周信号50−１および51−
１にそれぞれ同期した分周信号50−ｉおよび51−ｉが出
力される。すなわち、ｎ個の分周信号50−１〜50−ｎお
よび51−１〜51−ｎはそれぞれの群で同期した同一信号
になる。

この分周信号50−１〜50−ｎおよび51−１〜51−ｎに
基づいてメモリ回路103−１〜103−ｎにデータ信号12−
１〜12−ｎが書き込まれ、また読み出されたデータ信号
13−１〜13−ｎがこのメモリ回路103−１〜103−ｎから
出力される。すなわち、メモリ回路103では入力したデ
ータ信号12の周波数の変換すなわち速度変換を行うこと
ができる。

位相比較器102では分周信号50−１と分周信号51−１
との位相が比較され位相制御信号14が送出される。この
位相制御信号14に基づいて第二のクロック信号の位相を
制御する。スタッフ多重の場合には第二のクロック信号
を抜く位相制御、データ信号の読出しを書込みと揃える
ためには第二のクロック信号を第一のクロック信号に同
期させる制御を行う。この位相制御については図示され
ていないが第１図に示す端子５の信号を制御入力とする
電圧制御発振器により端子１または端子２に入力するク
ロック信号のいずれか一方を発生する公知の帰還回路に
より実現することができる。第２図の場合にはこの帰還
回路は端子５−１〜５−ｎのｎ個について別個に設けら
れる。

次に、独立同期システム用速度変換回路である第二実
施例回路の構成を第２図に基づいて説明する。

この第二実施例回路と第一実施例回路との構成上の異
なる部分は、第一および第二クロック分周器のそれぞれ
に位相あるいは周波数の異なるクロック信号が入力され
ること、第一列目からほかの列へ制御信号が送出されな
いことおよび各列ごとに位相比較器を有することにあ
る。

次に、この第二実施例回路の動作を第２図に基づいて
説明する。

第一クロック分周器100−１〜100−ｎでは、第一のク
ロック信号10−１〜10−ｎが入力され、分周信号50−１
〜50−ｎが出力される。第二クロック分周器101−１〜1
01−ｎでは、第二のクロック信号11−１〜11−ｎが入力
され、分周信号51−１〜51−ｎが出力される。すなわ
ち、各列の分周器では、入力するクロック信号に従いそ
れぞれ独立に分周動作が行われる。メモリ回路103−１
〜103−ｎと位相比較器102−１〜102−ｎの動作は第１
図の場合と同様である。位相制御信号14−１〜14−ｎに
基づいて、第一のクロック信号10−１〜10−ｎあるいは
第二のクロック信号11−１〜11−ｎの位相が制御され
る。

以上説明したように、ｎ列対応の独立同期システム用
をスイッチで切り換えると、ｎ列対応の従属同期システ
ム用の速度変換回路が実現される。

なお、本発明の従属同期システム用速度変換回路の場
合には、第一および第二のクロック分周器は回路動作上
は一組でもよいが、従属同期システム用と独立同期シス
テム用を共用化するためにデータの入力列数に対応した
組数の分周器を必要とし、したがってｎ列入力であれば
ｎ組の分周器が必要になる。

〔発明の効果〕

本発明は以上説明したように、独立同期システム用速
度変換回路の第一クロック分周器および第二クロック分
周器を単一のクロック信号に同期するように回路構成を
変更することによって従属同期システム用速度変換回路
が実現できる。すなわち、独立同期システム用と従属同
期システム用とを共用化した速度変換回路が得られるの
で、二種類のシステム用にそれぞれの回路を設計・試作
・製造する従来例回路の場合に比べ、開発費・試作費・
製造のための管理費を約1/2にすることができる効果が
あり、また生産費が二倍となるので習熟によるコストダ
ウンが図れる。

【図面の簡単な説明】

第１図は本発明の第一実施例回路の構成を示すブロック
構成図。 第２図は本発明第二実施例回路の構成を示すブロック構
成図。 １……第一クロック信号入力端子、２……第二クロック
信号入力端子、３……データ信号入力端子、４……デー
タ信号出力端子、５……位相制御信号出力端子、10、11
……クロック信号、12、13……データ信号、14……位相
制御信号、50、51……分周信号、100……第一クロック
分周器、101……第二クロック分周器、102……位相比較
器、103……メモリ回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第一クロック信号に同期する入力データ信
   号が書込み入力に与えられ読出し出力から第二クロック
   信号に同期する出力データが取り出されるメモリ回路
   と、 上記第一クロック信号を入力し出力が上記メモリ回路の
   書込みクロック信号として与えられる第一クロック分周
   器と、 上記第二クロック信号を入力し出力が上記メモリ回路の
   読出しクロック信号として与えられる第二クロック分周
   器と、 上記第一クロック分周器の出力と上記第二クロック分周
   器の出力との位相を比較する位相比較器と を備え、 この位相比較器の出力にしたがって上記第一クロック信
   号または上記第二クロック信号の位相を制御する手段を
   備えた 速度変換回路において、 上記メモリ回路、上記第一および第二クロック分周器お
   よび上記位相比較器を一組とする回路要素を複数ｎ個備
   え、 このｎ個の回路要素について、それぞれ共通して上記第
   一クロック信号および第二クロック信号を入力する状態
   と上記回路要素にそれぞれ独立した上記第一クロック信
   号および第二クロック信号を入力する状態とを切り換え
   る手段を設けた ことを特徴とする速度変換回路。