JPH0831667B2 - パッケージ化電子ハードウェア・ユニット - Google Patents

パッケージ化電子ハードウェア・ユニット

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JPH0831667B2
JPH0831667B2 JP6313111A JP31311194A JPH0831667B2 JP H0831667 B2 JPH0831667 B2 JP H0831667B2 JP 6313111 A JP6313111 A JP 6313111A JP 31311194 A JP31311194 A JP 31311194A JP H0831667 B2 JPH0831667 B2 JP H0831667B2
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ジョセフ・マイケル・モスレー
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は超小型化電子回路表面実
装技術(SMT)に関し、特にチップ及びモジュールを含む
集積回路デバイスをはんだボールなどの潰れが制御され
る(以下コントロールド・コラプスという。)電気相互接
続及びピン・スルーホール導体の組合わせを用いてパッ
ケージ化することに関する。
【０００２】
【従来の技術】従来、特に集積回路及びVLSI(超大規模
集積回路)技術において、はんだ電気接触が広く使用さ
れ、20年以上に亘って実施されてきた。この技術は完成
の域に達しており、はんだボール接続(SBC)技術として
広く利用されてきた。これまでに多数の技術が開発さ
れ、例えばIBMにおいては、しばしば業界においてフリ
ップチップ(flip-chip)技術として参照されるコントロ
ールド・コラプス・チップ接続すなわちC−4技術が開発
された。用語"フリップチップ"が使用される由縁は上向
きのパッケージ(例えばチップ)・ピンへの電気接続を例
えばワイヤボンド技術により実現する従来広く使用され
る技術に反し(反転パッケージ(inverted package)とし
て参照される)、これはパッケージング・チップの電気
接続をフェース・ダウンで実施することに由来する。
【０００３】熱心な研究の結果、SBCアレイは高い信頼
性を有するが特定の寸法的制限及び距離制限を有するこ
とが示された。そしてこれらの制限は、はんだボールが
破断又は応力破壊の危険を伴わないでチップの領域アレ
イ上のニュートラル・ポイント又はゼロ応力ポイントと
して通常参照される箇所から離れて置かれることができ
る最大距離のファクタである。こうしたチップは通常等
間隔で配置されたはんだボールのアレイを含むフットプ
リントを有し、これらのはんだボールは実質的に矩形
の、好適には正方形パターン又はレイアウトで配置され
る。
【０００４】超小型デバイスをシステム・コンポーネン
トに電気的に結合する殆どの接続システムでは、例えば
チップ、モジュール及び回路基板の間の材料の不一致が
存在し、この不一致が電気接続における機械的応力をも
たらす。例えば回路チップのシリコンなどの材料、モジ
ュール基板として使用されるセラミックなどの材料及び
モジュールが実装されるエポキシ硝子回路カードの間の
熱膨張係数の差ははんだボールの使用においては重要で
ある。これらの機械的応力は単にデバイスが落下した場
合に発生する衝撃により生成される応力も含み、過去に
広く研究されてきた。はんだボールの最大数に関し、は
んだボールのサイズ及びそれらの距離の組合わせを要因
とする制限が存在することが知られており、満足のいく
信頼性及び確立された電気接続の存続性を維持するよう
に組込まれる。
【０００５】組込まれるはんだボールの構成及び数に影
響を及ぼす他の要因には、はんだボールを作る際に使用
される材料及びはんだボールで結合又は接続されるチッ
プ又はモジュール上の材料が含まれる。
【０００６】ニュートラル・ポイントの距離の信頼性を
増す別の技術では、チップ又はモジュールを基板にエポ
キシ樹脂で接着する。熱膨張によるチップ又はモジュー
ルの応力がエポキシ又はにかわを介し、基板又はカード
に伝達又は消散される。これはコンポーネントの故障が
存在する場合にもカードの再加工を必要としない発展的
な技術である。
【０００７】
【発明が解決しようとする課題】本発明の目的はチップ
・パッケージ及びその入出力(I/O)端子のロケーション
及びそれらの数並びに対応するデバイスのフットプリン
トを増大する技術を提供することである。
【０００８】
【課題を解決するための手段】本発明の技術はSBC技術
を高密度I/O端子フットプリントへ拡張し、その結果I/O
端子数が増加し同時にSBCパッケージの元来の低インダ
クタンスが得られる利点を利用することができるもので
ある。
【０００９】この利点ははんだボール・コネクタから外
側に広がるI/O端子ロケーションに導電性のピンを追加
してコンポーネント・パッケージ上のI/O端子数を増加
することにより達成される。導電性のピンはワイヤ同様
の優れた機械的及び電気的特性を有するが、はんだボー
ルよりも1桁大きなインダクタンスを有する。ピンはは
んだボールよりもコンポーネントの計算されたゼロ応力
ポイントからより外側に配置され、はんだボール内の応
力破壊が発生しないと想定されるゼロ応力ポイントから
の距離として見きわめられた寸法を越えて配置される。
電気接続ピン、特に鑞付けされたスルーホール接続用の
電気接続ピンの強度及びたわみ性は熱膨張による不当な
応力に容易に耐えることができ、ゼロ応力ポイントから
遠く離れるほどそうしたことが当てはまる。
【００１０】本発明の技術は全ての可能な電気接続の効
率化及び最大利用を実現し、いわゆる犠牲(sacrificia
l)はんだボール即ち機能上電気的に作用しない他の応力
キャリアの必要性を排除する。例えば10×10の接続グリ
ッド・アレイは余分な2列のピンが存在する12×12のボ
ックスに含まれる10×10のグリッド領域程の信頼性を持
たないことは理解されよう。本発明によれば、これら余
分の2列が電気的に機能し、しかも応力破壊の観点から
高い信頼性を提供する。
【００１１】
【実施例】本発明は本発明の実施例を表す添付図を参照
して詳細に述べられる。説明の最初に当たり、当業者に
おいては本発明の好適な結果を得るために、本発明を変
更することも有り得よう。従って、後述の説明は当業者
を対象とする広い教示を開示するものであり、本発明を
制限するものではないことを述べておく。
【００１２】図1を参照すると、基板ベース12及びキャ
ップ14を有するモジュール10が表される。キャップ14及
び基板ベース12の間には、チップ16及び18が挟まれる。
モジュール10はエポキシ硝子回路基板カード20に接続さ
れる。カード20並びにチップ16及び18の間の導電性はは
んだボール22として表される導電性の材料により維持さ
れる。ハードワイヤ・ライン又はプリント回路基板の電
気的パスはライン24及び26として表される。
【００１３】図1は断面図を表し、モジュール・キャッ
プ14は通常はんだ付け可能なキャップ又は鑞付けされた
セラミックを含む材料からなる。グロブ・トップ(glob-
top)も使用可能である。また高価ではあるが、熱伝導モ
ジュール(TCM)キャップも考慮される。ベース又は基板1
2は通常セラミック材料であり、keyathera又は"92−11"
と呼ばれる材料などから構成される。上述のようにカー
ド20はエポキシ及び硝子又は銅-アンバー-銅(Cu-Inv-C
u)などの他の適当な材料から構成される。
【００１４】図2は図1の面A-A'に沿う断面図であり、導
電材料22のアレイのフットプリントを示す。このアレイ
は等間隔(例えば1.27mm又は2.54mmのグリッド)のインラ
イン電気コンタクト若しくはステーション及び列に配列
される。この図はアレイの保全性を乱すこと無く変更す
ることができる。本発明の利点を有さないこれらのアレ
イは温度変化に起因するクラック又は応力のために、全
体サイズが約50mmに制限される。基板12の下面に接する
各はんだボールのフットプリントは正方形で表される。
その様子が図1の領域Xの最左端に位置するはんだボール
22の拡大図を表す図3に示される。
【００１５】はんだボールは球状のボール28である中央
部分からなり、これは90％の鉛(PB)及び10％のスズ(Sn)
を含む90/10として知られるはんだ材料からなる。はん
だボール22の上側のフット30は球状ボール28及び基板12
の下面に配置される電気接続端子の間のコンタクトを提
供する。下側のフット32ははんだボール22の球状ボール
28及びエポキシ硝子カード20並びにその上に配置されて
電気的連続性を提供する電気的端子の間の電気的接続を
提供する。上側のフット30及び下側のフット32は37/63
のPB/Snなどの材料からなる。鉛−スズ混合比の選択は
主に製造の都合及びもちろん導電性に関する理由から決
定される。例えば、はじめの製造又は後のリワークの
間、はんだボールは融解されないが、上側又は下側のフ
ットがその場所で融解されるか融解により除去される。
これは鉛対スズの異なる混合比により達成される。図
1、図2及び図3に示されるこの構成は現在一般に使用さ
れているデバイスに対しては合理的に適用されるものが
本発明の機構は含んでいない。
【００１６】こうした通常のデバイスが図4の断面図に
表され、ここでは部分的に表されたキャップ36内にチッ
プ34が配置され、キャップは基板38に通常のように固定
される。チップ34の適当な端子及びはんだボール40の間
の接続のために電気回路が提供され、次にはんだボール
が基板38及びカード42の間の電気回路を提供し、カード
42内のバイア44との電気的コンタクトを形成する。これ
らのバイアは図8に示されるようなピン・コネクタのた
めのめっきスルーホール(PHT)よりも径が小さい。これ
らのバイアは迅速な再加工を容易にする。
【００１７】熱応力状態の下で、はんだボールは材料の
違い及びモジュール・キャップ14、モジュール基板12及
び回路カード20を含む様々なコンポーネントの熱膨張係
数による不適な影響を受け、図5の拡大図に示されるよ
うな応力破壊が発生する。熱サイクル(例えば最終アセ
ンブリを繰返しオン、オフする)に起因する疲労故障は
熱条件により発生し、この断面図の領域46及び48に示さ
れるような破壊につながる。この応力は例えば周囲温度
状態から作用され、短い時間でかなりな高温(例えば80
℃乃至100℃)に達したような場合におけるモジュールの
膨張に起因する。これらの応力破壊は通常せん断応力破
壊であり、図示のように表されるはんだボール40の上側
のフット50及び下側のフット52において発生する。
【００１８】図6、図7及び図8は本発明の原理による機
構を組込んだモジュールを表す。図6では基板54ははん
だボール56及び導電ピン58に至る電気接続を提供するよ
うに示される。導電ピン58はモジュールの中央部分から
外側に向かってはんだボール56の外側に配置される。こ
のピン58は例えば金めっきコバール鋼を含む異なる材料
からなる。他の共融材料も使用可能である。これらのタ
イプのピンは比較的高い信頼性を提供するが、はんだボ
ールと比較するとかなり高価である。はんだボール56及
びピン58の両方がモジュール間、すなわち基板54及び回
路カード60の間の導電性を提供する。
【００１９】はんだボール56及びピン58のアレイが図7
に示される。図6は図7のラインB-B'に沿う断面図であ
る。このアレイは一般には64mmのサイズである。サイズ
・パラメータはピンが接続されるソケットのタイプなど
の要素に依存する。図7において、I/O端子の総数は中心
間距離が1.27mmのグリッドの場合、329から625に増加す
る。図7において、はんだボール56及び導電ピン58を含
む各電気接続のフットプリントは正方形で示される。輪
郭線により示される中央が空白の正方形(参照番号56で
示される)ははんだボールに相当する。塗りつぶされた
正方形(参照番号58で示される)はピンに相当する。はん
だボールはニュートラル・ポイントからの最大許容寸法
又は距離よりも外側には設けられない。この図に示され
る距離Dは応力破壊を防止すべくはんだボールがニュー
トラル・ポイント60から取り得る最大距離に相当する。
はんだボール・アレイの外側にコネクタ・ピンが1本で
も配置されると、はんだボール内の応力破壊を防止する
効果を提供することが明らかであるが、実際には、はん
だボール・アレイを囲む一列のピンなどのようにより多
くのピンが設けられることが望ましい。
【００２０】ある条件のもとで、この寸法Dはおおよそ1
3.5mmである。図7に示される幾何学的に対称なレイアウ
トのアレイでは、ニュートラル・ポイント60は一連のは
んだボールが形成する半径Dの円の中心に相当する。但
しあらゆる例において、こうした構成が中心点の回りに
対称に配置される必要は必ずしもない。しかしながら、
対称構造は事実好適であり、ここでの説明においては適
用される。図7において、領域Cとして示される中央領域
は通常図6のはんだボール56のように等間隔で配置され
るはんだボールを含む。中心ポイント又はニュートラル
・ポイント60から最大許容寸法Dを越えたところに広が
る導電性の材料が導電ピン58として示される。通常領域
C内の任意の電気コンタクト又は導電性材料はピン58で
表される種類の導電ピンの形態をとる。
【００２１】検討の結果、上述したI/O端子の中心間距
離が1.27mmの幾つかのモジュール・サイズにおいて、次
に示す満足のいく結果が得られた。 25mmのモジュール：I/O端子数が329から361に増加 32mmのモジュール：I/O端子数が329から625に増加 44mmのモジュール：I/O端子数が329から1089に増加。
【００２２】本発明の組合わせは少なくとも次の利点を
有する。第1に、同一プラットフォーム(例えば大きなML
C基板)上にピン及びはんだボールの両方をI/O端子とし
て含むことによりI/O端子密度が増加する。第2に、ピン
・ロケーションが1.27mm又は2.54mmのグリッドとなる。
第3に、低インダクタンス・ポートとして使用されるピ
ンが金めっきを必要としない。第4に、ピンが基板を次
レベルのアセンブリに導く(自己位置合わせ)事実によ
り、はんだボールを次レベルのアセンブリに位置合わせ
する配慮が多大に軽減される。第5に、自己位置合わせ
機構が追加の装置の費用及びはんだボールだけが存在す
る場合に必要な光学的位置合わせの処理ステップを最小
化する。第6に、はんだボールが組込みスタンドオフと
して機能し、ピンの特殊な加工或いはスタンドオフ・ポ
ストの追加の必要を排除する。第7に、アセンブリ前の
処理の間にピンがSBCはんだボールを保護する。
【００２３】クリティカルな寸法"D"の外側の領域にピ
ンを制限することにより、パッケージ化されるコンポー
ネントの相対コストを調整することが可能になる。例え
ば、はんだボール及びピンのこの組合わせはコンポーネ
ント・パッケージのより大きなフットプリントを提供す
るが、コストを大幅に押し上げたり、信頼性又は性能を
犠牲にすることはない。SBC及びホール内ピンのこの組
合わせ技術は成功裡に実施されることが判明した。
【００２４】図8は図6の領域Yの拡大図を示し、はんだ
ボール56及びピン58を表す。図8では、カード内のめっ
きスルーホール(PTH) 62又はソケットがピンの挿入箇所
に設けられる。ピン58はロケーション64において鑞付け
される。この構成はまた基板54のカード60との位置合わ
せを容易にする。PTHは銅被覆され、通常は次にピンが
例えば37/63はんだにより、適所(ロケーション66)には
んだ付けされる。ピンがはんだカラムなどの他のはんだ
技術によっても組込み可能であることは容易に理解され
よう。ピンがはんだボールなどの材料との組合わせにお
いて使用される場合、ピンは過挿入を防止するためにス
ウェッジされる必要もない。はんだボールが自然に停止
機能を果たすので、コンポーネント・パッケージ及びそ
の接続回路の間のスタンドオフを達成するために組込み
式停止機能を有する選択ピンを特に加工し配置する必要
がない。
【００２５】
【発明の効果】本発明に開示したように、同一プラット
フォーム上、導電性ピン及びはんだボールの両方をI/O
端子として含むことにより、電子チップ・パッケージに
おけるI/O端子密度を信頼性を維持しながら増大させる
ことができた。
【図面の簡単な説明】
【図１】本発明の原理の利点を使用していないはんだボ
ール接続技術を適用した電子コンポーネント・モジュー
ルの断面図である。
【図２】本発明の原理の利点を使用していないはんだボ
ールのマトリックスを有する領域アレイ・チップを表す
図1の面A-A'に沿う断面図。
【図３】図1の領域X内の1つのはんだボールの拡大図で
ある。
【図４】本発明の原理の利点を使用していないバイア・
ホールにおいて回路基板を接続するはんだボール接続技
術を表す典型的なはんだボール・モジュール・アセンブ
リの部分断面図である。
【図５】はんだボール接続の破壊を表す図3及び図4のは
んだボールの拡大図である。
【図６】本発明の原理によるはんだボール及び導電ピン
を有するパッケージ化電子コンポーネントの断面図であ
る。
【図７】本発明の原理による導電ピン及びはんだボール
のフットプリント・パターンを表す図6の面B-B'に沿う
断面図である。
【図８】本発明の原理により回路基板と電気的にコンタ
クトする導電ピン及びはんだボールを表す図6の領域Y内
の拡大図である。
【符号の説明】
12、38、54 基板 14、36 キャップ 16、18、34 チップ 20、42、60 エキポシ硝子回路基板カード 22、40、56 はんだボール 24、26 ハードワイヤ・ライン 28 球状のボール 30、50 上側フット 32、52 下側フット 44 バイア 46 上側フット破壊 48 下側フット破壊 58 導電ピン 60 ニュートラル・ポイント 62 めっきスルーホール 64 鑞付けロケーション 66 はんだ付けロケーション
フロントページの続き (72)発明者 ジョセフ・マイケル・モスレー アメリカ合衆国33434、フロリダ州ボカ・ ラトン、ノース・ウエスト 28 ウェイ 4800 (72)発明者 ビトー・ジェームズ・タオゾロ アメリカ合衆国33434、フロリダ州ボカ・ ラトン、ラス・フロレス・ドライブ 6548 (72)発明者 ジョン・クロスビー・ミリケン アメリカ合衆国12563、ニューヨーク州パ ターソン、センター・ストリート、ピィ・ オー・ボックス 200 (56)参考文献 特開 昭53−85373（ＪＰ，Ａ) 特開 平５−82717（ＪＰ，Ａ) 特開 平２−83946（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】論理機能を実行するパッケージ化電子ハー
    ドウェア・ユニットであって、 基板と、 上記基板に形成された入出力端子を有する電気論理回路
    と、 上記入出力端子の内の第1組の入出力端子にそれぞれ接
    続されたコントロールド・コラプス導電材のはんだボー
    ルで形成されたコンタクトと、 上記入出力端子の内の上記コンタクトに接続されていな
    い第2組の入出力端子にそれぞれ接続された導電材のピ
    ンとを含み、 上記はんだボールは上記基板上にアレイ状に配置され且
    つ上記はんだボールは上記基板上のアレイ内の中心に位
    置するポイントから距離D (但しDは上記はんだボールの
    導電性を破壊する応力を上記はんだボール内に生じさせ
    ない最大距離）より大きく離れた位置には上記はんだボ
    ールが存在しないように配置されていることを特徴とす
    るパッケージ化電子ハードウェア・ユニット。
  2. 【請求項２】上記距離Dが13.5mmよりも大きいことを特
    徴とする請求項1記載のパッケージ化電子ハードウェア
    ・ユニット。
  3. 【請求項３】上記ピン各々が上記基板上の上記コントロ
    ールド・コラプス導電材のはんだボールで形成されたコ
    ンタクトのアレイの輪郭を定義する縁を越えた箇所にの
    み配置されていることを特徴とする請求項1記載のパッ
    ケージ化電子ハードウェア・ユニット。
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