JPH11190761A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH11190761A JPH11190761A JP9359554A JP35955497A JPH11190761A JP H11190761 A JPH11190761 A JP H11190761A JP 9359554 A JP9359554 A JP 9359554A JP 35955497 A JP35955497 A JP 35955497A JP H11190761 A JPH11190761 A JP H11190761A
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Abstract
(57)【要約】
【課題】 任意のドライバ出力波形信号及びＤＵＴから
の応答信号のアナログ信号を観測できる半導体試験装
置。 【解決手段】 ＤＵＴの複数の入力ピンにテスト信号
を印加する複数のドライバと、ＤＵＴの複数の出力ピン
からの応答信号を入力する複数のコンパレータを有する
半導体試験装置であって、複数のドライバ出力のテス
ト信号をそれぞれのリレーを介して、複数のコンパレー
タ入力の応答信号をそれぞれのリレーを介して、それぞ
れの入力端子に接続されたアナログ信号の任意の信号を
選択する信号選択器と、任意の波形を選択した信号選
択器の出力信号を半導体試験装置本体から外部に出力す
るための波形観測用端子と、から成る半導体試験装置。
の応答信号のアナログ信号を観測できる半導体試験装
置。 【解決手段】 ＤＵＴの複数の入力ピンにテスト信号
を印加する複数のドライバと、ＤＵＴの複数の出力ピン
からの応答信号を入力する複数のコンパレータを有する
半導体試験装置であって、複数のドライバ出力のテス
ト信号をそれぞれのリレーを介して、複数のコンパレー
タ入力の応答信号をそれぞれのリレーを介して、それぞ
れの入力端子に接続されたアナログ信号の任意の信号を
選択する信号選択器と、任意の波形を選択した信号選
択器の出力信号を半導体試験装置本体から外部に出力す
るための波形観測用端子と、から成る半導体試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体試験装置
のドライバからＤＵＴ（ Device Under Test：被測定半
導体ＩＣ）に出力するテスト信号波形およびＤＵＴから
出力する応答信号波形を観測し、不良解析を迅速に行う
半導体試験装置に関する。
のドライバからＤＵＴ（ Device Under Test：被測定半
導体ＩＣ）に出力するテスト信号波形およびＤＵＴから
出力する応答信号波形を観測し、不良解析を迅速に行う
半導体試験装置に関する。
【０００２】
【従来の技術】始めに、半導体試験装置の概略について
説明する。図３に半導体試験装置の基本的な構成図を示
す。テスタ・プロセッサ３１は、装置全体の制御を行
い、テスタ・バスにより各ユニットに制御信号を与え
る。パターン発生器３２は、ＤＵＴ３９に与える印加パ
ターンとパターン比較器３７に与える期待値パターンを
生成する。タイミング発生器３３は、装置全体のテスト
周期信号やテストタイミングを取るためにタイミングパ
ルス信号を発生して波形整形器３４やコンパレータ３６
やパターン比較器３７等に与え、コンパレータ３６には
ストローブ信号を与え、テストのタイミングをとる。
説明する。図３に半導体試験装置の基本的な構成図を示
す。テスタ・プロセッサ３１は、装置全体の制御を行
い、テスタ・バスにより各ユニットに制御信号を与え
る。パターン発生器３２は、ＤＵＴ３９に与える印加パ
ターンとパターン比較器３７に与える期待値パターンを
生成する。タイミング発生器３３は、装置全体のテスト
周期信号やテストタイミングを取るためにタイミングパ
ルス信号を発生して波形整形器３４やコンパレータ３６
やパターン比較器３７等に与え、コンパレータ３６には
ストローブ信号を与え、テストのタイミングをとる。
【０００３】波形整形器３４は、パターン発生器３２か
らの印加パターンをテスト信号波形に整形しドライバ３
５を経て、ＤＵＴ３９にテスト信号を与える。ＤＵＴ３
９からの応答信号はストローブ信号時にコンパレータ３
６で電圧比較され、その結果の論理信号をパターン比較
器３７に与える。パターン比較器３７はコンパレータ３
６からの試験結果の論理パターンとパターン発生器３２
からの期待値パターンとを論理比較して一致・不一致を
検出し、ＤＵＴ３９の良否判定を行う。不良の場合には
フェイルメモリ３８に情報を与え、パターン発生器３２
からの情報と共に記憶させ、後に不良解析が行われる。
らの印加パターンをテスト信号波形に整形しドライバ３
５を経て、ＤＵＴ３９にテスト信号を与える。ＤＵＴ３
９からの応答信号はストローブ信号時にコンパレータ３
６で電圧比較され、その結果の論理信号をパターン比較
器３７に与える。パターン比較器３７はコンパレータ３
６からの試験結果の論理パターンとパターン発生器３２
からの期待値パターンとを論理比較して一致・不一致を
検出し、ＤＵＴ３９の良否判定を行う。不良の場合には
フェイルメモリ３８に情報を与え、パターン発生器３２
からの情報と共に記憶させ、後に不良解析が行われる。
【０００４】ＤＵＴ３９は半導体集積回路であり、入力
端子にテスト信号を印加すると半導体ＩＣ内の電子回路
を伝搬してその応答信号を出力端子から出力する。従っ
て、出力する応答信号はその入力するテスト信号より遅
延を生じて出力される。そこで、半導体試験装置ではコ
ンパレータ３６でしきい値電圧と電圧比較する際に、テ
スト信号の立ち上がり時間に遅延を与えたストローブ信
号（パルス）をコンパレータ３６に与えて、ストローブ
信号時に電圧比較する。ストローブ信号の遅延時間は各
種のＤＵＴ３９毎に異なるので、種類の異なるＤＵＴ３
９毎に遅延時間を予め調べておく必要がある。この遅延
時間と比較電圧の変化によるパス及びフェイルの関係を
図にしたのが、後述するシュムー・プロット（Shmoo Pl
ot）図である。
端子にテスト信号を印加すると半導体ＩＣ内の電子回路
を伝搬してその応答信号を出力端子から出力する。従っ
て、出力する応答信号はその入力するテスト信号より遅
延を生じて出力される。そこで、半導体試験装置ではコ
ンパレータ３６でしきい値電圧と電圧比較する際に、テ
スト信号の立ち上がり時間に遅延を与えたストローブ信
号（パルス）をコンパレータ３６に与えて、ストローブ
信号時に電圧比較する。ストローブ信号の遅延時間は各
種のＤＵＴ３９毎に異なるので、種類の異なるＤＵＴ３
９毎に遅延時間を予め調べておく必要がある。この遅延
時間と比較電圧の変化によるパス及びフェイルの関係を
図にしたのが、後述するシュムー・プロット（Shmoo Pl
ot）図である。
【０００５】図４に半導体試験装置本体３０のピンエレ
クトロニクス部におけるドライバ３５からコンパレータ
３６までの詳細構成図を示す。ドライバ３５は波形整形
器３４からのテスト信号を受け、ＤＵＴ３９に適したテ
スト信号電圧に変換し、半導体試験装置本体の入出力端
子４０ｉ（ｉ＝１〜ｎ）を経てＤＵＴ３９に与える。こ
こで、ｎはＤＵＴ３９の最大ピン数である。ドライバ３
５のＶＩＨはハイレベル電圧であり、ＶＩＬはローレベ
ル電圧である。従って、ＶＩＨ及びＶＩＬを可変するこ
とによりＤＵＴ３９に適したテスト信号電圧に変換する
ことができる。ＤＵＴ３９からの応答信号は入出力端子
４０ｉを経てコンパレータ３６に与えられる。コンパレ
ータ３６のＶＯＨはＤＵＴ３９からの応答信号と電圧比
較するハイレベルのしきい値電圧である。ＶＯＬはロウ
レベルのしきい値電圧である。しきい値電圧は、良・不
良を決める基準電圧であって、各種のＤＵＴ３９の規格
（スペック）で定められている。従って、ＶＯＨ及びＶ
ＯＬを可変することにより種類の異なるいずれのＤＵＴ
３９にも適したしきい値電圧で論理信号に変換すること
ができる。
クトロニクス部におけるドライバ３５からコンパレータ
３６までの詳細構成図を示す。ドライバ３５は波形整形
器３４からのテスト信号を受け、ＤＵＴ３９に適したテ
スト信号電圧に変換し、半導体試験装置本体の入出力端
子４０ｉ（ｉ＝１〜ｎ）を経てＤＵＴ３９に与える。こ
こで、ｎはＤＵＴ３９の最大ピン数である。ドライバ３
５のＶＩＨはハイレベル電圧であり、ＶＩＬはローレベ
ル電圧である。従って、ＶＩＨ及びＶＩＬを可変するこ
とによりＤＵＴ３９に適したテスト信号電圧に変換する
ことができる。ＤＵＴ３９からの応答信号は入出力端子
４０ｉを経てコンパレータ３６に与えられる。コンパレ
ータ３６のＶＯＨはＤＵＴ３９からの応答信号と電圧比
較するハイレベルのしきい値電圧である。ＶＯＬはロウ
レベルのしきい値電圧である。しきい値電圧は、良・不
良を決める基準電圧であって、各種のＤＵＴ３９の規格
（スペック）で定められている。従って、ＶＯＨ及びＶ
ＯＬを可変することにより種類の異なるいずれのＤＵＴ
３９にも適したしきい値電圧で論理信号に変換すること
ができる。
【０００６】ドライバ３５からのテスト信号はオン・オ
フするリレー２３を経てＤＵＴ３９に与えられ、ＤＵＴ
３９からの応答信号はリレー２４を経てコンパレータ３
６に与えられる。また、図４に示すように、ドライバ３
５からのテスト信号はリレー２３の手前で分岐され、リ
レー２１及びリレー２２を経てコンパレータ３６に接続
する回路が設けられている。この回路の１つの目的はシ
ュムー・プロット図を得るため設けられた。
フするリレー２３を経てＤＵＴ３９に与えられ、ＤＵＴ
３９からの応答信号はリレー２４を経てコンパレータ３
６に与えられる。また、図４に示すように、ドライバ３
５からのテスト信号はリレー２３の手前で分岐され、リ
レー２１及びリレー２２を経てコンパレータ３６に接続
する回路が設けられている。この回路の１つの目的はシ
ュムー・プロット図を得るため設けられた。
【０００７】図５にシュムー・プロット（Shmoo Plot）
図の一例を示す。横軸はストローブ信号（ＳＴＲＢ）の
テスト信号立ち上がり時間からの遅延時間であって、一
般には、１００ｐｓ（１００ピコセック：１００×１０
-12 秒）単位程度の刻みで表現される。縦軸はＶＯＨ又
はＶＯＬのＤＵＴ規格のしきい値電圧からｍＶ（ミリボ
ルト）単位程度の刻みである。ここでは、説明を簡単に
するためＶＯＨのみで説明し、ＶＯＬでの説明は省略す
る。＊印はＶＯＨもしくはＳＴＲＢを変化させたときの
パス（Pass）印のプロットであり、無印はフェイル（Fa
il）である。このシュムー・プロットでテスト信号及び
応答信号の観測ができる。横軸や縦軸の刻みの単位は、
ＤＵＴ３９の種類や規格によって異なっている。
図の一例を示す。横軸はストローブ信号（ＳＴＲＢ）の
テスト信号立ち上がり時間からの遅延時間であって、一
般には、１００ｐｓ（１００ピコセック：１００×１０
-12 秒）単位程度の刻みで表現される。縦軸はＶＯＨ又
はＶＯＬのＤＵＴ規格のしきい値電圧からｍＶ（ミリボ
ルト）単位程度の刻みである。ここでは、説明を簡単に
するためＶＯＨのみで説明し、ＶＯＬでの説明は省略す
る。＊印はＶＯＨもしくはＳＴＲＢを変化させたときの
パス（Pass）印のプロットであり、無印はフェイル（Fa
il）である。このシュムー・プロットでテスト信号及び
応答信号の観測ができる。横軸や縦軸の刻みの単位は、
ＤＵＴ３９の種類や規格によって異なっている。
【０００８】テスト信号を観測する場合には、図４にお
いて、リレー２１及びリレー２２をオン（接続）し、リ
レー２３及びリレー２４をオフ（遮断）して、ドライバ
３５からのテスト信号を直接コンパレータに与えてシュ
ムー・プロットを行う。シュムー・プロット図は、ＶＯ
Ｈの値がＶＩＨの値になるまで全てに＊印が付き、ＶＩ
Ｈの値を越えると無印になる。
いて、リレー２１及びリレー２２をオン（接続）し、リ
レー２３及びリレー２４をオフ（遮断）して、ドライバ
３５からのテスト信号を直接コンパレータに与えてシュ
ムー・プロットを行う。シュムー・プロット図は、ＶＯ
Ｈの値がＶＩＨの値になるまで全てに＊印が付き、ＶＩ
Ｈの値を越えると無印になる。
【０００９】応答信号を観測する場合には、図４におい
て、リレー２３及びリレー２４をオンし、リレー２１及
びリレー２２をオフにしてドライバ３５からのテスト信
号をＤＵＴ３９に与え、その応答信号をコンパレータに
与え、上述同様にしてシュムー・プロットを得る。今ま
での半導体試験装置では、ドライバ３５やコンパレータ
３６が故障や不良の場合にはメーカのサービスマンが筐
体の内部を修理するので、ユーザがテスト信号や応答信
号の波形を観測できる手段はシュムー・プロット図だけ
であった。
て、リレー２３及びリレー２４をオンし、リレー２１及
びリレー２２をオフにしてドライバ３５からのテスト信
号をＤＵＴ３９に与え、その応答信号をコンパレータに
与え、上述同様にしてシュムー・プロットを得る。今ま
での半導体試験装置では、ドライバ３５やコンパレータ
３６が故障や不良の場合にはメーカのサービスマンが筐
体の内部を修理するので、ユーザがテスト信号や応答信
号の波形を観測できる手段はシュムー・プロット図だけ
であった。
【００１０】
【発明が解決しようとする課題】ＤＵＴ３９が量産製品
であって、ＧＯ−ＮＯＧＯ判定の場合には従来の半導体
試験装置で充分である。しかしながら、ＤＵＴである半
導体ＩＣの発展はめざましく、益々高度に集積化された
ＶＬＳＩの内部構造は複雑な回路構成となっている。開
発製品や試作品などでに試験は単なる良否判定のみでな
く、不良の場合にはあらゆる手段で不良解析を行う必要
がある。その手段の１つとして、半導体試験装置におい
てもリアルタイムにテスト信号や応答信号のアナログ信
号を観測して解析したいという要望があった。
であって、ＧＯ−ＮＯＧＯ判定の場合には従来の半導体
試験装置で充分である。しかしながら、ＤＵＴである半
導体ＩＣの発展はめざましく、益々高度に集積化された
ＶＬＳＩの内部構造は複雑な回路構成となっている。開
発製品や試作品などでに試験は単なる良否判定のみでな
く、不良の場合にはあらゆる手段で不良解析を行う必要
がある。その手段の１つとして、半導体試験装置におい
てもリアルタイムにテスト信号や応答信号のアナログ信
号を観測して解析したいという要望があった。
【００１１】従来のシュムー・プロット図でもかなりの
要求を満たすことができるが、シュムー・プロット図を
得るまでにＶＯＨとＳＴＲＢを移動させてプロットさせ
るために、応答信号の波形を得るまでにかなりの時間が
かかる。またリアルタイムのアナログ信号は測定できな
い。
要求を満たすことができるが、シュムー・プロット図を
得るまでにＶＯＨとＳＴＲＢを移動させてプロットさせ
るために、応答信号の波形を得るまでにかなりの時間が
かかる。またリアルタイムのアナログ信号は測定できな
い。
【００１２】この発明は、ＤＵＴの不良解析において、
測定時でもＤＵＴの任意の端子の入出力アナログ信号を
リアルタイムに観測でき、更に自動測定を行うことによ
りシュムー・プロット図と同程度の波形図を得ることが
可能な半導体試験装置の実現を目的とする。
測定時でもＤＵＴの任意の端子の入出力アナログ信号を
リアルタイムに観測でき、更に自動測定を行うことによ
りシュムー・プロット図と同程度の波形図を得ることが
可能な半導体試験装置の実現を目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、この発明は半導体試験装置本体３０の複数の入出力
端子４０ｉ（ｉ＝１〜ｎ）、つまり全てのドライバ３５
の出力テスト信号及びコンパレータ３６の入力応答信号
の内から、任意のアナログ信号波形を信号選択器を介し
て波形観測用端子から取り出せるようにし、外部の波形
観測装置でもってリアルタイムに必要なアナログ信号を
観測するものである。任意のアナログ信号波形を取り出
すためにマルチプレクサのような信号選択器を用いる。
更に、プログラマブルの信号選択器を用いると自動測定
ができる。
に、この発明は半導体試験装置本体３０の複数の入出力
端子４０ｉ（ｉ＝１〜ｎ）、つまり全てのドライバ３５
の出力テスト信号及びコンパレータ３６の入力応答信号
の内から、任意のアナログ信号波形を信号選択器を介し
て波形観測用端子から取り出せるようにし、外部の波形
観測装置でもってリアルタイムに必要なアナログ信号を
観測するものである。任意のアナログ信号波形を取り出
すためにマルチプレクサのような信号選択器を用いる。
更に、プログラマブルの信号選択器を用いると自動測定
ができる。
【００１４】外部で用いる波形観測装置は、例えばデジ
タル・サンプリング・オシロスコープのようなものであ
って、アナログ波形が観測できると共に、デジタル波形
データも同時に得られるものがよい。このデジタルデー
タを演算処理してシュムープロット図に相当する図や更
に高度な演算処理などを行う。なお、半導体試験装置か
ら波形観測装置１５へ同期をとる為のトリガ信号を備え
る構成としても良い。次に構成について説明する。
タル・サンプリング・オシロスコープのようなものであ
って、アナログ波形が観測できると共に、デジタル波形
データも同時に得られるものがよい。このデジタルデー
タを演算処理してシュムープロット図に相当する図や更
に高度な演算処理などを行う。なお、半導体試験装置か
ら波形観測装置１５へ同期をとる為のトリガ信号を備え
る構成としても良い。次に構成について説明する。
【００１５】第１発明の構成は次の通りである。ＤＵ
Ｔの複数の入力ピンにテスト信号を印加する複数のドラ
イバと、ＤＵＴの複数の出力ピンからの応答信号を入力
する複数のコンパレータを有する半導体試験装置であっ
て、複数のドライバ出力のテスト信号をそれぞれのリ
レーを介して、複数のコンパレータ入力の応答信号をそ
れぞれのリレーを介して、それぞれの入力端子に接続さ
れたアナログ信号の任意の信号を選択する信号選択器
と、任意の波形を選択した信号選択器の出力信号を半
導体試験装置本体から外部に出力するための波形観測用
端子と、から成る半導体試験装置である。
Ｔの複数の入力ピンにテスト信号を印加する複数のドラ
イバと、ＤＵＴの複数の出力ピンからの応答信号を入力
する複数のコンパレータを有する半導体試験装置であっ
て、複数のドライバ出力のテスト信号をそれぞれのリ
レーを介して、複数のコンパレータ入力の応答信号をそ
れぞれのリレーを介して、それぞれの入力端子に接続さ
れたアナログ信号の任意の信号を選択する信号選択器
と、任意の波形を選択した信号選択器の出力信号を半
導体試験装置本体から外部に出力するための波形観測用
端子と、から成る半導体試験装置である。
【００１６】第２発明の構成は次の通りである。第１発
明の信号選択器は、複数のドライバに付随する複数のリ
レーと複数のコンパレータに付随する複数のリレーとの
動作タイミングと同期をとって入力信号を選択し、アナ
ログ信号と共に同期信号をも波形観測用端子を介して波
形観測装置に供給し、自動測定するプログラマブル信号
選択器である。
明の信号選択器は、複数のドライバに付随する複数のリ
レーと複数のコンパレータに付随する複数のリレーとの
動作タイミングと同期をとって入力信号を選択し、アナ
ログ信号と共に同期信号をも波形観測用端子を介して波
形観測装置に供給し、自動測定するプログラマブル信号
選択器である。
【００１７】
【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に本発明で観測する一例のリアルタイム
のアナログ信号波形図を示す。図３、図４と同一部分に
は同一符号を付す。先ず、図１について説明する。
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に本発明で観測する一例のリアルタイム
のアナログ信号波形図を示す。図３、図４と同一部分に
は同一符号を付す。先ず、図１について説明する。
【００１８】図１は本発明の実施例の構成図である。図
４でシュムー・プロット図をとるためのリレー２１やリ
レー２２をそのまま用いて、その信号を信号選択器１０
の入力端子１１ｈ（ｈ＝１〜ｍ）に接続する。信号選択
器１０はアナログのマルチプレクサである。なお、図１
では信号選択器１０を１つしか示していないが、入力端
子１１ｈが不足の場合には複数個並列配置し、その出力
信号を更に信号選択器で選択するように構成することは
言うまでもない
４でシュムー・プロット図をとるためのリレー２１やリ
レー２２をそのまま用いて、その信号を信号選択器１０
の入力端子１１ｈ（ｈ＝１〜ｍ）に接続する。信号選択
器１０はアナログのマルチプレクサである。なお、図１
では信号選択器１０を１つしか示していないが、入力端
子１１ｈが不足の場合には複数個並列配置し、その出力
信号を更に信号選択器で選択するように構成することは
言うまでもない
【００１９】図１の構成の動作を説明する。ドライバ側
から出力するテスト信号のアナログ波形を観測する場合
にはリレー２１をオンし、信号選択器１０はその信号を
選択する。信号選択器１０の出力端子は半導体試験装置
本体３０の波形観測用端子１３に接続されている。そこ
で外部の波形観測装置１５に波形観測用端子１３からの
アナログ信号を入力させると、テスト信号をリアルタイ
ムに観測することができる。
から出力するテスト信号のアナログ波形を観測する場合
にはリレー２１をオンし、信号選択器１０はその信号を
選択する。信号選択器１０の出力端子は半導体試験装置
本体３０の波形観測用端子１３に接続されている。そこ
で外部の波形観測装置１５に波形観測用端子１３からの
アナログ信号を入力させると、テスト信号をリアルタイ
ムに観測することができる。
【００２０】ＤＵＴ３９からの応答信号を観測する場合
は、ドライバ３５側のリレー２１をオフにしリレー２３
をオンにしてテスト信号をＤＵＴ３９に与える。コンパ
レータ３６側ではリレー２４をオンにしてＤＵＴ３９か
らの応答信号を入力すると共に、リレー２２もオンにし
て応答信号を信号選択器１０にも与える。信号選択器１
０はその応答信号を選択し、波形観測用端子１３を介し
て外部の波形観測装置１５に与えることによりＤＵＴ３
９からの応答信号をリアルタイムに観測することができ
る。
は、ドライバ３５側のリレー２１をオフにしリレー２３
をオンにしてテスト信号をＤＵＴ３９に与える。コンパ
レータ３６側ではリレー２４をオンにしてＤＵＴ３９か
らの応答信号を入力すると共に、リレー２２もオンにし
て応答信号を信号選択器１０にも与える。信号選択器１
０はその応答信号を選択し、波形観測用端子１３を介し
て外部の波形観測装置１５に与えることによりＤＵＴ３
９からの応答信号をリアルタイムに観測することができ
る。
【００２１】波形観測装置１５は市販されているデジタ
ル・サンプリング・オシロスコープでよい。アナログ信
号をアナログ・デジタル変換してデジタル信号化してい
るので、どのようにでも信号処理することができる。応
答信号の振幅電圧も知ることができるので、シュムー・
プロットと同等なデータも得ることができる。更に、ユ
ーザは自己が作成したプログラムにより高度な信号処理
することもできる。第１発明である。
ル・サンプリング・オシロスコープでよい。アナログ信
号をアナログ・デジタル変換してデジタル信号化してい
るので、どのようにでも信号処理することができる。応
答信号の振幅電圧も知ることができるので、シュムー・
プロットと同等なデータも得ることができる。更に、ユ
ーザは自己が作成したプログラムにより高度な信号処理
することもできる。第１発明である。
【００２２】更に、半導体試験装置本体３０のリレーの
切り換えタイミングと信号選択器１０の切り換えタイミ
ングと波形観測装置のデータ取得タイミングとの同期を
とって掃引測定すると、半導体試験装置本体３０の全て
の入出力端子４０ｉのアナログ信号を短時間で自動測定
することができる。つまり、複数のドライバ３５側のリ
レー２１と複数のコンパレータ側のリレー２２との動作
タイミングと同期をとって入力信号を選択し、アナログ
信号と共に同期信号をも波形観測装置１５に供給するプ
ログラマブル信号選択器１０を用いると自動測定ができ
る。第２発明である。
切り換えタイミングと信号選択器１０の切り換えタイミ
ングと波形観測装置のデータ取得タイミングとの同期を
とって掃引測定すると、半導体試験装置本体３０の全て
の入出力端子４０ｉのアナログ信号を短時間で自動測定
することができる。つまり、複数のドライバ３５側のリ
レー２１と複数のコンパレータ側のリレー２２との動作
タイミングと同期をとって入力信号を選択し、アナログ
信号と共に同期信号をも波形観測装置１５に供給するプ
ログラマブル信号選択器１０を用いると自動測定ができ
る。第２発明である。
【００２３】図２に本発明で観測した一例のアナログ信
号波形図を示す。立ち上がり波形と立ち下がり波形を重
ねて表示させた。横軸は時間軸で、５００ｐｓ／ｄｉｖ
で表示している。縦軸は電圧軸で１００ｍＶ／ｄｉｖで
表示している。外部トリガ信号で駆動すると遅延時間が
分かる。波形より１０ー９０％の立ち上がり時間は４８
２ｐｓであり、立ち下がり時間は５０９ｐｓであること
が分かる。自動的にデータを求めることもできる。
号波形図を示す。立ち上がり波形と立ち下がり波形を重
ねて表示させた。横軸は時間軸で、５００ｐｓ／ｄｉｖ
で表示している。縦軸は電圧軸で１００ｍＶ／ｄｉｖで
表示している。外部トリガ信号で駆動すると遅延時間が
分かる。波形より１０ー９０％の立ち上がり時間は４８
２ｐｓであり、立ち下がり時間は５０９ｐｓであること
が分かる。自動的にデータを求めることもできる。
【００２４】
【発明の効果】以上詳細に説明したように、この発明
は、半導体試験装置本体３０内の全てのドライバ３５か
ら出力されるテスト信号のアナログ波形や全てのコンパ
レータ３６に入力されるＤＵＴ３９からの応答信号のア
ナログ波形をリアルタイムに観測でき、短時間にデータ
処理をすることができ、従来のシュムー・プロット図以
上の情報を得ることができる。
は、半導体試験装置本体３０内の全てのドライバ３５か
ら出力されるテスト信号のアナログ波形や全てのコンパ
レータ３６に入力されるＤＵＴ３９からの応答信号のア
ナログ波形をリアルタイムに観測でき、短時間にデータ
処理をすることができ、従来のシュムー・プロット図以
上の情報を得ることができる。
【００２５】半導体試験装置のユーザ、とりわけ半導体
ＩＣの開発者や設計者は新規に試作した半導体ＩＣの不
良解析や特性解析に威力を発揮できる。更に、ユーザ自
身が作成したプログラムにより各種の特性分析ができ、
自動測定ができ、半導体試験装置はより価値が増大す
る。この発明の技術的効果は大である。
ＩＣの開発者や設計者は新規に試作した半導体ＩＣの不
良解析や特性解析に威力を発揮できる。更に、ユーザ自
身が作成したプログラムにより各種の特性分析ができ、
自動測定ができ、半導体試験装置はより価値が増大す
る。この発明の技術的効果は大である。
【図１】本発明の一実施例の構成図である。
【図２】本発明で観測する一例のリアルタイムのアナロ
グ信号波形図である。
グ信号波形図である。
【図３】半導体試験装置の基本的な構成図である。
【図４】半導体試験装置のドライバ３５からコンパレー
タ３６までの従来例の詳細構成図である。
タ３６までの従来例の詳細構成図である。
【図５】従来のシュムー・プロットの図の一例である。
１０ 信号選択器 １１ｉ（ｉ＝１〜ｍ） 信号選択器の入力端子 １３ 波形観測用端子 １５ 波形観測装置 ２１、２２、２３、２４ リレー ３０ 半導体試験装置本体 ３１ テスタ・プロセッサ ３２ パターン発生器 ３３ タイミング発生器 ３４ 波形整形器 ３５ ドライバ ３６ コンパレータ ３７ パターン比較器 ３８ フェイル・メモリ ３９ ＤＵＴ（被試験半導体ＩＣ） ４０ｉ（ｉ＝１〜ｎ） 入出力端子 ４１ ストローブ信号（ＳＴＲＢ）入力端子
Claims (2)
- 【請求項１】 ＤＵＴ（３９）の複数の入力ピンにテス
ト信号を印加する複数のドライバ（３５）と、ＤＵＴ
（３９）の複数の出力ピンからの応答信号を入力する複
数のコンパレータ（３６）を有する半導体試験装置にお
いて、 複数のドライバ（３５）出力のテスト信号をそれぞれの
リレー（２１）を介して、複数のコンパレータ（３６）
入力の応答信号をそれぞれのリレー（２２）を介して、
それぞれの入力端子（１１ｈ）に接続されたアナログ信
号を選択する信号選択器（１０）と、 任意の波形を選択した信号選択器（１０）の出力信号を
半導体試験装置本体（３０）から外部に出力するための
波形観測用端子（１３）と、 を具備することを特徴とする半導体試験装置。 - 【請求項２】 ピンエレクトロニクスと、信号選択器
（１０）と、波形観測装置（１５）とを制御して、自動
測定することを特徴とする請求項１記載の半導体試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359554A JPH11190761A (ja) | 1997-12-26 | 1997-12-26 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359554A JPH11190761A (ja) | 1997-12-26 | 1997-12-26 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11190761A true JPH11190761A (ja) | 1999-07-13 |
Family
ID=18465105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9359554A Withdrawn JPH11190761A (ja) | 1997-12-26 | 1997-12-26 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11190761A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6418387B1 (en) * | 1999-06-28 | 2002-07-09 | Ltx Corporation | Method of and system for generating a binary shmoo plot in N-dimensional space |
| US7114108B2 (en) * | 2001-01-26 | 2006-09-26 | Samsung Eelctronics Co., Ltd. | Semiconductor test system and method for effectively testing a semiconductor device having many pins |
| JP2008026083A (ja) * | 2006-07-19 | 2008-02-07 | Yokogawa Electric Corp | テストシステム |
| JP2010043993A (ja) * | 2008-08-15 | 2010-02-25 | Yokogawa Electric Corp | 半導体テスト装置 |
| JP2011203070A (ja) * | 2010-03-25 | 2011-10-13 | Yokogawa Electric Corp | 波形測定装置および半導体試験装置 |
-
1997
- 1997-12-26 JP JP9359554A patent/JPH11190761A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6418387B1 (en) * | 1999-06-28 | 2002-07-09 | Ltx Corporation | Method of and system for generating a binary shmoo plot in N-dimensional space |
| US7114108B2 (en) * | 2001-01-26 | 2006-09-26 | Samsung Eelctronics Co., Ltd. | Semiconductor test system and method for effectively testing a semiconductor device having many pins |
| JP2008026083A (ja) * | 2006-07-19 | 2008-02-07 | Yokogawa Electric Corp | テストシステム |
| JP2010043993A (ja) * | 2008-08-15 | 2010-02-25 | Yokogawa Electric Corp | 半導体テスト装置 |
| JP2011203070A (ja) * | 2010-03-25 | 2011-10-13 | Yokogawa Electric Corp | 波形測定装置および半導体試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |