JPH0831190A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH0831190A JPH0831190A JP16647894A JP16647894A JPH0831190A JP H0831190 A JPH0831190 A JP H0831190A JP 16647894 A JP16647894 A JP 16647894A JP 16647894 A JP16647894 A JP 16647894A JP H0831190 A JPH0831190 A JP H0831190A
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Abstract
(57)【要約】 （修正有）
【目的】 不揮発性半導体メモリ装置の使用時に発生す
るメモリ素子の欠陥、特に、情報の書き込み時に発生す
る書き込み不良を救済する。 【構成】 主メモリ領域１に欠陥アドレスが発生した場
合、そのアドレスが新たな欠陥アドレスであるか否か
を、不良アドレスメモリ６に蓄積した内容を読み出して
判定し、新たな欠陥アドレスであれば、その欠陥アドレ
スを不良アドレスメモリ６に記憶して、そのアドレスに
対応するデータを冗長メモリ領域２に記憶してベリファ
イ動作を行って自動書き込みを行うとともに、任意のア
ドレス入力信号が蓄積された欠陥アドレスであるか否か
を第二制御回路９によって不良アドレスメモリ６の内容
を読み出して判定し、すでに記憶された欠陥アドレスで
あれば、第三制御回路１２を介してアドレスサブデコー
ダ４を主メモリ領域１から冗長メモリ領域２に切り替え
てデータを読み出すようにする。
るメモリ素子の欠陥、特に、情報の書き込み時に発生す
る書き込み不良を救済する。 【構成】 主メモリ領域１に欠陥アドレスが発生した場
合、そのアドレスが新たな欠陥アドレスであるか否か
を、不良アドレスメモリ６に蓄積した内容を読み出して
判定し、新たな欠陥アドレスであれば、その欠陥アドレ
スを不良アドレスメモリ６に記憶して、そのアドレスに
対応するデータを冗長メモリ領域２に記憶してベリファ
イ動作を行って自動書き込みを行うとともに、任意のア
ドレス入力信号が蓄積された欠陥アドレスであるか否か
を第二制御回路９によって不良アドレスメモリ６の内容
を読み出して判定し、すでに記憶された欠陥アドレスで
あれば、第三制御回路１２を介してアドレスサブデコー
ダ４を主メモリ領域１から冗長メモリ領域２に切り替え
てデータを読み出すようにする。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き込み・消
去が可能なメモリの延命手段を備える不揮発性半導体メ
モリ装置に関し、殊に、フラッシュメモリ等の使用時に
発生するメモリ素子の欠陥、例えば、書き込み時に発生
する書き込み不良からこの製品を救済する不揮発性半導
体メモリ装置に係るものである。
去が可能なメモリの延命手段を備える不揮発性半導体メ
モリ装置に関し、殊に、フラッシュメモリ等の使用時に
発生するメモリ素子の欠陥、例えば、書き込み時に発生
する書き込み不良からこの製品を救済する不揮発性半導
体メモリ装置に係るものである。
【０００２】
【従来の技術】フラッシュメモリに代表される書き込み
・消去可能な不揮発性半導体メモリ装置では、書き込み
・消去動作が繰り返された場合に、メモリ素子の欠陥、
例えば、トンネル酸化膜に欠陥が発生して、書き込み不
良が発生する。トンネル酸化膜の劣化等によるメモリセ
ルの欠陥の発生は、書き込み回数に依存しており、メモ
リの使用寿命が決定される。このようなトンネル酸化膜
の欠陥による書き込み不良は、メモリの製造段階にも発
生しており、通常、このような不良メモリが発生した場
合、不揮発性半導体メモリ装置に備える予備のメモリセ
ル（冗長メモリセル）に切り換えて正常動作させること
によって、製造歩留りを向上させている。更に、メモリ
製品として装置に実装されている場合にも偶発的にトン
ネル酸化膜の劣化等による欠陥が発生するおそれがあ
る。
・消去可能な不揮発性半導体メモリ装置では、書き込み
・消去動作が繰り返された場合に、メモリ素子の欠陥、
例えば、トンネル酸化膜に欠陥が発生して、書き込み不
良が発生する。トンネル酸化膜の劣化等によるメモリセ
ルの欠陥の発生は、書き込み回数に依存しており、メモ
リの使用寿命が決定される。このようなトンネル酸化膜
の欠陥による書き込み不良は、メモリの製造段階にも発
生しており、通常、このような不良メモリが発生した場
合、不揮発性半導体メモリ装置に備える予備のメモリセ
ル（冗長メモリセル）に切り換えて正常動作させること
によって、製造歩留りを向上させている。更に、メモリ
製品として装置に実装されている場合にも偶発的にトン
ネル酸化膜の劣化等による欠陥が発生するおそれがあ
る。
【０００３】このような観点から、メモリ素子の書き込
み不良の発生要因自体を回避する技術開発を行うととも
に、偶発的に発生する書き込み不良を巧みに回避してメ
モリの正常動作状態を維持することで、メモリ使用の実
質的な延命を図る技術開発が進められている。メモリ装
置の製品寿命が偶発的に発生する危険性を回避する手段
の一例としては、メモリ装置の回路内に書き込み動作時
に不良の存在を検出する不良検出回路と、その不良検出
回路からの出力を受けてメモリ装置全体を作動停止する
論理回路とを組み込んだものがある。書き込み不良発生
時にメモリ装置全体を作動停止状態とし、使用者に不良
の発生を明示する方式も採用されている。
み不良の発生要因自体を回避する技術開発を行うととも
に、偶発的に発生する書き込み不良を巧みに回避してメ
モリの正常動作状態を維持することで、メモリ使用の実
質的な延命を図る技術開発が進められている。メモリ装
置の製品寿命が偶発的に発生する危険性を回避する手段
の一例としては、メモリ装置の回路内に書き込み動作時
に不良の存在を検出する不良検出回路と、その不良検出
回路からの出力を受けてメモリ装置全体を作動停止する
論理回路とを組み込んだものがある。書き込み不良発生
時にメモリ装置全体を作動停止状態とし、使用者に不良
の発生を明示する方式も採用されている。
【０００４】図６は、特開平１−１２８３００号公報に
開示されたメモリ装置の延命に関する従来例を示すもの
である。図６において、１は主メモリ領域、２は主メモ
リ領域に欠陥が発生したメモリセルを補うための冗長メ
モリ領域、３は行アドレスデコーダ、４は主メモリ領域
１から冗長メモリ領域２に切り替える時の切替回路、５
は切替回路４を制御するための制御回路、６は欠陥メモ
リセルのアドレスを記憶するための不揮発性メモリ、７
は不揮発性メモリ６を制御するための書き込み制御回路
である。
開示されたメモリ装置の延命に関する従来例を示すもの
である。図６において、１は主メモリ領域、２は主メモ
リ領域に欠陥が発生したメモリセルを補うための冗長メ
モリ領域、３は行アドレスデコーダ、４は主メモリ領域
１から冗長メモリ領域２に切り替える時の切替回路、５
は切替回路４を制御するための制御回路、６は欠陥メモ
リセルのアドレスを記憶するための不揮発性メモリ、７
は不揮発性メモリ６を制御するための書き込み制御回路
である。
【０００５】図６に示したメモリ装置の動作を簡単に説
明すれば、製造されたメモリ装置の特性検査により不良
ビットが発見された場合、この不良ビットのアドレスを
予め不揮発性メモリ６に記憶する。そして、このメモリ
製品の使用時、すなわち、読み出し時又は書き込み時
に、不良ビットへのアクセスがあった場合、このアクセ
スを制御回路５で検知して同時に切替回路４へ制御信号
を発生して、主メモリ領域１から冗長メモリ領域２へ切
り替え、不良ビットに対応する正常な冗長メモリ領域２
のビットへのアクセスを可能にする。この結果、主メモ
リ領域１の一部に発生した欠陥から本来不良品となるメ
モリ装置を救済することによって、製造歩留りの向上を
図るとともに、実質的延命を図ることができる。
明すれば、製造されたメモリ装置の特性検査により不良
ビットが発見された場合、この不良ビットのアドレスを
予め不揮発性メモリ６に記憶する。そして、このメモリ
製品の使用時、すなわち、読み出し時又は書き込み時
に、不良ビットへのアクセスがあった場合、このアクセ
スを制御回路５で検知して同時に切替回路４へ制御信号
を発生して、主メモリ領域１から冗長メモリ領域２へ切
り替え、不良ビットに対応する正常な冗長メモリ領域２
のビットへのアクセスを可能にする。この結果、主メモ
リ領域１の一部に発生した欠陥から本来不良品となるメ
モリ装置を救済することによって、製造歩留りの向上を
図るとともに、実質的延命を図ることができる。
【０００６】次に、従来の自動書き込み機能について説
明する。この自動書き込み機能は、メモリの指定された
アドレスに指定された情報を自動的に書き込む過程で、
書き込む度にその書き込み状態の検証も行うという機能
である（例えばＵＳＰ４４６０９８２）。この機能は、
最終的に正常に書き込めないという事態を想定して、メ
モリの使用中に書き込み不良が発生した場合にメモリ全
体を停止させて、使用者に不良の発生を明示するという
自己停止機能が付加されている。図７は、従来例の自動
書き込み回路のブロック図であり、その動作を説明す
る。同図に於いて、入力されたアドレス信号はアドレス
ラッチ１１で一時保持された後、アドレスデコーダ３に
よりデコードされ主メモリ領域１のうち、ある１ブロッ
クが選択される。一方、データ信号は、データラッチ１
０で一時保持されて、その後、主メモリ領域１に入力さ
れる。データ信号は同時に第一制御回路８に入力され、
主メモリ領域１に対し、書き込み制御用高電圧が印加さ
れる。これらの動作によりデータの書き込みが行われ
る。続いて、第一制御回路８は書き込みベリファイ動
作、すなわち書き込みを行ったブロックのデータの読み
出しを行い、アドレスラッチ１１に保持されている書き
込むべきデータと比較し、正しく書き込まれたかの確認
動作を行う。比較の結果が正しくなければ、繰り返し書
き込み動作を行う。最大回数の書き込みを行い、なお書
き込み動作が完了しなければ、第一制御回路８によりメ
モリ素子自体の動作を停止する。
明する。この自動書き込み機能は、メモリの指定された
アドレスに指定された情報を自動的に書き込む過程で、
書き込む度にその書き込み状態の検証も行うという機能
である（例えばＵＳＰ４４６０９８２）。この機能は、
最終的に正常に書き込めないという事態を想定して、メ
モリの使用中に書き込み不良が発生した場合にメモリ全
体を停止させて、使用者に不良の発生を明示するという
自己停止機能が付加されている。図７は、従来例の自動
書き込み回路のブロック図であり、その動作を説明す
る。同図に於いて、入力されたアドレス信号はアドレス
ラッチ１１で一時保持された後、アドレスデコーダ３に
よりデコードされ主メモリ領域１のうち、ある１ブロッ
クが選択される。一方、データ信号は、データラッチ１
０で一時保持されて、その後、主メモリ領域１に入力さ
れる。データ信号は同時に第一制御回路８に入力され、
主メモリ領域１に対し、書き込み制御用高電圧が印加さ
れる。これらの動作によりデータの書き込みが行われ
る。続いて、第一制御回路８は書き込みベリファイ動
作、すなわち書き込みを行ったブロックのデータの読み
出しを行い、アドレスラッチ１１に保持されている書き
込むべきデータと比較し、正しく書き込まれたかの確認
動作を行う。比較の結果が正しくなければ、繰り返し書
き込み動作を行う。最大回数の書き込みを行い、なお書
き込み動作が完了しなければ、第一制御回路８によりメ
モリ素子自体の動作を停止する。
【０００７】次に、図７に示した第１制御回路８につい
て、図８のブロック図を参照して説明する。同図に於い
て、データラッチ１０に保持されたデータは、第１制御
回路８内の多入力ＮＡＮＤ回路５３に入力される。その
全データが“１”以外のデータ信号が入力されると、書
き込み制御回路５２に“１”が入力される。これにより
自動書き込みの動作が開始される。すなわち、アドレス
ラッチ１１から入力されたアドレス入力信号３６により
示される主メモリ領域１内のアドレスに対しデータ書き
込みを行い、引き続いてベリファイ回路５１により最大
回数までの書き込み確認動作が行われる。この結果、正
常に書き込みが確認されれば書き込み制御回路５２は次
のアドレスに対する書き込みを行う。もし、ベリファイ
動作において正常に終了しなければ、不揮発性メモリ全
体が動作不良であるとして、ベリファイ回路５１より全
体チップ動作停止信号３４を発生して、書き込み制御回
路５２に送り、チップ全体の動作を停止する。
て、図８のブロック図を参照して説明する。同図に於い
て、データラッチ１０に保持されたデータは、第１制御
回路８内の多入力ＮＡＮＤ回路５３に入力される。その
全データが“１”以外のデータ信号が入力されると、書
き込み制御回路５２に“１”が入力される。これにより
自動書き込みの動作が開始される。すなわち、アドレス
ラッチ１１から入力されたアドレス入力信号３６により
示される主メモリ領域１内のアドレスに対しデータ書き
込みを行い、引き続いてベリファイ回路５１により最大
回数までの書き込み確認動作が行われる。この結果、正
常に書き込みが確認されれば書き込み制御回路５２は次
のアドレスに対する書き込みを行う。もし、ベリファイ
動作において正常に終了しなければ、不揮発性メモリ全
体が動作不良であるとして、ベリファイ回路５１より全
体チップ動作停止信号３４を発生して、書き込み制御回
路５２に送り、チップ全体の動作を停止する。
【０００８】次に、従来の不揮発性半導体メモリ装置に
おける自動書き込みサイクルについて、図９のフローチ
ャートを参照してその概略を説明する。この自動書き込
みは、ベリファイ回路５１と書き込み制御回路５２で行
われる。同図に於いて、例えば、１ビット又は８ビット
をブロック単位とするフラッシュメモリの自動書き込み
サイクルである。ステップＳ1 に示すようにブロック番
号Ｋを０とし、ステップＳ6 に示すようにブロック番号
Ｋを順次１づつ増加させて各ブロックに書き込みを行
う。その過程で、各書き込み動作に続いて書き込み（ス
テップＳ2 ）が正しく行われているかの検証動作（ベリ
ファイ）（ステップＳ3 ）を行う。あるブロックにおけ
るメモリセルの書き込みが正常に行われていれば、ステ
ップＳ5 に進む。ステップＳ5 では最終ブロックである
か、否かを判定する。最終ブロックでなければ、ステッ
プＳ6 に進みブロック番号Ｋを１増加させて、次のブロ
ックに対して書き込み動作を行う（ステップＳ2 ）。次
のブロックにおけるメモリセルの書き込みの検証を再び
行う（ステップＳ3 ）。ブロックＳ3 では、あるブロッ
クへの書き込みが正常でない場合でも、同じデータによ
る当該ブロックへの書き込みを有限回数Ｎ、例えば、最
大Ｎ＝３２回繰り返す。この繰り返しは、繰り返し回数
Ｎをカウントしながら行う。最大回数目でもなおそのブ
ロックに対する正常書き込みが行われていないと検証さ
れる場合は、ステップＳ4 に進む。ステップＳ4 では書
き込み不可能と判断しこのメモリ装置そのものを動作停
止させる。メモリ素子の使用者に対し不良の発生を明示
する。このような書き込み，検証動作（ベリファイ）を
全ブロックに対して行って自動書き込みを完了する。
おける自動書き込みサイクルについて、図９のフローチ
ャートを参照してその概略を説明する。この自動書き込
みは、ベリファイ回路５１と書き込み制御回路５２で行
われる。同図に於いて、例えば、１ビット又は８ビット
をブロック単位とするフラッシュメモリの自動書き込み
サイクルである。ステップＳ1 に示すようにブロック番
号Ｋを０とし、ステップＳ6 に示すようにブロック番号
Ｋを順次１づつ増加させて各ブロックに書き込みを行
う。その過程で、各書き込み動作に続いて書き込み（ス
テップＳ2 ）が正しく行われているかの検証動作（ベリ
ファイ）（ステップＳ3 ）を行う。あるブロックにおけ
るメモリセルの書き込みが正常に行われていれば、ステ
ップＳ5 に進む。ステップＳ5 では最終ブロックである
か、否かを判定する。最終ブロックでなければ、ステッ
プＳ6 に進みブロック番号Ｋを１増加させて、次のブロ
ックに対して書き込み動作を行う（ステップＳ2 ）。次
のブロックにおけるメモリセルの書き込みの検証を再び
行う（ステップＳ3 ）。ブロックＳ3 では、あるブロッ
クへの書き込みが正常でない場合でも、同じデータによ
る当該ブロックへの書き込みを有限回数Ｎ、例えば、最
大Ｎ＝３２回繰り返す。この繰り返しは、繰り返し回数
Ｎをカウントしながら行う。最大回数目でもなおそのブ
ロックに対する正常書き込みが行われていないと検証さ
れる場合は、ステップＳ4 に進む。ステップＳ4 では書
き込み不可能と判断しこのメモリ装置そのものを動作停
止させる。メモリ素子の使用者に対し不良の発生を明示
する。このような書き込み，検証動作（ベリファイ）を
全ブロックに対して行って自動書き込みを完了する。
【０００９】
【発明が解決しようとする課題】しかしながら、図６に
示した延命手段を備える不揮発性メモリ装置では、メモ
リ装置の救済が可能なのは、製造者及びそのメモリ装置
を使用する製造業者等によってそのメモリの検査が可能
を範囲に限られる。そのため、メモリ装置の特性検査が
可能であって、その欠陥メモリセルのアドレスが検出で
き、その欠陥メモリセルのアドレスを不揮発性メモリ６
に書き込みができる段階までである。それ以降、例え
ば、使用者がそのメモリ製品を使用している最中に不良
が発生した場合には、発生した不良部分がメモリ領域の
極く一部であったとしても、冗長メモリ領域２に書き込
むことはできない。更に、図７に示したように、ベリフ
ァイ回路５１を備える第一制御回路８を備える場合に
は、使用者がそのメモリ製品を使用している最中に不良
が発生したとすると、発生した不良部分がメモリ領域の
極く一部であったとしても、図８に示すように全体チッ
プ動作停止信号３４が書き込み制御回路５２に印加され
る。すなわち、メモリ装置自体が保有する自己停止機能
が働いて、メモリ装置を組み込んだ製品全体が作動を停
止してしまう。その結果、使用者はそのメモリ装置が組
み込まれた製品を廃棄せざるを得ないことになり、不経
済であり好ましいものではない。
示した延命手段を備える不揮発性メモリ装置では、メモ
リ装置の救済が可能なのは、製造者及びそのメモリ装置
を使用する製造業者等によってそのメモリの検査が可能
を範囲に限られる。そのため、メモリ装置の特性検査が
可能であって、その欠陥メモリセルのアドレスが検出で
き、その欠陥メモリセルのアドレスを不揮発性メモリ６
に書き込みができる段階までである。それ以降、例え
ば、使用者がそのメモリ製品を使用している最中に不良
が発生した場合には、発生した不良部分がメモリ領域の
極く一部であったとしても、冗長メモリ領域２に書き込
むことはできない。更に、図７に示したように、ベリフ
ァイ回路５１を備える第一制御回路８を備える場合に
は、使用者がそのメモリ製品を使用している最中に不良
が発生したとすると、発生した不良部分がメモリ領域の
極く一部であったとしても、図８に示すように全体チッ
プ動作停止信号３４が書き込み制御回路５２に印加され
る。すなわち、メモリ装置自体が保有する自己停止機能
が働いて、メモリ装置を組み込んだ製品全体が作動を停
止してしまう。その結果、使用者はそのメモリ装置が組
み込まれた製品を廃棄せざるを得ないことになり、不経
済であり好ましいものではない。
【００１０】本発明は、上述のような問題点に鑑みなさ
れたものであって、不揮発性半導体メモリ装置の使用時
に発生するメモリ素子の欠陥、特に、情報の書き込み時
に発生する書き込み不良から不揮発性半導体メモリ装置
を救済して実質的に延命を図ることができる不揮発性半
導体メモリ装置を提供することを目的とするものであ
る。
れたものであって、不揮発性半導体メモリ装置の使用時
に発生するメモリ素子の欠陥、特に、情報の書き込み時
に発生する書き込み不良から不揮発性半導体メモリ装置
を救済して実質的に延命を図ることができる不揮発性半
導体メモリ装置を提供することを目的とするものであ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る第１不揮発性半導体メモリ装置は、主
メモリ領域に発生する欠陥アドレスを記憶する第１記憶
手段と、アドレス信号の入力に対し、該アドレス信号が
既に欠陥アドレスとして前記第１記憶手段によって記憶
されているか否かを判断する判定手段と、前記判定手段
によって新たな欠陥アドレスであると判定された場合、
冗長メモリ領域に記憶する第２記憶手段と、を具備する
ことを特徴とするものである。
に、本発明に係る第１不揮発性半導体メモリ装置は、主
メモリ領域に発生する欠陥アドレスを記憶する第１記憶
手段と、アドレス信号の入力に対し、該アドレス信号が
既に欠陥アドレスとして前記第１記憶手段によって記憶
されているか否かを判断する判定手段と、前記判定手段
によって新たな欠陥アドレスであると判定された場合、
冗長メモリ領域に記憶する第２記憶手段と、を具備する
ことを特徴とするものである。
【００１２】又、本発明の第２の不揮発性半導体メモリ
装置は、不揮発性メモリ素子で構成される第１メモリ領
域と、前記第１メモリ領域の欠陥メモリセルを補うため
に用意された第２メモリ領域と、前記欠陥メモリセルの
アドレスを蓄積する欠陥アドレスメモリ領域と、前記第
１メモリ領域に発生した欠陥メモリセルのアドレスが前
記欠陥アドレスメモリ領域に蓄積されていない場合、前
記欠陥アドレスメモリにその欠陥アドレスの蓄積を指示
する制御回路と、前記欠陥アドレスメモリ領域が蓄積す
る欠陥メモリセルのアドレスがアクセスされた場合、前
記第１メモリ領域から前記第２メモリ領域へアドレス信
号を切り替えるアドレス切替回路と、を具備することを
特徴とするものである。
装置は、不揮発性メモリ素子で構成される第１メモリ領
域と、前記第１メモリ領域の欠陥メモリセルを補うため
に用意された第２メモリ領域と、前記欠陥メモリセルの
アドレスを蓄積する欠陥アドレスメモリ領域と、前記第
１メモリ領域に発生した欠陥メモリセルのアドレスが前
記欠陥アドレスメモリ領域に蓄積されていない場合、前
記欠陥アドレスメモリにその欠陥アドレスの蓄積を指示
する制御回路と、前記欠陥アドレスメモリ領域が蓄積す
る欠陥メモリセルのアドレスがアクセスされた場合、前
記第１メモリ領域から前記第２メモリ領域へアドレス信
号を切り替えるアドレス切替回路と、を具備することを
特徴とするものである。
【００１３】又、本発明の第３の不揮発性半導体メモリ
装置は、第２の不揮発性半導体メモリ装置において、前
記アドレス信号に対応する前記第１メモリ領域又は第２
メモリ領域内にデータを書き込むデータ入力回路を更に
具備することを特徴とするものである。又、本発明の第
４の不揮発性半導体メモリ装置は、第２と第３の不揮発
性半導体メモリ装置において、前記アドレス信号に対応
する前記第１メモリ領域又は第２メモリ領域に蓄積され
ているデータを読み出すデータ出力回路を更に具備する
ことを特徴とするものである。又、本発明の第５の不揮
発性半導体メモリ装置は、第２と第３の不揮発性半導体
メモリ装置において、前記第１メモリ領域もしくは第２
メモリ領域に書き込まれたデータ又は前記欠陥アドレス
メモリ領域に蓄積された欠陥アドレスのデータの蓄積異
常を検知して、前記第１メモリ領域の動作停止を指示す
る自己停止回路を更に具備することを特徴とするもので
ある。
装置は、第２の不揮発性半導体メモリ装置において、前
記アドレス信号に対応する前記第１メモリ領域又は第２
メモリ領域内にデータを書き込むデータ入力回路を更に
具備することを特徴とするものである。又、本発明の第
４の不揮発性半導体メモリ装置は、第２と第３の不揮発
性半導体メモリ装置において、前記アドレス信号に対応
する前記第１メモリ領域又は第２メモリ領域に蓄積され
ているデータを読み出すデータ出力回路を更に具備する
ことを特徴とするものである。又、本発明の第５の不揮
発性半導体メモリ装置は、第２と第３の不揮発性半導体
メモリ装置において、前記第１メモリ領域もしくは第２
メモリ領域に書き込まれたデータ又は前記欠陥アドレス
メモリ領域に蓄積された欠陥アドレスのデータの蓄積異
常を検知して、前記第１メモリ領域の動作停止を指示す
る自己停止回路を更に具備することを特徴とするもので
ある。
【００１４】又、本発明の第６の不揮発性半導体メモリ
装置は、不揮発性メモリ素子で構成される第１メモリ領
域と、前記第１メモリ領域の欠陥を補うための第２メモ
リ領域と、前記第２メモリ領域の欠陥を補うための第３
メモリ領域と、前記第１メモリ領域の欠陥メモリセルの
アドレス又は前記第２メモリ領域の欠陥メモリセルのア
ドレスを蓄積する欠陥アドレスメモリ領域と、前記第１
メモリ領域から前記第２メモリ領域へ、又は前記第２メ
モリ領域から前記第３メモリ領域へアドレス信号を切り
替えるアドレス切替回路と、前記第１メモリ領域の欠陥
メモリセルのアドレス又は第２メモリ領域の欠陥メモリ
セルのアドレスが蓄積されていない場合、前記欠陥アド
レスメモリ領域に欠陥アドレスの蓄積を指示する第１制
御回路と、前記欠陥アドレスメモリ領域が蓄積する欠陥
アドレスがアクセスされた場合、前記アドレス切替回路
の動作を指示する第２制御回路と、を具備することを特
徴とするものである。
装置は、不揮発性メモリ素子で構成される第１メモリ領
域と、前記第１メモリ領域の欠陥を補うための第２メモ
リ領域と、前記第２メモリ領域の欠陥を補うための第３
メモリ領域と、前記第１メモリ領域の欠陥メモリセルの
アドレス又は前記第２メモリ領域の欠陥メモリセルのア
ドレスを蓄積する欠陥アドレスメモリ領域と、前記第１
メモリ領域から前記第２メモリ領域へ、又は前記第２メ
モリ領域から前記第３メモリ領域へアドレス信号を切り
替えるアドレス切替回路と、前記第１メモリ領域の欠陥
メモリセルのアドレス又は第２メモリ領域の欠陥メモリ
セルのアドレスが蓄積されていない場合、前記欠陥アド
レスメモリ領域に欠陥アドレスの蓄積を指示する第１制
御回路と、前記欠陥アドレスメモリ領域が蓄積する欠陥
アドレスがアクセスされた場合、前記アドレス切替回路
の動作を指示する第２制御回路と、を具備することを特
徴とするものである。
【００１５】又、本発明の第７の不揮発性半導体メモリ
装置は、第６の不揮発性半導体メモリ装置において、前
記欠陥アドレスメモリ領域に蓄積された欠陥メモリセル
のアドレスのデータの蓄積異常を検知して、前記第１メ
モリ領域の動作停止を指示する自己停止回路を更に具備
することを特徴とするものである。又、本発明の第８の
不揮発性半導体メモリ装置は、不揮発性メモリ素子で構
成される第１メモリ領域と、前記第１メモリ領域の欠陥
メモリセルを補うために用意した第２メモリ領域と、前
記第１メモリ領域の欠陥メモリセルのアドレスを蓄積す
る欠陥アドレスメモリ領域と、前記第１メモリ領域から
前記第２メモリ領域へアドレス信号を切り替えるアドレ
ス切替回路と、前記第１メモリ領域に書き込まれた情報
を検証して欠陥発生を指示する信号を生成する第１制御
回路と、前記欠陥発生を指示する信号に基づき、未蓄積
の欠陥アドレスの前記欠陥アドレスメモリによる蓄積を
制御する第２制御回路と、前記欠陥アドレスメモリが蓄
積する欠陥アドレスがアクセスされた場合、前記アドレ
ス切替回路の動作を指示する第３制御回路と、を具備す
ることを特徴とするものである。
装置は、第６の不揮発性半導体メモリ装置において、前
記欠陥アドレスメモリ領域に蓄積された欠陥メモリセル
のアドレスのデータの蓄積異常を検知して、前記第１メ
モリ領域の動作停止を指示する自己停止回路を更に具備
することを特徴とするものである。又、本発明の第８の
不揮発性半導体メモリ装置は、不揮発性メモリ素子で構
成される第１メモリ領域と、前記第１メモリ領域の欠陥
メモリセルを補うために用意した第２メモリ領域と、前
記第１メモリ領域の欠陥メモリセルのアドレスを蓄積す
る欠陥アドレスメモリ領域と、前記第１メモリ領域から
前記第２メモリ領域へアドレス信号を切り替えるアドレ
ス切替回路と、前記第１メモリ領域に書き込まれた情報
を検証して欠陥発生を指示する信号を生成する第１制御
回路と、前記欠陥発生を指示する信号に基づき、未蓄積
の欠陥アドレスの前記欠陥アドレスメモリによる蓄積を
制御する第２制御回路と、前記欠陥アドレスメモリが蓄
積する欠陥アドレスがアクセスされた場合、前記アドレ
ス切替回路の動作を指示する第３制御回路と、を具備す
ることを特徴とするものである。
【００１６】又、本発明の第９の不揮発性半導体メモリ
装置は、第７の不揮発性半導体メモリ装置に於いて、前
記第１制御回路は、前記第１メモリ領域及び前記第２メ
モリ領域に蓄積されたデータの書き込み異常を検知し
て、前記第１メモリ領域の動作停止を指示する自己停止
回路を更に有することを特徴とするものである。又、本
発明の第１０の不揮発性半導体メモリ装置は、第１０の
不揮発性半導体メモリ装置に於いて、前記第２制御回路
は、前記欠陥アドレスメモリに蓄積された欠陥のアドレ
スの蓄積異常を検知して、前記自己停止回路の作動を指
示する信号を生成する停止信号発生回路を更に有するこ
とを特徴とする。
装置は、第７の不揮発性半導体メモリ装置に於いて、前
記第１制御回路は、前記第１メモリ領域及び前記第２メ
モリ領域に蓄積されたデータの書き込み異常を検知し
て、前記第１メモリ領域の動作停止を指示する自己停止
回路を更に有することを特徴とするものである。又、本
発明の第１０の不揮発性半導体メモリ装置は、第１０の
不揮発性半導体メモリ装置に於いて、前記第２制御回路
は、前記欠陥アドレスメモリに蓄積された欠陥のアドレ
スの蓄積異常を検知して、前記自己停止回路の作動を指
示する信号を生成する停止信号発生回路を更に有するこ
とを特徴とする。
【００１７】
【作用】本発明によれば、不揮発性半導体メモリ装置の
使用中に第１メモリ領域内に欠陥が発生したとしても、
メモリ装置を救済することができる。具体的には、先
ず、第１メモリ領域内に欠陥メモリセルが発生した場合
に、その欠陥メモリセルが既に発生したものであるか否
かを判断して、その欠陥が新たな欠陥である場合に、欠
陥が発生したメモリセルのアドレスが欠陥アドレスメモ
リ領域に記憶して欠陥が発生したメモリ装置の救済を行
うものである。更に、その欠陥アドレスに対応するアド
レス信号がアクセスされた場合に、アドレス信号が冗長
メモリ領域である第２メモリ領域に転送されて、データ
の読み出しや書き込みがなされる。このように第１メモ
リ領域の欠陥が第２メモリ領域によって補償されるの
で、たとえ、メモリ装置に欠陥が発生したとしても救済
されることになる。すなわち、データの書き込みや読み
出しは実質的に２個のメモリ領域を対象として行われ
る。
使用中に第１メモリ領域内に欠陥が発生したとしても、
メモリ装置を救済することができる。具体的には、先
ず、第１メモリ領域内に欠陥メモリセルが発生した場合
に、その欠陥メモリセルが既に発生したものであるか否
かを判断して、その欠陥が新たな欠陥である場合に、欠
陥が発生したメモリセルのアドレスが欠陥アドレスメモ
リ領域に記憶して欠陥が発生したメモリ装置の救済を行
うものである。更に、その欠陥アドレスに対応するアド
レス信号がアクセスされた場合に、アドレス信号が冗長
メモリ領域である第２メモリ領域に転送されて、データ
の読み出しや書き込みがなされる。このように第１メモ
リ領域の欠陥が第２メモリ領域によって補償されるの
で、たとえ、メモリ装置に欠陥が発生したとしても救済
されることになる。すなわち、データの書き込みや読み
出しは実質的に２個のメモリ領域を対象として行われ
る。
【００１８】更に、第１メモリ領域内のみならず第２メ
モリ領域内に欠陥が発生することもあり得るので、第２
メモリ領域の欠陥による支障を解消すべく第３メモリ領
域を設け、アドレス信号が第３メモリ領域にも転送され
るようにすることもできる。すると、データの書き込み
や読み出しは実質的に３個のメモリ領域を対象として行
われ、救済の自由度が増加する。なお、この第３メモリ
領域と同等の機能をするメモリ領域を複数付加しその付
加領域にアドレス信号を転送することは当業者が容易に
案出できる改良であり、しかも結果として３つ以上の領
域を有したとしても、本発明の意図する範囲を逸脱する
ものではない。又、本発明によれば、欠陥アドレスメモ
リにおける書き込み不良は致命的な機能障害に直面す
る。そこで、欠陥アドレスメモリの書き込み不良に関す
る自己停止機構をメモリ装置に付加することで、使用者
の利用の便に供している。更に、主メモリ領域とは別に
同一メモリ領域内を幾つかに区分して、それぞれの領域
を冗長メモリ領域とすることもできる。
モリ領域内に欠陥が発生することもあり得るので、第２
メモリ領域の欠陥による支障を解消すべく第３メモリ領
域を設け、アドレス信号が第３メモリ領域にも転送され
るようにすることもできる。すると、データの書き込み
や読み出しは実質的に３個のメモリ領域を対象として行
われ、救済の自由度が増加する。なお、この第３メモリ
領域と同等の機能をするメモリ領域を複数付加しその付
加領域にアドレス信号を転送することは当業者が容易に
案出できる改良であり、しかも結果として３つ以上の領
域を有したとしても、本発明の意図する範囲を逸脱する
ものではない。又、本発明によれば、欠陥アドレスメモ
リにおける書き込み不良は致命的な機能障害に直面す
る。そこで、欠陥アドレスメモリの書き込み不良に関す
る自己停止機構をメモリ装置に付加することで、使用者
の利用の便に供している。更に、主メモリ領域とは別に
同一メモリ領域内を幾つかに区分して、それぞれの領域
を冗長メモリ領域とすることもできる。
【００１９】
【実施例】以下、本発明に係る不揮発性半導体メモリ装
置の一実施例について図を参照して説明する。図１のブ
ロック図は、不揮発性半導体メモリ装置の一実施例を示
している。同図に於いて、１は主メモリ領域、２は主メ
モリ領域１の欠陥メモリセルを補うための冗長メモリ領
域、３はアドレスデコーダ、４は主メモリ領域１から冗
長メモリ領域２に切り替えるためのアドレスサブデコー
ダ、６は主メモリ領域１に発生した欠陥メモリセルのア
ドレスを記憶する不良アドレスメモリ、８は主メモリ領
域１のベリファイ動作を行う第１制御回路、９は欠陥メ
モリセルの発生に対し、救済の可能性を判断するととも
に、不良アドレスメモリ６のベリファイ動作を行う第２
制御回路、１０はデータ信号が一時的に保持されるデー
タラッチ、１１はアドレス信号が一時的に保持されるア
ドレスラッチ、１２は主メモリ領域１と冗長メモリ領域
２の切り替えを行うアドレスサブデコーダ４を制御する
第３制御回路である。
置の一実施例について図を参照して説明する。図１のブ
ロック図は、不揮発性半導体メモリ装置の一実施例を示
している。同図に於いて、１は主メモリ領域、２は主メ
モリ領域１の欠陥メモリセルを補うための冗長メモリ領
域、３はアドレスデコーダ、４は主メモリ領域１から冗
長メモリ領域２に切り替えるためのアドレスサブデコー
ダ、６は主メモリ領域１に発生した欠陥メモリセルのア
ドレスを記憶する不良アドレスメモリ、８は主メモリ領
域１のベリファイ動作を行う第１制御回路、９は欠陥メ
モリセルの発生に対し、救済の可能性を判断するととも
に、不良アドレスメモリ６のベリファイ動作を行う第２
制御回路、１０はデータ信号が一時的に保持されるデー
タラッチ、１１はアドレス信号が一時的に保持されるア
ドレスラッチ、１２は主メモリ領域１と冗長メモリ領域
２の切り替えを行うアドレスサブデコーダ４を制御する
第３制御回路である。
【００２０】次に、図１のブロック図を参照して、デー
タ信号の自動書き込みの際の各部の動作を説明する。同
図に於いて、アドレス信号は、アドレスラッチ１１に入
力されて保持される。アドレス信号はアドレスデコーダ
３に供給されるとともに、第一乃至第三制御回路８，
９，１２に入力される。アドレス信号はアドレスデコー
ダ３でデコードされた後、アドレスサブデコーダ４によ
り主メモリ領域１か、或いは、冗長メモリ領域２のメモ
リセルが選択されてアクセスされる。この選択は第三制
御回路１２によってなされ、当該アドレスがすでに冗長
メモリ領域２により置き換えられたものであるか否かが
判断される。第三制御回路１２では、アドレスラッチ１
１に保持されたアドレスのブロック番号と不良アドレス
メモリ６にすでに書き込まれている不良アドレスのブロ
ック番号を比較して、すでに冗長メモリセルに置き換え
られたブロック番号と一致すればアドレスサブデコーダ
４を切り替えて冗長メモリ領域２に対して書き込みのア
クセスを行い、不一致であれば主メモリ領域１にアクセ
スする。
タ信号の自動書き込みの際の各部の動作を説明する。同
図に於いて、アドレス信号は、アドレスラッチ１１に入
力されて保持される。アドレス信号はアドレスデコーダ
３に供給されるとともに、第一乃至第三制御回路８，
９，１２に入力される。アドレス信号はアドレスデコー
ダ３でデコードされた後、アドレスサブデコーダ４によ
り主メモリ領域１か、或いは、冗長メモリ領域２のメモ
リセルが選択されてアクセスされる。この選択は第三制
御回路１２によってなされ、当該アドレスがすでに冗長
メモリ領域２により置き換えられたものであるか否かが
判断される。第三制御回路１２では、アドレスラッチ１
１に保持されたアドレスのブロック番号と不良アドレス
メモリ６にすでに書き込まれている不良アドレスのブロ
ック番号を比較して、すでに冗長メモリセルに置き換え
られたブロック番号と一致すればアドレスサブデコーダ
４を切り替えて冗長メモリ領域２に対して書き込みのア
クセスを行い、不一致であれば主メモリ領域１にアクセ
スする。
【００２１】一方、データ入力信号は、データラッチ１
０により保持された後、主メモリ領域１又は冗長メモリ
領域２に供給されることにより、アドレス信号により選
択されたメモリ素子に対して書き込みがなされる。デー
タ入力信号は、データラッチ１０を介して主メモリ領域
１及び冗長メモリ領域２に供給されると同時に第一制御
回路８に送られる。第一制御回路８では、従来例で説明
したように書き込みベリファイ動作が行われる。第一制
御回路８で書き込みベリファイ動作において、欠陥メモ
リセルがある不良ブロックが検出されると、欠陥発生信
号を発生する。欠陥発生信号は第一制御回路８から第二
制御回路９へ出力される。第二制御回路９では不良アド
レスメモリ６に書き込まれているアドレスを読み出し、
データが書き込まれていなければ、不良メモリブロック
救済が行えると判断する。第一制御回路８によってなさ
れた書き込みベリファイ動作で不良メモリブロックを検
出し、その不良メモリセルのアドレスに対応するブロッ
ク番号を第二制御回路９を介して改めて不良アドレスメ
モリ６に書き込む。一方、不良アドレスメモリ６にすで
にデータが書き込まれていれば、新たな不良メモリの救
済は不可能であると判断し、第一制御回路８に動作停止
を指示する信号を送ることによりメモリチップ全体の動
作を停止する。更に、不良救済のための冗長メモリ領域
２が複数存在する場合は、これらのすべての冗長メモリ
領域２に対してアドレスが不良アドレスメモリ６に書き
込まれているか否かを判断する。
０により保持された後、主メモリ領域１又は冗長メモリ
領域２に供給されることにより、アドレス信号により選
択されたメモリ素子に対して書き込みがなされる。デー
タ入力信号は、データラッチ１０を介して主メモリ領域
１及び冗長メモリ領域２に供給されると同時に第一制御
回路８に送られる。第一制御回路８では、従来例で説明
したように書き込みベリファイ動作が行われる。第一制
御回路８で書き込みベリファイ動作において、欠陥メモ
リセルがある不良ブロックが検出されると、欠陥発生信
号を発生する。欠陥発生信号は第一制御回路８から第二
制御回路９へ出力される。第二制御回路９では不良アド
レスメモリ６に書き込まれているアドレスを読み出し、
データが書き込まれていなければ、不良メモリブロック
救済が行えると判断する。第一制御回路８によってなさ
れた書き込みベリファイ動作で不良メモリブロックを検
出し、その不良メモリセルのアドレスに対応するブロッ
ク番号を第二制御回路９を介して改めて不良アドレスメ
モリ６に書き込む。一方、不良アドレスメモリ６にすで
にデータが書き込まれていれば、新たな不良メモリの救
済は不可能であると判断し、第一制御回路８に動作停止
を指示する信号を送ることによりメモリチップ全体の動
作を停止する。更に、不良救済のための冗長メモリ領域
２が複数存在する場合は、これらのすべての冗長メモリ
領域２に対してアドレスが不良アドレスメモリ６に書き
込まれているか否かを判断する。
【００２２】上記の実施例のように、冗長メモリ領域２
は１メモリ領域としてもよく、複数の第１乃至第３メモ
リ領域を用意することも可能である。複数の第１乃至第
３メモリ領域を冗長メモリ領域２とする場合は、任意の
アドレス信号がアクセスされた場合、そのアドレスが欠
陥アドレスとして不良アドレスメモリ６に書き込まれて
いるか否かを判断する。そして、そのアドレスが存在す
る場合は、第三制御回路１２からアドレスサブデコーダ
４に切替信号を発生させて冗長メモリ領域２の第１メモ
リ領域乃至第３メモリ領域を選択してアクセスする。チ
ップ全体の寿命延長の効果を高めるためには、このよう
に複数のメモリ領域を保持することが望ましい。無論、
一つのメモリ領域を三つ以上に区分して三つ以上に区分
された冗長メモリ領域としてもよいことは明らかであ
る。
は１メモリ領域としてもよく、複数の第１乃至第３メモ
リ領域を用意することも可能である。複数の第１乃至第
３メモリ領域を冗長メモリ領域２とする場合は、任意の
アドレス信号がアクセスされた場合、そのアドレスが欠
陥アドレスとして不良アドレスメモリ６に書き込まれて
いるか否かを判断する。そして、そのアドレスが存在す
る場合は、第三制御回路１２からアドレスサブデコーダ
４に切替信号を発生させて冗長メモリ領域２の第１メモ
リ領域乃至第３メモリ領域を選択してアクセスする。チ
ップ全体の寿命延長の効果を高めるためには、このよう
に複数のメモリ領域を保持することが望ましい。無論、
一つのメモリ領域を三つ以上に区分して三つ以上に区分
された冗長メモリ領域としてもよいことは明らかであ
る。
【００２３】図２は、第二及び第三制御回路をより詳細
に示したブロック図である。同図に於いて、第二制御回
路９は、ラッチ回路２１、コンパレータ２２、〔１，１
…，１〕データ２３、書き込み／読み出し回路２４、Ｏ
Ｒ回路２５，２７、ベリファイ回路２６、ＡＮＤ回路２
８、インバータ回路２９から構成されている。アドレス
信号は、アドレスラッチ１１を介して第二制御回路９の
書き込み／読み出し回路２４とベリファイ回路２６に夫
々入力される。第三制御回路１２はコンパレータ４１か
ら構成され、アドレスラッチ１１を介してアドレス信号
が入力される。データ入出力信号の信号経路は図示され
ていない。
に示したブロック図である。同図に於いて、第二制御回
路９は、ラッチ回路２１、コンパレータ２２、〔１，１
…，１〕データ２３、書き込み／読み出し回路２４、Ｏ
Ｒ回路２５，２７、ベリファイ回路２６、ＡＮＤ回路２
８、インバータ回路２９から構成されている。アドレス
信号は、アドレスラッチ１１を介して第二制御回路９の
書き込み／読み出し回路２４とベリファイ回路２６に夫
々入力される。第三制御回路１２はコンパレータ４１か
ら構成され、アドレスラッチ１１を介してアドレス信号
が入力される。データ入出力信号の信号経路は図示され
ていない。
【００２４】次に、図２を参照して説明する。先ず、主
メモリ領域１への書き込み時に第一制御回路８のベリフ
ァイ動作によって欠陥が検出された場合について説明す
る。第一制御回路８より欠陥発生信号３１が第二制御回
路９へ出力される。第二制御回路９では、この欠陥発生
信号３１が一時的にラッチ２１に保持される。ラッチ２
１の出力はコンパレータ２２の作動信号３２として用い
られ、コンパレータ２２は動作を開始する。このコンパ
レータ２２では、不良アドレスメモリ６から書き込み／
読み出し回路２４から出力される読み出し信号３７と
［１，１，…１］データ２３との比較を行う。因に、
［１，１，…１］データ２３は、不良アドレスメモリ６
が未使用の状態を示すデータである。コンパレータ２２
は不良アドレスメモリ６の使用状態を検出するものであ
る。コンパレータ２２では、書き込み／読み出し回路２
４によって不良アドレスメモリ６の内容を読み出した結
果として、不良アドレスメモリ６が未使用であれば
“１”（未使用信号３３）、使用済みであれば“０”を
夫々出力する。これらの信号はインバータ２９において
“１”（未使用信号３３）又は“０”（使用済信号）を
反転してＯＲ回路２７に送られる。使用済信号として
“１”がＯＲ回路２７を介して入力されると、全体チッ
プ動作停止信号３４として第一制御回路８へ転送され
る。すなわち、欠陥メモリブロックが検出されたものの
すでに不良アドレスメモリ６が使用済みであるため、新
たな欠陥メモリブロックの救済が不可能であると判断し
て、チップ全体の動作を停止状態とする。この実施例に
は、このような救済が不可能な場合に、従来と類似する
ようなチップ全体の動作を停止する自己停止回路を基本
的な機能として備えている。
メモリ領域１への書き込み時に第一制御回路８のベリフ
ァイ動作によって欠陥が検出された場合について説明す
る。第一制御回路８より欠陥発生信号３１が第二制御回
路９へ出力される。第二制御回路９では、この欠陥発生
信号３１が一時的にラッチ２１に保持される。ラッチ２
１の出力はコンパレータ２２の作動信号３２として用い
られ、コンパレータ２２は動作を開始する。このコンパ
レータ２２では、不良アドレスメモリ６から書き込み／
読み出し回路２４から出力される読み出し信号３７と
［１，１，…１］データ２３との比較を行う。因に、
［１，１，…１］データ２３は、不良アドレスメモリ６
が未使用の状態を示すデータである。コンパレータ２２
は不良アドレスメモリ６の使用状態を検出するものであ
る。コンパレータ２２では、書き込み／読み出し回路２
４によって不良アドレスメモリ６の内容を読み出した結
果として、不良アドレスメモリ６が未使用であれば
“１”（未使用信号３３）、使用済みであれば“０”を
夫々出力する。これらの信号はインバータ２９において
“１”（未使用信号３３）又は“０”（使用済信号）を
反転してＯＲ回路２７に送られる。使用済信号として
“１”がＯＲ回路２７を介して入力されると、全体チッ
プ動作停止信号３４として第一制御回路８へ転送され
る。すなわち、欠陥メモリブロックが検出されたものの
すでに不良アドレスメモリ６が使用済みであるため、新
たな欠陥メモリブロックの救済が不可能であると判断し
て、チップ全体の動作を停止状態とする。この実施例に
は、このような救済が不可能な場合に、従来と類似する
ようなチップ全体の動作を停止する自己停止回路を基本
的な機能として備えている。
【００２５】次に、不良アドレスメモリ６の読み出し／
書き込み制御について説明する。不良アドレスメモリ６
の読み出し、書き込み制御は、制御用高電圧発生を含め
て書き込み／読み出し回路２４で制御される。書き込み
／読み出し回路２４は、書き込み指示信号３５が入力さ
れると、不良アドレスメモリ６にはアドレスラッチ１１
からのアドレス入力信号３６に対応するデータの書き込
みが行った後、ベリファイ指示信号３８をベリファイ回
路２６に転送する。書き込み／読み出し回路２４では、
それ以外の機能とし、不良アドレスメモリ６の内容を読
み出して読み出し信号３７を出力する機能を有する。
書き込み制御について説明する。不良アドレスメモリ６
の読み出し、書き込み制御は、制御用高電圧発生を含め
て書き込み／読み出し回路２４で制御される。書き込み
／読み出し回路２４は、書き込み指示信号３５が入力さ
れると、不良アドレスメモリ６にはアドレスラッチ１１
からのアドレス入力信号３６に対応するデータの書き込
みが行った後、ベリファイ指示信号３８をベリファイ回
路２６に転送する。書き込み／読み出し回路２４では、
それ以外の機能とし、不良アドレスメモリ６の内容を読
み出して読み出し信号３７を出力する機能を有する。
【００２６】ＡＮＤ回路２８には、ラッチ２１からの作
動信号３２とコンパレータ２２の出力信号（未使用信号
３３）とが入力され、これらの信号の論理積をとってい
る。更に、ＯＲ回路２５にはＡＮＤ回路２８からの出力
とベリファイ回路２６からの出力とが入力され、ＯＲ回
路２５からの出力を書き込み／読み出し回路２４の書き
込み指示信号３５として用いている。主メモリ領域１に
書き込み不良が発生した際に、すなわち、作動信号３２
（欠陥発生信号３１）と未使用信号３３のＡＮＤ回路２
８の出力によって、欠陥発生時に不良アドレスメモリ６
が未使用であると判断されれば、主メモリ領域に発生し
た欠陥メモリの救済が可能であると判断して、アドレス
ラッチ１１に保持されているアドレス入力信号３６を不
良アドレスメモリ６に書き込む動作を行う。
動信号３２とコンパレータ２２の出力信号（未使用信号
３３）とが入力され、これらの信号の論理積をとってい
る。更に、ＯＲ回路２５にはＡＮＤ回路２８からの出力
とベリファイ回路２６からの出力とが入力され、ＯＲ回
路２５からの出力を書き込み／読み出し回路２４の書き
込み指示信号３５として用いている。主メモリ領域１に
書き込み不良が発生した際に、すなわち、作動信号３２
（欠陥発生信号３１）と未使用信号３３のＡＮＤ回路２
８の出力によって、欠陥発生時に不良アドレスメモリ６
が未使用であると判断されれば、主メモリ領域に発生し
た欠陥メモリの救済が可能であると判断して、アドレス
ラッチ１１に保持されているアドレス入力信号３６を不
良アドレスメモリ６に書き込む動作を行う。
【００２７】一方、ベリファイ回路２６では、書き込み
／読み出し回路２４よりベリファイ指示信号３８を受け
ると、読み出し信号３７とアドレス入力信号３６との比
較を行う。ベリファイ回路２６で比較して、両者に相違
があればＯＲ回路２５を介して再度書き込み指示信号３
５を書き込み／読み出し回路２４に出力し、ベリファイ
動作を繰り返す。ベリファイ回路２６では、上記のよう
な操作を最大回数繰り返して正常に書き込みが終了しな
ければ書き込み不良信号３９を発生させ、正常に書き込
まれれば救済終了信号４０を発生する。ＯＲ回路２７で
は、書き込み不良信号３９と、インバータ２９を介して
得られる反転した未使用信号３３とによる論理和をと
る。いずれも欠陥メモリセルの救済が不可能であること
を示す信号であるから、ＯＲ回路２７を介して全体チッ
プ動作停止信号３４として第一制御回路８に転送する。
不揮発性半導体メモリ装置には自己停止機能が働いて停
止する。又、ベリファイ回路２６から出力される救済終
了信号４０は、欠陥メモリ素子の救済が正常に完了した
ことを意味する信号である。救済終了信号４０は、第一
制御回路８に転送され、同一ブロック番号による自動書
き込み動作を再度行うように指示すると同時に、ラッチ
２１をリセットとして、保持されていた欠陥発生信号３
１をリセットする。
／読み出し回路２４よりベリファイ指示信号３８を受け
ると、読み出し信号３７とアドレス入力信号３６との比
較を行う。ベリファイ回路２６で比較して、両者に相違
があればＯＲ回路２５を介して再度書き込み指示信号３
５を書き込み／読み出し回路２４に出力し、ベリファイ
動作を繰り返す。ベリファイ回路２６では、上記のよう
な操作を最大回数繰り返して正常に書き込みが終了しな
ければ書き込み不良信号３９を発生させ、正常に書き込
まれれば救済終了信号４０を発生する。ＯＲ回路２７で
は、書き込み不良信号３９と、インバータ２９を介して
得られる反転した未使用信号３３とによる論理和をと
る。いずれも欠陥メモリセルの救済が不可能であること
を示す信号であるから、ＯＲ回路２７を介して全体チッ
プ動作停止信号３４として第一制御回路８に転送する。
不揮発性半導体メモリ装置には自己停止機能が働いて停
止する。又、ベリファイ回路２６から出力される救済終
了信号４０は、欠陥メモリ素子の救済が正常に完了した
ことを意味する信号である。救済終了信号４０は、第一
制御回路８に転送され、同一ブロック番号による自動書
き込み動作を再度行うように指示すると同時に、ラッチ
２１をリセットとして、保持されていた欠陥発生信号３
１をリセットする。
【００２８】第三制御回路１２はコンパレータ４１から
構成されており、アドレスサブデコーダ４の切り替え制
御するものである。アドレスラッチ１１に保持されたア
ドレス入力信号３６と、第二制御回路９の書き込み／読
み出し回路２４で不良アドレスメモリ６から読み出され
た読み出し信号３７とを比較する。コンパレータ４１で
比較した結果、両者が一致していれば、データの書き込
みは主メモリ領域１の代わりに冗長メモリ領域２に書き
込む必要があると判断する。その場合、コンパレータ４
１の出力によりアドレスサブデコーダ４は主メモリ領域
１から冗長メモリ領域２に切り替えられる。アドレス入
力信号３６は冗長メモリ領域２に転送され、データが書
き込まれる。また、コンパレータ４１で比較した結果、
両者が異なっていれば通常通りアドレス入力信号３６は
主メモリ領域１の該当ブロック番号のメモリセルに転送
され、データの書き込みがなされる。
構成されており、アドレスサブデコーダ４の切り替え制
御するものである。アドレスラッチ１１に保持されたア
ドレス入力信号３６と、第二制御回路９の書き込み／読
み出し回路２４で不良アドレスメモリ６から読み出され
た読み出し信号３７とを比較する。コンパレータ４１で
比較した結果、両者が一致していれば、データの書き込
みは主メモリ領域１の代わりに冗長メモリ領域２に書き
込む必要があると判断する。その場合、コンパレータ４
１の出力によりアドレスサブデコーダ４は主メモリ領域
１から冗長メモリ領域２に切り替えられる。アドレス入
力信号３６は冗長メモリ領域２に転送され、データが書
き込まれる。また、コンパレータ４１で比較した結果、
両者が異なっていれば通常通りアドレス入力信号３６は
主メモリ領域１の該当ブロック番号のメモリセルに転送
され、データの書き込みがなされる。
【００２９】次に、図２の第一制御回路８の実施例を図
３を参照して説明する。同図に於いて、アドレス入力信
号３６に対して、書き込みおよびそれに続く書き込みベ
リファイ動作を行うところまでは従来例と同じである。
ベリファイ回路で最大回数のベリファイ動作を行っても
正常に書き込みが行われなかった場合、図９で示した従
来例で説明したように、全体チップ動作停止信号３４を
発生させチップ全体の動作を停止させている。しかし、
本発明では、同じ全体チップ動作停止信号３４を欠陥発
生信号３１として機能させ、第二制御回路９へ送る。先
に説明したように、第二制御回路９では、主メモリ領域
１に発生した不良メモリセル（不良メモリセルが含む不
良メモリブロック）の救済を行う。不良救済が完了すれ
ば、救済完了信号４０が第一制御回路８に転送して、第
一制御回路８のパルス発生回路５４により負のパルスと
して、ＡＮＤ回路５５に印加される。ＡＮＤ回路５５に
は、パルス発生回路５４からの負のパルスとデータラッ
チ１０のデータ入力信号が入力されるＮＡＮＤ回路５３
の出力信号が入力され、論理積をとり、その出力パルス
が書き込み制御回路５２に加えられる。この意味すると
ころは、データ入力信号としてすべて“１”がＮＡＮＤ
回路５３に入力された後、実データ信号が入力される
と、書き込み制御回路５２が自動書き込みを開始させる
ことにある。そこで、パルス発生回路５４で発生したパ
ルスによりデータ入力信号がすべて“１”と同じ状態を
再現することによって、書き込み制御回路５２は自動書
き込みの動作を開始する。アドレス入力信号およびデー
タ入力信号は夫々アドレスラッチ１１及びデータラッチ
１０に保持された状態にあるので、不良メモリセルを救
済したメモリセルに対して改めて自動書き込みの動作を
行う。又、第二制御回路９によっても主メモリ領域１に
発生した不良メモリブロックの救済が行えない場合は、
第二制御回路９から発生する全体チップ動作停止信号３
４により書き込み制御回路５２の動作を停止する。すな
わち、不揮発性半導体メモリ装置の自己停止回路が働い
て動作を停止する。
３を参照して説明する。同図に於いて、アドレス入力信
号３６に対して、書き込みおよびそれに続く書き込みベ
リファイ動作を行うところまでは従来例と同じである。
ベリファイ回路で最大回数のベリファイ動作を行っても
正常に書き込みが行われなかった場合、図９で示した従
来例で説明したように、全体チップ動作停止信号３４を
発生させチップ全体の動作を停止させている。しかし、
本発明では、同じ全体チップ動作停止信号３４を欠陥発
生信号３１として機能させ、第二制御回路９へ送る。先
に説明したように、第二制御回路９では、主メモリ領域
１に発生した不良メモリセル（不良メモリセルが含む不
良メモリブロック）の救済を行う。不良救済が完了すれ
ば、救済完了信号４０が第一制御回路８に転送して、第
一制御回路８のパルス発生回路５４により負のパルスと
して、ＡＮＤ回路５５に印加される。ＡＮＤ回路５５に
は、パルス発生回路５４からの負のパルスとデータラッ
チ１０のデータ入力信号が入力されるＮＡＮＤ回路５３
の出力信号が入力され、論理積をとり、その出力パルス
が書き込み制御回路５２に加えられる。この意味すると
ころは、データ入力信号としてすべて“１”がＮＡＮＤ
回路５３に入力された後、実データ信号が入力される
と、書き込み制御回路５２が自動書き込みを開始させる
ことにある。そこで、パルス発生回路５４で発生したパ
ルスによりデータ入力信号がすべて“１”と同じ状態を
再現することによって、書き込み制御回路５２は自動書
き込みの動作を開始する。アドレス入力信号およびデー
タ入力信号は夫々アドレスラッチ１１及びデータラッチ
１０に保持された状態にあるので、不良メモリセルを救
済したメモリセルに対して改めて自動書き込みの動作を
行う。又、第二制御回路９によっても主メモリ領域１に
発生した不良メモリブロックの救済が行えない場合は、
第二制御回路９から発生する全体チップ動作停止信号３
４により書き込み制御回路５２の動作を停止する。すな
わち、不揮発性半導体メモリ装置の自己停止回路が働い
て動作を停止する。
【００３０】次に、図４を用いて、上記実施例の自動書
き込みサイクルのフローチャートを参照してその制御に
ついて説明する。この自動書き込みサイクルはＲＯＭ等
にプログラムされており、ＣＰＵ（中央演算装置）によ
って制御されている。以下にその制御方法の一例を図４
を参照して説明する。図４に於いて、図７と同様にステ
ップＳ1 でブロック番号Ｋを０として、ステップＳ6 に
示すように、ブロック番号Ｋを０から順次１づつ増加さ
せて各ブロックに書き込みを行う。その際に、ステップ
Ｓ2 で当該ブロック番号がすでに欠陥メモリブロックの
救済を行われたものであるかを欠陥アドレスメモリの内
容を読み出すことにより判断される。主メモリ領域１に
不良ブロックが存在しない場合は、ステップＳ3 に進み
主メモリ領域１に書き込み、不良ブロックが存在する場
合は、冗長メモリ領域２により置き換えられたブロック
であると判定して、ステップＳ7 に進み、冗長メモリ領
域２に書き込む。引き続き、ステップＳ4 に進み、先に
説明した従来技術と同様に最大回数Ｎ（例えば、Ｎ＝３
２）までの書き込みベリファイ動作を行い、ステップＳ
5 において正常に書き込みが行われたことが確認されれ
ば、ステップＳ6 に進みブロック番号Ｋをインクリメン
トし、次のブロックの書き込みに進む。
き込みサイクルのフローチャートを参照してその制御に
ついて説明する。この自動書き込みサイクルはＲＯＭ等
にプログラムされており、ＣＰＵ（中央演算装置）によ
って制御されている。以下にその制御方法の一例を図４
を参照して説明する。図４に於いて、図７と同様にステ
ップＳ1 でブロック番号Ｋを０として、ステップＳ6 に
示すように、ブロック番号Ｋを０から順次１づつ増加さ
せて各ブロックに書き込みを行う。その際に、ステップ
Ｓ2 で当該ブロック番号がすでに欠陥メモリブロックの
救済を行われたものであるかを欠陥アドレスメモリの内
容を読み出すことにより判断される。主メモリ領域１に
不良ブロックが存在しない場合は、ステップＳ3 に進み
主メモリ領域１に書き込み、不良ブロックが存在する場
合は、冗長メモリ領域２により置き換えられたブロック
であると判定して、ステップＳ7 に進み、冗長メモリ領
域２に書き込む。引き続き、ステップＳ4 に進み、先に
説明した従来技術と同様に最大回数Ｎ（例えば、Ｎ＝３
２）までの書き込みベリファイ動作を行い、ステップＳ
5 において正常に書き込みが行われたことが確認されれ
ば、ステップＳ6 に進みブロック番号Ｋをインクリメン
トし、次のブロックの書き込みに進む。
【００３１】ステップＳ4 に於いて、最大回数のベリフ
ァイ動作を行っても正常に書き込みが完了しなかった場
合は、欠陥メモリセルが存在するものと判断され、ステ
ップＳ8 に進む。ステップＳ8 では、第二制御回路９に
よって欠陥アドレス記憶用不揮発性メモリ（不良アドレ
スメモリ）６の内容を読み出し、すでにアドレスが記憶
されているかどうかを検出する。その検出結果として、
主メモリ領域１に発生した欠陥メモリの救済が行われて
いるかが判断される。すでに救済がなされていると判断
された場合、即ち、すでに冗長メモリ領域２を利用し、
そのメモリセルの欠陥が発生したものと判断される場合
であるので、新たな欠陥メモリの救済は不可能であると
判断して、チップ全体の動作を停止する。ステップＳ8
に於いて、欠陥メモリアドレスに未使用部分があれば、
不良を発生したアドレスのブロック番号Ｋを不良ブロッ
クアドレス記録のために予め用意した不揮発性メモリで
ある不良メモリセル６へ書き込む。不良アドレスメモリ
６の書き込み方法についても他の書き込み方法と同様で
ある。すなわち、ステップＳ10に示すように、最大回数
までの書き込みベリファイ動作を行い、最大回数のベリ
ファイを行っても書き込みが正常に終了しない場合は、
これ以上の欠陥メモリ素子の救済は不可能であるとして
チップ全体の動作を停止する。一方、書き込みベリファ
イ動作が正常に終了した場合は、ステップＳ2 に進み、
改めて同じブロック番号Ｋに対する書き込み動作を行
う。ステップＳ4 のベリファイ動作は、主メモリ領域１
又は冗長メモリ領域２に対しては第一制御回路８によっ
てなされ、不良アドレスメモリ６に対しては第二制御回
路９によってなされる。
ァイ動作を行っても正常に書き込みが完了しなかった場
合は、欠陥メモリセルが存在するものと判断され、ステ
ップＳ8 に進む。ステップＳ8 では、第二制御回路９に
よって欠陥アドレス記憶用不揮発性メモリ（不良アドレ
スメモリ）６の内容を読み出し、すでにアドレスが記憶
されているかどうかを検出する。その検出結果として、
主メモリ領域１に発生した欠陥メモリの救済が行われて
いるかが判断される。すでに救済がなされていると判断
された場合、即ち、すでに冗長メモリ領域２を利用し、
そのメモリセルの欠陥が発生したものと判断される場合
であるので、新たな欠陥メモリの救済は不可能であると
判断して、チップ全体の動作を停止する。ステップＳ8
に於いて、欠陥メモリアドレスに未使用部分があれば、
不良を発生したアドレスのブロック番号Ｋを不良ブロッ
クアドレス記録のために予め用意した不揮発性メモリで
ある不良メモリセル６へ書き込む。不良アドレスメモリ
６の書き込み方法についても他の書き込み方法と同様で
ある。すなわち、ステップＳ10に示すように、最大回数
までの書き込みベリファイ動作を行い、最大回数のベリ
ファイを行っても書き込みが正常に終了しない場合は、
これ以上の欠陥メモリ素子の救済は不可能であるとして
チップ全体の動作を停止する。一方、書き込みベリファ
イ動作が正常に終了した場合は、ステップＳ2 に進み、
改めて同じブロック番号Ｋに対する書き込み動作を行
う。ステップＳ4 のベリファイ動作は、主メモリ領域１
又は冗長メモリ領域２に対しては第一制御回路８によっ
てなされ、不良アドレスメモリ６に対しては第二制御回
路９によってなされる。
【００３２】次に、第二制御回路９の制御について、図
５のフローチャートに基づいて説明する。この制御は通
常ＣＰＵ（中央演算装置）でなされる。第一制御回路８
により、主メモリ領域１のあるメモリブロックへの書き
込みベリファイ動作で不良メモリセル（欠陥メモリセ
ル）が検出された場合、ステップＳ1 に示すように、第
一制御回路８より不良ブロック検出信号（欠陥発生信号
３１）が第二制御回路９に転送される。第二制御回路９
はこの信号を受け、不良アドレスメモリ６の内容を読み
出し動作を開始する。続いて、ステップＳ2 に進み、不
良アドレスメモリセル６にすでにアドレスブロック番号
が記録されていることが検出された場合は、ステップＳ
6 に進み、これ以上の不良メモリ救済は不可能であると
して第一制御回路８に対し、チップ全体の作動停止を行
わせる。一方、不良アドレスメモリ６が未使用であれ
ば、ステップＳ3 に進み、不良を検出したメモリブロッ
ク番号を不良アドレスメモリ６に書き込む。ステップＳ
4 に進み、引き続き不良アドレスメモリ６に書き込みに
対して最大回数までのベリファイ動作を行う。ここで不
良アドレスメモリ６への書き込みベリファイが最大回数
行っても完了しなければ、ステップＳ6 に進み、不良ア
ドレスメモリ６自体が不良であるとして、同様に第一制
御回路８に対し、チップ全体の動作停止を指示する。一
方、不良アドレスメモリ６へのベリファイが完了すれ
ば、書き込み不良を発生したメモリブロックに対する救
済動作が完了となるので、第一制御回路８に対し、救済
終了信号４０を転送して救済動作完了を指示する。これ
を受け、第一制御回路８は冗長メモリブロックに対しあ
らためて同一データの書き込みを行うことで自動書き込
みの動作を再開する。このような操作によって不揮発性
半導体メモリ装置の延命が図られる。
５のフローチャートに基づいて説明する。この制御は通
常ＣＰＵ（中央演算装置）でなされる。第一制御回路８
により、主メモリ領域１のあるメモリブロックへの書き
込みベリファイ動作で不良メモリセル（欠陥メモリセ
ル）が検出された場合、ステップＳ1 に示すように、第
一制御回路８より不良ブロック検出信号（欠陥発生信号
３１）が第二制御回路９に転送される。第二制御回路９
はこの信号を受け、不良アドレスメモリ６の内容を読み
出し動作を開始する。続いて、ステップＳ2 に進み、不
良アドレスメモリセル６にすでにアドレスブロック番号
が記録されていることが検出された場合は、ステップＳ
6 に進み、これ以上の不良メモリ救済は不可能であると
して第一制御回路８に対し、チップ全体の作動停止を行
わせる。一方、不良アドレスメモリ６が未使用であれ
ば、ステップＳ3 に進み、不良を検出したメモリブロッ
ク番号を不良アドレスメモリ６に書き込む。ステップＳ
4 に進み、引き続き不良アドレスメモリ６に書き込みに
対して最大回数までのベリファイ動作を行う。ここで不
良アドレスメモリ６への書き込みベリファイが最大回数
行っても完了しなければ、ステップＳ6 に進み、不良ア
ドレスメモリ６自体が不良であるとして、同様に第一制
御回路８に対し、チップ全体の動作停止を指示する。一
方、不良アドレスメモリ６へのベリファイが完了すれ
ば、書き込み不良を発生したメモリブロックに対する救
済動作が完了となるので、第一制御回路８に対し、救済
終了信号４０を転送して救済動作完了を指示する。これ
を受け、第一制御回路８は冗長メモリブロックに対しあ
らためて同一データの書き込みを行うことで自動書き込
みの動作を再開する。このような操作によって不揮発性
半導体メモリ装置の延命が図られる。
【００３３】上述のように、本発明では、先ず、欠陥メ
モリセルが発生したメモリセルに対応するブロック番号
がすでに欠陥メモリブロックの救済が行われたものであ
るか否かを確認する。すでに、欠陥アドレスメモリへの
書き込みが完了している場合は、冗長メモリセルへの書
き込みが選択され、当該冗長メモリセルへの書き込みに
引き続きベリファイ動作を行う。以後、書き込みに際
し、冗長メモリブロックに置き換えが行われているブロ
ックかどうかを判断して、不良アドレスは冗長メモリセ
ルに書き込み、それ以外は主メモリ領域１に書き込む動
作を行う。ここで、不良アドレスメモリ６が未使用状態
であって、不良メモリブロックの救済が可能であれば第
二制御回路９の指示により、欠陥ブロック番号の不良ア
ドレスメモリ６への書き込み動作に対し、最大回数の書
き込みベリファイ動作を行う。このとき書き込みが完了
しなければ、第一制御回路８に対しチップ全体の動作停
止を指示する。更に、書き込みベリファイ時に不良メモ
リブロックが検出され、新たに不良メモリ救済が可能で
ある上記条件が満たされた場合は、アドレスサブデコー
ダ４に対し現在アドレスラッチ１１に保持されているア
ドレス信号が主メモリ領域１の該当するブロックの代わ
りに冗長メモリ領域２に対してアクセスされるように第
三制御回路１２がアドレスサブデコーダ４の切り替えが
なされ、冗長メモリ領域２が選択される。同時に、デー
タラッチ１０に保持されている当該アドレスに対するデ
ータが冗長メモリ領域２に転送される。
モリセルが発生したメモリセルに対応するブロック番号
がすでに欠陥メモリブロックの救済が行われたものであ
るか否かを確認する。すでに、欠陥アドレスメモリへの
書き込みが完了している場合は、冗長メモリセルへの書
き込みが選択され、当該冗長メモリセルへの書き込みに
引き続きベリファイ動作を行う。以後、書き込みに際
し、冗長メモリブロックに置き換えが行われているブロ
ックかどうかを判断して、不良アドレスは冗長メモリセ
ルに書き込み、それ以外は主メモリ領域１に書き込む動
作を行う。ここで、不良アドレスメモリ６が未使用状態
であって、不良メモリブロックの救済が可能であれば第
二制御回路９の指示により、欠陥ブロック番号の不良ア
ドレスメモリ６への書き込み動作に対し、最大回数の書
き込みベリファイ動作を行う。このとき書き込みが完了
しなければ、第一制御回路８に対しチップ全体の動作停
止を指示する。更に、書き込みベリファイ時に不良メモ
リブロックが検出され、新たに不良メモリ救済が可能で
ある上記条件が満たされた場合は、アドレスサブデコー
ダ４に対し現在アドレスラッチ１１に保持されているア
ドレス信号が主メモリ領域１の該当するブロックの代わ
りに冗長メモリ領域２に対してアクセスされるように第
三制御回路１２がアドレスサブデコーダ４の切り替えが
なされ、冗長メモリ領域２が選択される。同時に、デー
タラッチ１０に保持されている当該アドレスに対するデ
ータが冗長メモリ領域２に転送される。
【００３４】この切り替え時点で、第一制御回路８によ
る書き込み制御信号が第二制御回路９に出力されてい
る。従って、主メモリ領域１への書き込みサイクルにお
いて最大回数のベリファイ動作の結果、動作不良と判定
されたメモリセルの内容が改めて冗長メモリ領域２へ書
き込まれたことになる。引き続き、従来例と同様に、第
一制御回路８により冗長メモリ領域２への書き込みに対
してベリファイ動作を最大回数まで行う。以後、主メモ
リ領域１に発生した欠陥は、冗長メモリ領域２により置
換され、不良救済が行われたブロックに対する書き込み
は、第三制御回路１２およびアドレスサブデコーダ４に
より、冗長メモリ領域２に対してアクセスが行われるよ
うになり、使用中に発生した欠陥を補償することができ
るので、不揮発性半導体メモリ装置の実質的な延命を図
ることができる。
る書き込み制御信号が第二制御回路９に出力されてい
る。従って、主メモリ領域１への書き込みサイクルにお
いて最大回数のベリファイ動作の結果、動作不良と判定
されたメモリセルの内容が改めて冗長メモリ領域２へ書
き込まれたことになる。引き続き、従来例と同様に、第
一制御回路８により冗長メモリ領域２への書き込みに対
してベリファイ動作を最大回数まで行う。以後、主メモ
リ領域１に発生した欠陥は、冗長メモリ領域２により置
換され、不良救済が行われたブロックに対する書き込み
は、第三制御回路１２およびアドレスサブデコーダ４に
より、冗長メモリ領域２に対してアクセスが行われるよ
うになり、使用中に発生した欠陥を補償することができ
るので、不揮発性半導体メモリ装置の実質的な延命を図
ることができる。
【００３５】尚、実施例の冗長メモリ領域２や不良アド
レスメモリ６は、その構造が不揮発性の構造を有するメ
モリセルであればすべて使用可能であることは明らかで
ある。一方、この冗長メモリ領域２や不良アドレスメモ
リ６は、製造プロセスの簡略化の観点から、主メモリ領
域１と同じ構造のフラッシュメモリセルを用いることが
望ましい。更に、実施例では、主メモリ領域は、２電源
方式によるフラッシュメモリであっても、１電源方式の
場合であっても適用できることは明らかであり、更に、
紫外線消去型を含む書き込み・消去可能な不揮発性半導
体メモリ全般に適用できることは言うまでもない。無
論、上記のベリファイ動作は書き込み／読み込み異常が
発生した時のみ行うものであって、それ以降は、ベリフ
ァイ動作を行う必要がないので、書き込み／読み込み動
作が遅延することもない。
レスメモリ６は、その構造が不揮発性の構造を有するメ
モリセルであればすべて使用可能であることは明らかで
ある。一方、この冗長メモリ領域２や不良アドレスメモ
リ６は、製造プロセスの簡略化の観点から、主メモリ領
域１と同じ構造のフラッシュメモリセルを用いることが
望ましい。更に、実施例では、主メモリ領域は、２電源
方式によるフラッシュメモリであっても、１電源方式の
場合であっても適用できることは明らかであり、更に、
紫外線消去型を含む書き込み・消去可能な不揮発性半導
体メモリ全般に適用できることは言うまでもない。無
論、上記のベリファイ動作は書き込み／読み込み異常が
発生した時のみ行うものであって、それ以降は、ベリフ
ァイ動作を行う必要がないので、書き込み／読み込み動
作が遅延することもない。
【００３６】
【発明の効果】上述のように、本発明によれば、使用中
に不良メモリセル（欠陥アドレス）が発生したとして
も、冗長メモリセルに切り替えることによって、電気的
に消去、書き込み可能な不揮発性半導体メモリ装置に発
生した不良メモリセルを救済することができ、実質的に
寿命を延ばすことができる極めて効果的なものである。
次に、各請求項に発生する効果を示す。請求項１は、使
用中に発生した欠陥アドレスが既に記憶されているか否
かを検出することによって、主メモリ領域に発生した欠
陥アドレスを冗長メモリ領域に切り替えて不揮発性半導
体メモリ装置の延命を図ることができる効果がある。請
求項２の制御回路とアドレス切替回路を備えることによ
って、使用中に第１メモリ領域に発生した不良メモリセ
ルのアドレスが既に記憶されているか否かを検出して、
アドレス入力信号に対してメモリ領域の切替え操作を行
えるようにして不揮発性半導体メモリ装置の延命を図る
ものである。請求項３のデータ入力回路を設けることに
よって第１と第２メモリ領域のデータの書き込みがなさ
れる利点がある。
に不良メモリセル（欠陥アドレス）が発生したとして
も、冗長メモリセルに切り替えることによって、電気的
に消去、書き込み可能な不揮発性半導体メモリ装置に発
生した不良メモリセルを救済することができ、実質的に
寿命を延ばすことができる極めて効果的なものである。
次に、各請求項に発生する効果を示す。請求項１は、使
用中に発生した欠陥アドレスが既に記憶されているか否
かを検出することによって、主メモリ領域に発生した欠
陥アドレスを冗長メモリ領域に切り替えて不揮発性半導
体メモリ装置の延命を図ることができる効果がある。請
求項２の制御回路とアドレス切替回路を備えることによ
って、使用中に第１メモリ領域に発生した不良メモリセ
ルのアドレスが既に記憶されているか否かを検出して、
アドレス入力信号に対してメモリ領域の切替え操作を行
えるようにして不揮発性半導体メモリ装置の延命を図る
ものである。請求項３のデータ入力回路を設けることに
よって第１と第２メモリ領域のデータの書き込みがなさ
れる利点がある。
【００３７】請求項４のデータ出力回路を備えることに
よって第１と第２メモリ領域のデータの読み出しができ
る利点がある。請求項５の自己停止回路を設けることに
よって操作及び入力時間等の損失を最小限に止めること
ができる利点がある。請求項６の冗長メモリ領域である
第３メモリ領域を備えることによって第２のメモリ領域
に欠陥アドレスが発生しても不揮発性半導体メモリ装置
の延命を図ることができる効果がある。
よって第１と第２メモリ領域のデータの読み出しができ
る利点がある。請求項５の自己停止回路を設けることに
よって操作及び入力時間等の損失を最小限に止めること
ができる利点がある。請求項６の冗長メモリ領域である
第３メモリ領域を備えることによって第２のメモリ領域
に欠陥アドレスが発生しても不揮発性半導体メモリ装置
の延命を図ることができる効果がある。
【００３８】請求項７の自己停止回路を設けることによ
って欠陥の発生を使用者に報知して入力時の誤りを最小
限に止めることができる利点がある。請求項８の第１制
御回路を設けることによって第１メモリ領域に書き込ま
れた情報を検証することによって欠陥アドレスの検出を
効率よく行って不揮発性半導体メモリ装置の延命を図る
効果を奏するものである。請求項９の自己停止回路を備
えることによって欠陥の発生を使用者に報知して入力時
に誤りを最小限に止めることができる利点がある。請求
項１０の停止信号発生回路から自己停止回路を作動させ
て自己停止回路を備えることによって欠陥の発生を使用
者に報知して入力時の誤りを最小限に止めることができ
る利点がある。
って欠陥の発生を使用者に報知して入力時の誤りを最小
限に止めることができる利点がある。請求項８の第１制
御回路を設けることによって第１メモリ領域に書き込ま
れた情報を検証することによって欠陥アドレスの検出を
効率よく行って不揮発性半導体メモリ装置の延命を図る
効果を奏するものである。請求項９の自己停止回路を備
えることによって欠陥の発生を使用者に報知して入力時
に誤りを最小限に止めることができる利点がある。請求
項１０の停止信号発生回路から自己停止回路を作動させ
て自己停止回路を備えることによって欠陥の発生を使用
者に報知して入力時の誤りを最小限に止めることができ
る利点がある。
【図１】本発明の実施例を示すブロック図である。
【図２】図１の第二，第三制御回路の実施例を示すブロ
ック図である。
ック図である。
【図３】図１の第一制御回路の一実施例を示すブロック
図である。
図である。
【図４】自動書き込みサイクルのフローチャートであ
る。
る。
【図５】第二制御回路の動作を示すフローチャートであ
る。
る。
【図６】従来例の不揮発性半導体メモリ装置の一例を示
すブロック図である。
すブロック図である。
【図７】従来例の不揮発性半導体メモリ装置の一例を示
すブロック図である。
すブロック図である。
【図８】図７の第一制御回路のブロック図である。
【図９】従来例の制御回路の動作を示すフローチャート
である。
である。
１ 主メモリ領域 ２ 冗長メモリ領域 ３ アドレスデコーダ ４ アドレスサブデコーダ ６ 不良アドレスメモリ ８ 第一制御回路 ９ 第二制御回路 １０ データラッチ １１ アドレスラッチ １２ 第三制御回路
Claims (10)
- 【請求項１】 不揮発性半導体メモリ装置に於いて、 主メモリ領域に発生する欠陥アドレスを記憶する第１記
憶手段と、 アドレス信号の入力に対し、該アドレス信号が既に欠陥
アドレスとして前記第１記憶手段によって記憶されてい
るか否かを判断する判定手段と、 前記判定手段によって新たな欠陥アドレスであると判定
された場合、冗長メモリ領域に記憶する第２記憶手段
と、 を具備することを特徴とする不揮発性半導体メモリ装
置。 - 【請求項２】 不揮発性メモリ素子で構成される第１メ
モリ領域と、 前記第１メモリ領域の欠陥メモリセルを補うために用意
された第２メモリ領域と、 前記欠陥メモリセルのアドレスを蓄積する欠陥アドレス
メモリ領域と、 前記第１メモリ領域に発生した欠陥メモリセルのアドレ
スが前記欠陥アドレスメモリ領域に蓄積されていない場
合、前記欠陥アドレスメモリにその欠陥アドレスの蓄積
を指示する制御回路と、 前記欠陥アドレスメモリ領域が蓄積する欠陥メモリセル
のアドレスがアクセスされた場合、前記第１メモリ領域
から前記第２メモリ領域へアドレス信号を切り替えるア
ドレス切替回路と、 を具備することを特徴とする不揮発性半導体メモリ装
置。 - 【請求項３】 前記アドレス信号に対応する前記第１メ
モリ領域又は第２メモリ領域内にデータを書き込むデー
タ入力回路を更に具備する請求項２記載の不揮発性半導
体メモリ装置。 - 【請求項４】 前記アドレス信号に対応する前記第１メ
モリ領域又は第２メモリ領域に蓄積されているデータを
読み出すデータ出力回路を更に具備する請求項２又は３
記載の不揮発性半導体メモリ装置。 - 【請求項５】 前記第１メモリ領域もしくは第２メモリ
領域に書き込まれたデータ又は前記欠陥アドレスメモリ
領域に蓄積された欠陥アドレスのデータの蓄積異常を検
知して、前記第１メモリ領域の動作停止を指示する自己
停止回路を更に具備する請求項２又は３記載の不揮発性
半導体メモリ装置。 - 【請求項６】 不揮発性メモリ素子で構成される第１メ
モリ領域と、 前記第１メモリ領域の欠陥を補うための第２メモリ領域
と、 前記第２メモリ領域の欠陥を補うための第３メモリ領域
と、 前記第１メモリ領域の欠陥メモリセルのアドレス又は前
記第２メモリ領域の欠陥メモリセルのアドレスを蓄積す
る欠陥アドレスメモリ領域と、 前記第１メモリ領域から前記第２メモリ領域へ、又は前
記第２メモリ領域から前記第３メモリ領域へアドレス信
号を切り替えるアドレス切替回路と、 前記第１メモリ領域の欠陥メモリセルのアドレス又は第
２メモリ領域の欠陥メモリセルのアドレスが蓄積されて
いない場合、前記欠陥アドレスメモリ領域に欠陥アドレ
スの蓄積を指示する第１制御回路と、 前記欠陥アドレスメモリ領域が蓄積する欠陥アドレスが
アクセスされた場合、前記アドレス切替回路の動作を指
示する第２制御回路と、 を具備することを特徴とする不揮発性半導体メモリ装
置。 - 【請求項７】 前記欠陥アドレスメモリ領域に蓄積され
た欠陥メモリセルのアドレスのデータの蓄積異常を検知
して、前記第１メモリ領域の動作停止を指示する自己停
止回路を更に具備することを特徴とする請求項６に記載
の不揮発性半導体メモリ装置。 - 【請求項８】 不揮発性メモリ素子で構成される第１メ
モリ領域と、 前記第１メモリ領域の欠陥メモリセルを補うために用意
した第２メモリ領域と、 前記第１メモリ領域の欠陥メモリセルのアドレスを蓄積
する欠陥アドレスメモリ領域と、 前記第１メモリ領域から前記第２メモリ領域へアドレス
信号を切り替えるアドレス切替回路と、 前記第１メモリ領域に書き込まれた情報を検証して欠陥
発生を指示する信号を生成する第１制御回路と、 前記欠陥発生を指示する信号に基づき、未蓄積の欠陥ア
ドレスの前記欠陥アドレスメモリによる蓄積を制御する
第２制御回路と、 前記欠陥アドレスメモリが蓄積する欠陥アドレスがアク
セスされた場合、前記アドレス切替回路の動作を指示す
る第３制御回路と、 を具備することを特徴とする不揮発性半導体メモリ装
置。 - 【請求項９】 前記第１制御回路は、前記第１メモリ領
域及び前記第２メモリ領域に蓄積されたデータの書き込
み異常を検知して、前記第１メモリ領域の動作停止を指
示する自己停止回路を更に有することを特徴とする請求
項７に記載の不揮発性半導体メモリ装置。 - 【請求項１０】 前記第２制御回路は、前記欠陥アドレ
スメモリに蓄積された欠陥のアドレスの蓄積異常を検知
して、前記自己停止回路の作動を指示する信号を生成す
る停止信号発生回路を更に有することを特徴とする請求
項９に記載の不揮発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16647894A JPH0831190A (ja) | 1994-07-19 | 1994-07-19 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16647894A JPH0831190A (ja) | 1994-07-19 | 1994-07-19 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831190A true JPH0831190A (ja) | 1996-02-02 |
Family
ID=15832150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16647894A Pending JPH0831190A (ja) | 1994-07-19 | 1994-07-19 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831190A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316041B1 (ko) * | 1998-01-05 | 2002-04-24 | 야마노우 찌 아 쯔시 | 블럭기록을큰버스폭으로할수있는반도체기억장치 |
| CN100345123C (zh) * | 2004-11-27 | 2007-10-24 | 鸿富锦精密工业（深圳）有限公司 | 延长非易失性存储器使用寿命的装置及方法 |
| US8448017B2 (en) | 2009-07-07 | 2013-05-21 | Sony Corporation | Memory apparatus, memory controlling method and program |
-
1994
- 1994-07-19 JP JP16647894A patent/JPH0831190A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316041B1 (ko) * | 1998-01-05 | 2002-04-24 | 야마노우 찌 아 쯔시 | 블럭기록을큰버스폭으로할수있는반도체기억장치 |
| CN100345123C (zh) * | 2004-11-27 | 2007-10-24 | 鸿富锦精密工业（深圳）有限公司 | 延长非易失性存储器使用寿命的装置及方法 |
| US8448017B2 (en) | 2009-07-07 | 2013-05-21 | Sony Corporation | Memory apparatus, memory controlling method and program |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021203 |