JP2006323923A - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 113
- 230000002950 deficient Effects 0.000 claims abstract description 152
- 230000015654 memory Effects 0.000 claims abstract description 142
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000003491 array Methods 0.000 abstract description 2
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
【解決手段】 メモリセルアレイで規定される全メモリ領域が複数のメモリ領域に区分され、不良メモリセルを含む不良メモリ領域を冗長救済するための少なくとも1つの救済メモリ領域と、不良アドレスを記憶する不良アドレス記憶手段と、入力アドレスで特定されるメモリ領域のアドレスと不良アドレスとを比較し、一致する場合に、対応する救済メモリ領域を選択する比較回路とを備え、比較回路は、アドレス入力で特定されるメモリ領域のアドレスが、不良アドレスと一致しない場合でも、外部からの救済メモリ領域を選択する救済メモリ領域選択信号を受け付けると、対応する救済メモリ領域を選択する。
【選択図】 図1
Description
本発明装置は、図1に示すように、複数の半導体記憶装置5と、外部コントローラ1とを備えて構成される。本実施形態では、1つのパッケージ内に2つの半導体記憶装置5a、5bを搭載し、一方の半導体記憶装置5内では救済できなかった不良ブロックを他方の半導体記憶装置5の冗長ブロックで置き換える場合を考える。
次に、本発明装置及び本発明方法の別実施形態について説明する。
〈1〉上記実施形態では、各半導体記憶装置5に含まれるメモリブロックの数は同じ構成としたが、これに限定する必要はない。同様に、上記実施形態では、各半導体記憶装置5に含まれる冗長ブロックの数を同じに構成したが、これに限られるものではない。本発明は、記憶装置の構成や機能に応じて適宜任意の数のメモリブロック及び冗長ブロックを設けた半導体記憶装置5を備える記憶装置に適用できる。
2: 救済アドレス記憶部
3: アドレスマッチ回路
4: CE信号発生回路
5: 本発明に係るメモリデバイス
6: 外部コントローラ
7: メモリデバイス
31: 比較器
51: 不良アドレス記憶手段
52: アドレスバッファ
53: アドレスマッチ回路
54: アドレスデコーダ
55: センスアンプ
56: 出力バッファ
71: 不良アドレス記憶手段
72: アドレスバッファ
73: アドレスマッチ回路
74: アドレスデコーダ
75: センスアンプ
76: 出力バッファ
Claims (3)
- メモリセルを行方向及び列方向に複数マトリクス状に配列してなるメモリセルアレイを少なくとも1つ備える半導体記憶装置であって、
前記メモリセルアレイで規定される全メモリ領域が複数のメモリ領域に区分され、特定の前記メモリ領域内に不良メモリセルが存在する場合に、前記不良メモリセルを含む前記不良メモリ領域を冗長救済するための少なくとも1つの救済メモリ領域と、
前記不良メモリ領域を特定する不良アドレスを記憶するための不良アドレス記憶手段と、
入力アドレスで特定される前記メモリ領域のアドレスと前記不良アドレスとを比較し、前記入力アドレスが前記不良アドレスと一致する場合に、対応する前記救済メモリ領域を選択する比較回路と、を備えてなり、
前記比較回路は、アドレス入力で特定される前記メモリ領域のアドレスが、前記不良アドレス記憶手段に記憶された前記不良アドレスと一致しない場合でも、外部からの救済メモリ領域を選択する救済メモリ領域選択信号を受け付けると、対応する前記救済メモリ領域を選択することを特徴とする半導体記憶装置。 - 複数の請求項1に記載の半導体記憶装置に対し、前記救済メモリ領域選択信号を各別に出力する外部コントローラであって、
前記各半導体記憶装置における前記不良メモリ領域の内、他の前記半導体記憶装置の前記救済メモリ領域を利用する前記不良メモリ領域を特定する特定不良アドレスを記憶するための特定不良アドレス記憶部と、
前記特定不良アドレス記憶部に記憶された前記各特定不良アドレスと入力アドレスとを比較し、前記入力アドレスと一致する前記特定不良アドレスがある場合に、対応する前記救済メモリ領域を有する前記半導体装置に前記救済メモリ領域選択信号を出力する比較部と、
前記比較部において、前記入力アドレスと一致する前記特定不良アドレスがある場合に、対応する前記救済メモリ領域を有する前記半導体記憶装置にチップ選択信号を出力する選択信号発生部と、を備えることを特徴とする外部コントローラ。 - 複数の請求項1に記載の半導体記憶装置と、請求項2に記載の外部コントローラとを備えることを特徴とする記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005145682A JP4351649B2 (ja) | 2005-05-18 | 2005-05-18 | 半導体記憶装置 |
US11/436,419 US7359262B2 (en) | 2005-05-18 | 2006-05-17 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005145682A JP4351649B2 (ja) | 2005-05-18 | 2005-05-18 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006323923A true JP2006323923A (ja) | 2006-11-30 |
JP4351649B2 JP4351649B2 (ja) | 2009-10-28 |
Family
ID=37448168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005145682A Expired - Fee Related JP4351649B2 (ja) | 2005-05-18 | 2005-05-18 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7359262B2 (ja) |
JP (1) | JP4351649B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011170951A (ja) * | 2010-01-20 | 2011-09-01 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
JP2013257927A (ja) * | 2012-06-13 | 2013-12-26 | Winbond Electronics Corp | 半導体記憶装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7984329B2 (en) * | 2007-09-04 | 2011-07-19 | International Business Machines Corporation | System and method for providing DRAM device-level repair via address remappings external to the device |
EP2063432B1 (de) * | 2007-11-15 | 2012-08-29 | Grundfos Management A/S | Verfahren zum Prüfen eines Arbeitsspeichers |
US7768847B2 (en) | 2008-04-09 | 2010-08-03 | Rambus Inc. | Programmable memory repair scheme |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5657281A (en) | 1996-03-11 | 1997-08-12 | Cirrus Logic, Inc. | Systems and methods for implementing inter-device cell replacements |
JP3749789B2 (ja) * | 1998-06-08 | 2006-03-01 | 株式会社東芝 | 半導体記憶装置 |
JP2001256793A (ja) | 2000-03-09 | 2001-09-21 | Toshiba Corp | 半導体集積回路装置 |
JP2003217294A (ja) * | 2001-11-16 | 2003-07-31 | Fujitsu Ltd | 半導体記憶装置、及び冗長判定方法 |
-
2005
- 2005-05-18 JP JP2005145682A patent/JP4351649B2/ja not_active Expired - Fee Related
-
2006
- 2006-05-17 US US11/436,419 patent/US7359262B2/en not_active Expired - Fee Related
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CN103489486A (zh) * | 2012-06-13 | 2014-01-01 | 华邦电子股份有限公司 | 存储器装置以及冗余方法 |
US9076531B2 (en) | 2012-06-13 | 2015-07-07 | Winbond Electronics Corp. | Memory device and redundancy method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP4351649B2 (ja) | 2009-10-28 |
US7359262B2 (en) | 2008-04-15 |
US20060262615A1 (en) | 2006-11-23 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090223 |
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A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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