JP4642018B2 - 不揮発性半導体装置および不揮発性半導体装置の消去動作不良自動救済方法 - Google Patents
不揮発性半導体装置および不揮発性半導体装置の消去動作不良自動救済方法 Download PDFInfo
- Publication number
- JP4642018B2 JP4642018B2 JP2006512449A JP2006512449A JP4642018B2 JP 4642018 B2 JP4642018 B2 JP 4642018B2 JP 2006512449 A JP2006512449 A JP 2006512449A JP 2006512449 A JP2006512449 A JP 2006512449A JP 4642018 B2 JP4642018 B2 JP 4642018B2
- Authority
- JP
- Japan
- Prior art keywords
- sector
- erase
- address
- spare
- normal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 238000000034 method Methods 0.000 title claims description 30
- 238000001514 detection method Methods 0.000 claims description 50
- 230000015654 memory Effects 0.000 claims description 22
- 238000012544 monitoring process Methods 0.000 claims description 10
- 238000012545 processing Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 230000002950 deficient Effects 0.000 description 12
- 230000008439 repair process Effects 0.000 description 10
- 230000007547 defect Effects 0.000 description 7
- 238000007689 inspection Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000013100 final test Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
本発明は不揮発性半導体装置およびその消去動作不良自動救済方法に関し、より詳細には、セクタ内に格納されたデータが規定時間内で消去不能となる動作不良（Ｌｏｎｇ Ｅｒａｓｅ不良）を短時間で自動救済可能な不揮発性半導体装置およびＬｏｎｇ Ｅｒａｓｅ不良の自動救済方法に関する。
不揮発性半導体装置の一つとして、コアセルの集合としてのセクタを単位として構成されるフラッシュメモリが知られている。フラッシュメモリでは、正規のセクタ（通常セクタ）とは別に通常セクタの不良救済のための冗長セクタ（予備セクタ）を同一チップ上に設けておき、製造プロセス中の試験・検査工程で発見された不良通常セクタを上記の予備セクタで救済するための冗長回路を設ける場合がある。例えば、製品出荷後の実使用時に規定時間内でイレース（ｅｒａｓｅ）できないフラッシュメモリチップは「Ｌｏｎｇ Ｅｒａｓｅ不良」として不良品とされるため、出荷前の製品試験・検査工程でかかるイレース不良を検出し、必要に応じて上記の予備セクタで冗長またはスクリーニングするといったことが行われる。
しかしながら、イレース不良を完全に冗長・スクリーニングすることは事実上困難であり、製品出荷後の実使用時に「Ｌｏｎｇ Ｅｒａｓｅ不良」が生じ得る。特開平８−７５９７号公報には、このようなエンドユーザによる実使用時に生じる不良の自動救済を可能とする不揮発性半導体記憶装置が開示されている。その装置では、実使用段階において不揮発性メモリセルの書込み特性または消去特性の劣化が生じた場合にこの書込み特性または消去特性が劣化したメモリセルが選択されないための回路が設けられ、これによりメモリ特性は良好に維持される。
しかしながら、イレース不良を完全に冗長・スクリーニングすることは事実上困難であり、製品出荷後の実使用時に「Ｌｏｎｇ Ｅｒａｓｅ不良」が生じ得る。特開平８−７５９７号公報には、このようなエンドユーザによる実使用時に生じる不良の自動救済を可能とする不揮発性半導体記憶装置が開示されている。その装置では、実使用段階において不揮発性メモリセルの書込み特性または消去特性の劣化が生じた場合にこの書込み特性または消去特性が劣化したメモリセルが選択されないための回路が設けられ、これによりメモリ特性は良好に維持される。
しかしながら、特開平８−７５９７号公報に記載の装置においては、自動冗長後のセクタを再度イレース処理することとされるため、セクタ不良の自動救済処理の時間短縮化を図る余地が残されていた。
本発明はかかる問題に鑑みてなされたもので、その目的とするところは、セクタに格納されたデータを規定時間内で消去することのできない動作不良（Ｌｏｎｇ Ｅｒａｓｅ不良）を短時間で自動救済し、Ｌｏｎｇ Ｅｒａｓｅ不良が生じないのと実質的に同等の使用環境のユーザへの提供を可能とする半導体装置およびＬｏｎｇ Ｅｒａｓｅ不良の自動救済を行える冗長方法を提供することにある。
本発明は、かかる課題を解決するために、第１の発明は、電気的に消去・書込みが可能な正規セクタと、前記正規セクタを冗長するための電気的消去・書込み可能な予備セクタと、消去コマンド入力に対応する前記正規セクタを選択するためのデコーダと、消去動作中、前記正規セクタの消去特性をモニタリングするモニタ回路と、選択された正規セクタが劣化した消去特性を持っている場合、前記選択された正規セクタに代えて前記予備セクタを自動選択する制御回路とを備え、前記予備セクタは前記自動選択の前の初期状態において消去状態とされている半導体装置である。
好ましくは、前記選択された正規セクタの消去特性が、所定時間内では消去が不完全であることを示している場合、前記制御回路は前記予備セクタを自動選択する。
前記モニタ回路は消去パルスをカウントするパルスカウンタを有し、カウントされたパルス数に基づき前記選択された正規セクタの消去特性をモニタする構成とすることができる。この場合、前記制御回路は消去動作を検証し、所定のパルス数において消去動作が終わっていないことを示している時に、前記制御回路は前記予備セクタを自動選択する構成とすることができる。
また、前記モニタ回路は、消去動作中に前記選択された正規セクタを流れるリーク電流を検出する電流検出回路を有する構成とすることもできる。この場合、消去動作中、前記リーク電流が所定電流量に達したとき、前記制御回路は前記予備セクタを自動選択する構成とすることができる。前記リーク電流は例えば、前記選択された正規セクタのワード線とウェルとの間を流れる電流である。
前記制御回路は、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶する内部参照可能メモリ（ＣＡＭ）を備える構成とすることができる。
また、前記制御回路は、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶する内部参照可能メモリ（ＣＡＭ）と、前記消去コマンドで指示されるアドレスと前記ＣＡＭ内のアドレスとを比較し、一致した場合に前記デコーダに前記予備セクタを選択させる比較回路とを有する構成とすることもできる。
更に、前記制御回路は前記選択された正規セクタの消去動作を検証し、正しく消去されている場合には当該正規セクタを書き込み状態にする。
更に、前記制御回路が前記予備セクタを自動選択できない場合には、所定の最大消去パルス数が与えられるまで、前記制御回路は前記選択された正規セクタの消去を継続して行う構成とすることができる。
前記予備セクタは前記正規セクタと同一の構成とすることができる。また、前記ＣＡＭは、前記選択された正規セクタのアドレスを記憶する不揮発性メモリセルを含む構成とすることができる。
本発明はまた、消去コマンドで選択された正規セクタ内のデータを消去するステップ（ａ）と、選択された正規セクタの消去特性をモニタするステップ（ｂ）と、前記選択された正規セクタが劣化した消去特性を有する場合に、前記選択された正規セクタに代えて、予備セクタを選択する前の初期状態において消去状態となっている予備セクタを選択するステップ（ｃ）とを有する不揮発性メモリの冗長方法である。
前記ステップ（ｃ）は、前記選択された正規セクタの消去特性が、所定時間内では消去が不完全であることを示している場合、前記予備セクタを自動選択する構成とすることが好ましい。
また、前記ステップ（ｂ）は消去パルスをカウントするステップを有し、カウントされたパルス数に基づき前記選択された正規セクタの消去特性をモニタする構成とすることができる。
また、前記ステップ（ｂ）は、消去動作中に前記選択された正規セクタを流れるリーク電流を検出するステップを有する構成とすることもできる。
さらに、前記ステップ（ｂ）は、消去動作中に前記選択された正規セクタのワード線とウェルとの間を流れるリーク電流を検出するステップを有する構成とすることもできる。
また、前記劣化した特性を持つ前記選択された正規セクタのアドレスを記憶するステップを有する構成とすることができる。
さらに、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶するステップと、前記消去コマンドで指示されるアドレスと前記記憶したアドレスとを比較し、一致した場合に前記予備セクタを選択するステップとを有する構成とすることができる。
本発明の不揮発性半導体装置においては、製品出荷前の最終工程において予備セクタのデータを全て消去してイレース状態（ブランク）としておき、ユーザが行うイレース操作時毎に、装置内部でイレースパルス数をカウントしたりイレースパルス印加中のワード線／Ｐ−Ｗｅｌｌ間電流をモニタし、装置にＬｏｎｇ Ｅｒａｓｅ不良が発生したと認識される前に予備セクタへの自動切り替えを完了する。したがって、予備セクタへ自動冗長した後の予備セクタの再イレース動作を必要とすることなくユーザの実使用時に発生したＬｏｎｇ Ｅｒａｓｅ不良を救済することが可能となる。
また、自動救済後に不良セクタをイレースするコマンドが入力された場合であっても、この入力コマンドに対応するセクタのアドレスと不良セクタアドレスとの一致・不一致が判断されて、不良セクタ選択コマンドをキャンセルして予備セクタが選択されるため、予備セクタへの切り替えが自動的にオペレーションされる。
この結果、実使用するユーザには恰も通常セクタのＬｏｎｇ Ｅｒａｓｅ不良が全く生じなかったかのように感じられ、イレース動作が通常どおり完了したのと同じ使用環境が提供されることとなる。また、製品出荷に際して、冗長セクタである予備セクタをイレース状態（ブランク状態）としているため、予備セクタへの自動冗長処理後にそのセクタを再度イレース処理することが不要となり、短時間で自動救済処理が完了する。
このように、本発明により、セクタに格納されたデータを規定時間内で消去することのできない動作不良（Ｌｏｎｇ Ｅｒａｓｅ不良）を短時間で自動救済可能な不揮発性半導体装置および方法を提供することが可能となる。
本発明はかかる問題に鑑みてなされたもので、その目的とするところは、セクタに格納されたデータを規定時間内で消去することのできない動作不良（Ｌｏｎｇ Ｅｒａｓｅ不良）を短時間で自動救済し、Ｌｏｎｇ Ｅｒａｓｅ不良が生じないのと実質的に同等の使用環境のユーザへの提供を可能とする半導体装置およびＬｏｎｇ Ｅｒａｓｅ不良の自動救済を行える冗長方法を提供することにある。
本発明は、かかる課題を解決するために、第１の発明は、電気的に消去・書込みが可能な正規セクタと、前記正規セクタを冗長するための電気的消去・書込み可能な予備セクタと、消去コマンド入力に対応する前記正規セクタを選択するためのデコーダと、消去動作中、前記正規セクタの消去特性をモニタリングするモニタ回路と、選択された正規セクタが劣化した消去特性を持っている場合、前記選択された正規セクタに代えて前記予備セクタを自動選択する制御回路とを備え、前記予備セクタは前記自動選択の前の初期状態において消去状態とされている半導体装置である。
好ましくは、前記選択された正規セクタの消去特性が、所定時間内では消去が不完全であることを示している場合、前記制御回路は前記予備セクタを自動選択する。
前記モニタ回路は消去パルスをカウントするパルスカウンタを有し、カウントされたパルス数に基づき前記選択された正規セクタの消去特性をモニタする構成とすることができる。この場合、前記制御回路は消去動作を検証し、所定のパルス数において消去動作が終わっていないことを示している時に、前記制御回路は前記予備セクタを自動選択する構成とすることができる。
また、前記モニタ回路は、消去動作中に前記選択された正規セクタを流れるリーク電流を検出する電流検出回路を有する構成とすることもできる。この場合、消去動作中、前記リーク電流が所定電流量に達したとき、前記制御回路は前記予備セクタを自動選択する構成とすることができる。前記リーク電流は例えば、前記選択された正規セクタのワード線とウェルとの間を流れる電流である。
前記制御回路は、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶する内部参照可能メモリ（ＣＡＭ）を備える構成とすることができる。
また、前記制御回路は、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶する内部参照可能メモリ（ＣＡＭ）と、前記消去コマンドで指示されるアドレスと前記ＣＡＭ内のアドレスとを比較し、一致した場合に前記デコーダに前記予備セクタを選択させる比較回路とを有する構成とすることもできる。
更に、前記制御回路は前記選択された正規セクタの消去動作を検証し、正しく消去されている場合には当該正規セクタを書き込み状態にする。
更に、前記制御回路が前記予備セクタを自動選択できない場合には、所定の最大消去パルス数が与えられるまで、前記制御回路は前記選択された正規セクタの消去を継続して行う構成とすることができる。
前記予備セクタは前記正規セクタと同一の構成とすることができる。また、前記ＣＡＭは、前記選択された正規セクタのアドレスを記憶する不揮発性メモリセルを含む構成とすることができる。
本発明はまた、消去コマンドで選択された正規セクタ内のデータを消去するステップ（ａ）と、選択された正規セクタの消去特性をモニタするステップ（ｂ）と、前記選択された正規セクタが劣化した消去特性を有する場合に、前記選択された正規セクタに代えて、予備セクタを選択する前の初期状態において消去状態となっている予備セクタを選択するステップ（ｃ）とを有する不揮発性メモリの冗長方法である。
前記ステップ（ｃ）は、前記選択された正規セクタの消去特性が、所定時間内では消去が不完全であることを示している場合、前記予備セクタを自動選択する構成とすることが好ましい。
また、前記ステップ（ｂ）は消去パルスをカウントするステップを有し、カウントされたパルス数に基づき前記選択された正規セクタの消去特性をモニタする構成とすることができる。
また、前記ステップ（ｂ）は、消去動作中に前記選択された正規セクタを流れるリーク電流を検出するステップを有する構成とすることもできる。
さらに、前記ステップ（ｂ）は、消去動作中に前記選択された正規セクタのワード線とウェルとの間を流れるリーク電流を検出するステップを有する構成とすることもできる。
また、前記劣化した特性を持つ前記選択された正規セクタのアドレスを記憶するステップを有する構成とすることができる。
さらに、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶するステップと、前記消去コマンドで指示されるアドレスと前記記憶したアドレスとを比較し、一致した場合に前記予備セクタを選択するステップとを有する構成とすることができる。
本発明の不揮発性半導体装置においては、製品出荷前の最終工程において予備セクタのデータを全て消去してイレース状態（ブランク）としておき、ユーザが行うイレース操作時毎に、装置内部でイレースパルス数をカウントしたりイレースパルス印加中のワード線／Ｐ−Ｗｅｌｌ間電流をモニタし、装置にＬｏｎｇ Ｅｒａｓｅ不良が発生したと認識される前に予備セクタへの自動切り替えを完了する。したがって、予備セクタへ自動冗長した後の予備セクタの再イレース動作を必要とすることなくユーザの実使用時に発生したＬｏｎｇ Ｅｒａｓｅ不良を救済することが可能となる。
また、自動救済後に不良セクタをイレースするコマンドが入力された場合であっても、この入力コマンドに対応するセクタのアドレスと不良セクタアドレスとの一致・不一致が判断されて、不良セクタ選択コマンドをキャンセルして予備セクタが選択されるため、予備セクタへの切り替えが自動的にオペレーションされる。
この結果、実使用するユーザには恰も通常セクタのＬｏｎｇ Ｅｒａｓｅ不良が全く生じなかったかのように感じられ、イレース動作が通常どおり完了したのと同じ使用環境が提供されることとなる。また、製品出荷に際して、冗長セクタである予備セクタをイレース状態（ブランク状態）としているため、予備セクタへの自動冗長処理後にそのセクタを再度イレース処理することが不要となり、短時間で自動救済処理が完了する。
このように、本発明により、セクタに格納されたデータを規定時間内で消去することのできない動作不良（Ｌｏｎｇ Ｅｒａｓｅ不良）を短時間で自動救済可能な不揮発性半導体装置および方法を提供することが可能となる。
図１は、本発明の不揮発性半導体記憶装置が実行するＬｏｎｇ Ｅｒａｓｅ不良自動救済動作の第１のシーケンス例を説明するためのフローチャート、
図２は、図１に示した一連のシーケンスを実行する本発明の不揮発性半導体記憶装置の自動救済処理部の第１の構成例の概略を説明するためのブロック図、
図３Ａ及び図３Ｂは、自動冗長ＣＡＭの動作を説明するための図、
図４は、アドレス一致検出回路からアドレス一致検出信号が出力される動作例を説明するための図、
図５は、図４で出力されたアドレス一致検出信号（Ｌ）に基づいて予備セクタを選択する動作を説明するための図、
図６は、イレース不良と判定された場合にＬｏｎｇ Ｅｒａｓｅ検出信号に基づき自動冗長ＣＡＭのプログラムを実行する回路構成例を説明するための図、
図７Ａ及び図７Ｂは、規定イレースパルス検出回路の構成・動作を説明するための図、
図８は、本発明の不揮発性半導体記憶装置が実行するＬｏｎｇ Ｅｒａｓｅ不良自動救済動作の第２のシーケンス例を説明するためのフローチャート、
図９は、図８に示した一連のシーケンスを実行する本発明の不揮発性半導体記憶装置の自動救済処理部の第２の構成例の概略を説明するためのブロック図、
図１０は、イレース動作中のメモリセルのコア部分の断面図、
図１１は、ワード線とＰ−Ｗｅｌｌとの間に流れる電流量をモニタしてリーク電流検出信号を出力するための回路構成例を説明するための図である。
図２は、図１に示した一連のシーケンスを実行する本発明の不揮発性半導体記憶装置の自動救済処理部の第１の構成例の概略を説明するためのブロック図、
図３Ａ及び図３Ｂは、自動冗長ＣＡＭの動作を説明するための図、
図４は、アドレス一致検出回路からアドレス一致検出信号が出力される動作例を説明するための図、
図５は、図４で出力されたアドレス一致検出信号（Ｌ）に基づいて予備セクタを選択する動作を説明するための図、
図６は、イレース不良と判定された場合にＬｏｎｇ Ｅｒａｓｅ検出信号に基づき自動冗長ＣＡＭのプログラムを実行する回路構成例を説明するための図、
図７Ａ及び図７Ｂは、規定イレースパルス検出回路の構成・動作を説明するための図、
図８は、本発明の不揮発性半導体記憶装置が実行するＬｏｎｇ Ｅｒａｓｅ不良自動救済動作の第２のシーケンス例を説明するためのフローチャート、
図９は、図８に示した一連のシーケンスを実行する本発明の不揮発性半導体記憶装置の自動救済処理部の第２の構成例の概略を説明するためのブロック図、
図１０は、イレース動作中のメモリセルのコア部分の断面図、
図１１は、ワード線とＰ−Ｗｅｌｌとの間に流れる電流量をモニタしてリーク電流検出信号を出力するための回路構成例を説明するための図である。
以下に図面を参照して、本発明を実施するための最良の形態について説明する。
図１は、本発明の不揮発性半導体記憶装置が実行するＬｏｎｇ Ｅｒａｓｅ不良自動救済動作の第１のシーケンス例（実施例１）を説明するためのフローチャートである。この自動救済動作のための回路は本実施例の不揮発性半導体記憶装置が備える記憶部と同一のチップ内に設けられ、後述する手順により通常セクタのＬｏｎｇ Ｅｒａｓｅ不良を自動的に救済するものである。
本実施例の不揮発性半導体記憶装置が備える記憶部の構成は従来と同様の構成なので、以下ではＬｏｎｇ Ｅｒａｓｅ不良自動救済動作を実行する回路構成について説明する。
この不揮発性半導体記憶装置は正規のセクタである「通常セクタ」と冗長セクタとしての「予備セクタ」とを備えており、予備セクタは製造出荷前の最終試験・検査段階でイレース状態（ブランク状態）とされる。したがって、ユーザによる実使用時にこの不揮発性半導体記憶装置を最初にデータ消去（イレース）する段階では、予備セクタはブランク状態にある。なお、この予備セクタは、後述する自動冗長ＣＡＭが記憶している「不良セクタアドレス」と「イレースコマンド入力アドレス」とが一致した場合に、Ｌｏｎｇ Ｅｒａｓｅ不良となっている通常セクタの切り替えのために選択されるセクタのことであり、その構造は上記の通常セクタと同じである。
本実施例の装置では、選択された通常セクタの規定時間内でのデータ消去が正常に実行されたか否かを自動的に判断し、当該通常セクタが「Ｌｏｎｇ Ｅｒａｓｅ不良」と判断された場合にブランク状態にある予備セクタに置き換える一連の制御が実行される。その一連の手順を図１を参照して説明する。
ユーザにより、通常セクタに格納されているデータを消去するための命令（イレースコマンド）が入力されると、この命令に従って装置内で以下の動作が実行される。
先ず、通常セクタがプログラム状態にあるかどうかを判断し（ステップＳ１０１）、プログラム状態にない場合（ステップＳ１０１：ＮＯ）にはそのセクタに書込みが行われてプログラム状態とされる（ステップＳ１０２）。
通常セクタがプログラム状態にあることが確認されると（ステップＳ１０１：ＹＥＳ）、そのセクタに格納されているプログラムを所定時間（Δｔ）でイレースするための動作が実行され（ステップＳ１０３）、実際にイレースされているか否かが判断される（ステップＳ１０４）。
セクタがイレース状態にあると判断されると（ステップＳ１０４：ＹＥＳ）、そのセクタのイレースは完了し（ステップＳ１０７）、イレース良品の状態が維持される（ステップＳ１０８）。
一方、セクタがイレースされていないと判断されると（ステップＳ１０４：ＮＯ）、そのセクタへのイレース動作（ステップＳ１０３）の総時間が「Ｌｏｎｇ Ｅｒａｓｅ不良」と判定される所定時間（ｔ）未満か否かを判断するために、イレース動作回数に相当するイレースパルス数（ｎ）が所定回数に達したか否かが判断される（ステップＳ１０５）。
イレースパルス数（ｎ）が所定回数に達していない場合（ステップＳ１０５：ＮＯ）には、イレース動作に要した総時間（ｎ・Δｔ）はＬｏｎｇ Ｅｒａｓｅ不良と判定される所定時間（ｔ）に達していない（ｎ・Δｔ＜ｔ）から、さらにイレース動作が実行され（ステップＳ１０３）、以降はステップＳ１０３〜ステップＳ１０５を繰り返す。
また、イレースパルス数（ｎ）が予め定められた回数に到達すると（ステップＳ１０５：ＹＥＳ）、その通常セクタのイレース動作に要した総時間（ｎ・Δｔ）が「Ｌｏｎｇ Ｅｒａｓｅ不良」と判定される所定時間（ｔ）に達した（ｎ・Δｔ≧ｔ）こととなるから、この通常セクタを予備セクタへ切り替えるための処理が実行される。
具体的には、本発明の装置が備えているセクタ自動冗長ＣＡＭに、Ｌｏｎｇ Ｅｒａｓｅ不良と判定された通常セクタのアドレスが「不良セクタアドレス」としてプログラムされ、この通常セクタがブランク状態にある予備セクタに自動的に置き換えられてセクタの切り替えが行われる（ステップＳ１０６）。
予備セクタへの自動切り替えが完了すると（ステップＳ１０６：ＹＥＳ）、通常セクタのイレースコマンドに対応するイレース処理は完了し（ステップＳ１０７）、その装置のイレース良品状態が維持される（ステップＳ１０８）。
一方、ブランク状態の予備セクタが見つからないなどの事情により予備セクタへの自動切り替えが完了できない場合（ステップＳ１０６：ＮＯ）には、イレースパルス数が予め定められた最大値に到達したか否かが判断され（ステップＳ１０９）、最大値に達していれば（ステップＳ１０９：ＹＥＳ）、そのセクタのイレースは完了することができず（ステップＳ１１０）、Ｌｏｎｇ Ｅｒａｓｅ不良品となる（ステップＳ１１１）。また、最大値に達していなければ（ステップＳ１０９：ＮＯ）、ステップＳ１０３に戻って以降の処理が実行される。
なお、ステップＳ１０９のようにイレースパルス数の最大値設定を行う理由は、ステップＳ１０５で判断されたイレースパルス数に相当する回数のイレース動作に追加してイレース動作を実行することで救済可能となるＬｏｎｇ Ｅｒａｓｅ不良があり得るためである。したがって、かかるＬｏｎｇ Ｅｒａｓｅ不良の救済を必要としない場合には、ステップＳ１０９での最大値をステップＳ１０５での所定回数に等しく設定しておき、このステップＳ１０９での処理を事実上無効とすればよい。
図２は、図１に示した一連のシーケンスを実行する本発明の不揮発性半導体記憶装置の自動救済処理部の第１の構成例の概略を説明するためのブロック図である。
本発明の装置は、通常セクタに対するデータのイレース動作が規定時間内に終了しない「Ｌｏｎｇ Ｅｒａｓｅ不良」を検知して予備セクタへの自動切り替えを実行するために、通常セクタへのイレース動作の総時間がＬｏｎｇ Ｅｒａｓｅ不良を判定する所定時間未満か否かを判断するための規定イレースパルス検知回路１８と、自動冗長ＣＡＭ１５を制御するＣＡＭ制御回路１６と、規定イレースパルス検知回路１８から出力される検知信号に基づいてＣＡＭ制御回路１６を制御したり予備セクタへの切り替えを行うための信号を出力する制御回路１７とを備えている。規定イレースパルス検出回路１８は、本発明の消去特性検知回路の一態様である。
ユーザから入力されたイレースコマンドは、Ｉ／Ｏレジスタとバッファとを備えたイレースコマンド認識部１１により認識され、入力されたイレースコマンドのうち、イレースすべき通常セクタのアドレスコマンド信号はアドレスデータ・シーケンサ１２に出力され、イレースコマンド信号はコマンド・シーケンサ１３に出力される。
アドレス一致検出回路１４は、アドレスデータ・シーケンサ１２に格納されたイレースすべきセクタのアドレスデータと、不良通常セクタのアドレスがプログラムされた自動冗長ＣＡＭ１５に格納されている不良セクタアドレスデータとの、一致・不一致を判断するためのもので、イレースコマンドに対応する通常セクタのアドレスがＬｏｎｇ Ｅｒａｓｅ不良のセクタのアドレスに一致している場合には、そのセクタ選択をキャンセルして予備セクタへの自動切り替えを実行するための回路である。
この装置のセクタ群は、正規のセクタである通常セクタ２１（本実施例では２１ａ〜２１ｄ）と冗長セクタである予備セクタ２２とから構成され、これらのセクタは例えば、浮遊ゲートと制御ゲートを有するＮＯＲ型フラッシュメモリセルが複数配列されて構成されている。同一セクタに属するセルの各制御ゲートには１本の共通したワード線が接続され、同一列に属するセルの各ドレインには１本の共通するビット線が接続されている。そして、これらのワード線およびビット線は各々、Ｘデコーダ（Ｘｄｅｃ）１９およびＹデコーダ（Ｙｄｅｃ）２０に接続されている。
Ｘデコーダ１９は、電圧供給回路２３からの信号に基づいてアドレスデータ・シーケンサ１２やアドレス一致検出回路１４から入力されたアドレスに対応するセクタのワード線を選択的に駆動するものであり、入力アドレス信号をデコードするデコーダとワード線に所定電圧を供給するワード線ドライバとを備えている。
同様に、Ｙデコーダ２０は、電圧供給回路２３からの信号に基づいてアドレスデータ・シーケンサ１２から入力されたアドレスに対応するセクタのビット線を選択的に駆動するものであり、入力アドレス信号をデコードするデコーダとビット線に所定電圧を供給するビット線ドライバとを備えている。
上記各セクタの状態（イレース／プログラム状態）を示す信号はデータレジスタ２４に出力されて記憶され、さらに制御回路１７にフィードバックされる。そして、イレース不良と判定された通常セクタからブランク状態にある予備セクタへの切り替えは、制御回路１７からの制御信号に基づいて駆動する電圧供給回路２３を介して実行される。
アドレスデータ・シーケンサ１２はイレースされるべき通常セクタを認識してアドレスデータを記憶し、そのアドレスデータをコマンド・シーケンサ１３へと出力する。
コマンド・シーケンサ１３は、イレースコマンド認識部１１から受信したイレースコマンド、およびアドレスデータ・シーケンサ１２から受信したアドレスデータに基づいて、イレース対象となる通常セクタをイレースするための信号を制御回路１７へと出力する。
制御回路１７は、該当する通常セクタのイレース／プログラム状態を確認するために、電圧供給回路２３へとプログラムベリファイ信号を出力し、このプログラムベリファイ信号が入力された電圧供給回路２３はＸデコーダ１９およびＹデコーダ２０を介してその通常セクタのイレース／プログラム状態を判断する。
該当する通常セクタがプログラム状態にあるかイレース状態にあるかの判断結果はデータレジスタ２４へと出力され、プログラム状態にない場合にはその信号が制御回路１７へと出力されて電圧供給回路２３を介してその通常セクタに書込みが行われプログラム状態とされる。
一方、通常セクタがプログラム状態にあることが確認されると、その情報はデータレジスタ２４を介して制御回路１７へと出力され、当該通常セクタに格納されているプログラムを所定時間（Δｔ）でイレースするための信号が電圧供給回路２３から出力されてＸデコーダ１９およびＹデコーダ２０によりイレース動作が実行される。
制御回路１７は、上述したイレース／プログラム状態の確認プロセスと同様のステップで該当セクタのイレースの状態を判断し、その結果をデータレジスタ２４へと出力する。
通常セクタがイレース状態にあると判断されると、その結果が制御回路１７へと出力されてイレース動作は完了し、装置はイレース良品と判定され一連の処理が終了する。
一方、通常セクタがイレースされていないと判断された場合には、その通常セクタに格納されているプログラムを所定時間（Δｔ）で再イレースするための信号が電圧供給回路２３から出力されてＸデコーダ１９およびＹデコーダ２０によりイレース動作が実行される。以降はイレースが完了するか若しくはイレース動作回数に相当するイレースパルス数（ｎ）が予め定められた回数に達するまで繰り返される。
規定イレースパルス検出回路１８は電圧供給回路２３が出力したイレースパルスを検知し、イレース対象となっている通常セクタへのイレース動作の回数をカウントし、その結果が制御回路１７へと出力される。
一回のイレース動作は時間Δｔで実行されるから、その時間Δｔと規定イレースパルス検出回路１８によりカウントされたイレース動作回数（ｎ）との積（ｎ・Δｔ）を演算してＬｏｎｇ Ｅｒａｓｅ不良と判定される所定時間（ｔ）未満か否かが判断される。実際には、制御回路１７により、規定イレースパルス検出回路１８から入力されたイレースパルス数（ｎ）が予め定められた回数に達したか否かを判断する。
イレースパルス数（ｎ）が予め定められた回数に達していない場合には、イレース動作に要した総時間（ｎ・Δｔ）はＬｏｎｇ Ｅｒａｓｅ不良と判定される所定時間（ｔ）に達していない（ｎ・Δｔ＜ｔ）から、さらにイレース動作が繰り返し実行される。
一方、イレースパルス数（ｎ）が予め定められた回数に到達すると、その通常セクタのイレース動作に要した総時間（ｎ・Δｔ）がユーザによりＬｏｎｇ Ｅｒａｓｅ不良と判定される所定時間（ｔ）に達した（ｎ・Δｔ≧ｔ）こととなり、この通常セクタは後述する手順により予備セクタへと切り替えられる。
通常セクタから予備セクタへの切り替えは以下のように実行される。通常セクタを予備セクタに切り替えることを判断した制御回路１７はＣＡＭ制御回路１６に対して、自動冗長ＣＡＭ１５に「不良セクタアドレス」を格納するためのプログラム信号を出力するための命令信号を出力し、これにより自動冗長ＣＡＭ１５内に不良セクタアドレスがプログラムされ、その結果がアドレス一致検出回路１４へと出力される。
アドレス一致検出回路１４は、アドレスデータ・シーケンサ１２に記憶されているイレース対象の通常セクタのアドレスと自動冗長ＣＡＭ１５にプログラムされた不良セクタアドレスとの一致・不一致を判断し、イレースコマンドに対応する通常セクタのアドレスがＬｏｎｇ Ｅｒａｓｅ不良のセクタのアドレスに一致している場合にはそのセクタ選択をキャンセルして予備セクタへの自動切り替えを実行するための信号をＸデコーダ１９およびＹデコーダ２０に出力し、Ｌｏｎｇ Ｅｒａｓｅ不良となっている通常セクタをブランク状態の予備セクタ２２に自動的に切り替える。
この予備セクタへの自動切り替えが完了するとイレースコマンドに対応した処理は完了し、装置はイレース良品の状態が維持される。一方、ブランク状態にある予備セクタが見つからないなどの事情により予備セクタへの自動切り替えが完了できない場合には、そのセクタのイレースは完了することができず装置がＬｏｎｇ Ｅｒａｓｅ不良品と判定される。
なお、図２には通常セクタが４行、予備セクタが１行配列されているが、これらのセクタ行数が任意に変更可能であることは明らかである。セクタ切り替え可能な回数を多く装置設計する場合には、予めブランク状態としておく予備セクタもその数に応じて設けておけばよい。
ここで、本発明の装置が備える自動冗長ＣＡＭ、アドレス一致検出回路、イレース不良と判定された場合に自動冗長ＣＡＭのプログラムを実行する回路、および規定イレースパルス検出回路の構成・動作について説明しておく。
図３Ａおよび図３Ｂは自動冗長ＣＡＭ１５の動作を説明するための図で、アドレス［１０］（ＣＡＭ−Ａ０＝０（Ｌ）、ＣＡＭ−Ａ１＝１（Ｈ））を記憶する場合の例を示している。これらのＣＡＭはフラッシュメモリセルと同じ構造をもち、Ｌｏｎｇ Ｅｒａｓｅ不良セクタと判定された通常セクタの不良セクタアドレスを書き込むための内部参照可能メモリである。
このＣＡＭはフローティングゲート中に蓄積されている電荷量に応じて、読み出し時のある所定のゲート電圧ＶＧ（特にＶＧＲＥＡＤという）に対して、電流を流したり（イレース状態：図３Ａ）あるいは流さなかったり（プログラム状態：図３Ｂ）することが可能で、これにより通常セクタの任意のアドレスを記憶させることができる。
図４はアドレス一致検出回路１４のうち、アドレス一致信号を生成する回路部分の一構成例を示す図である。アドレス一致検出回路１４は、２つのＮＯＲ回路、２つのＮＭＯＳトランジスタ、抵抗及びインバータを含む。この回路は自動冗長ＣＡＭ（ＣＡＭ−Ａ０およびＣＡＭ−Ａ１）にプログラムされた不良セクタアドレス（ここでは、ＣＡＭ−Ａ０＝０（Ｈ）、ＣＡＭ−Ａ１＝１（Ｌ））と、ユーザから入力されたイレースコマンドに対応する通常セクタのアドレス（ここでは、Ａ０＝０（Ｈ）、Ａ１＝１（Ｌ））とが一致するか否かを判定する。両アドレスが一致する場合には、Ｌｏｎｇ Ｅｒａｓｅ不良としてＣＡＭにプログラムされている通常セクタを選択するイレースコマンド信号をキャンセルする信号を出力するとともに正常にイレース可能な予備セクタを選択する信号が出力される。
図５は、アドレス一致検出回路１４のうち、図４で出力されたアドレス一致検出信号（Ｌ）に基づいて予備セクタを選択する回路部分を説明するための図で、この例ではアドレス一致検出信号（Ｌ）に基づいて通常セクタを選択する信号がキャンセルされ（Ｌ）、予備セクタが選択される（Ｈ）こととなる。Ｌレベルのアドレス一致検出信号により、図示する４つのＡＮＤゲートの出力はＬレベルとなり、通常セクタの選択は行われない。他方、インバータの出力はＨレベルになるので、予備セクタが選択される。
通常セクタがイレース不良と判定された場合に、Ｌｏｎｇ Ｅｒａｓｅ検出信号に基づいて自動冗長ＣＡＭ１５をプログラムする動作を行うＣＡＭ制御回路１６は、例えば図６に示した回路構成を有する。この回路は、Ｌｏｎｇ Ｅｒａｓｅ検出信号に基づいて自動冗長ＣＡＭ１５を電気的にイレースまたはプログラムする機能をもつ構成を有している。具体的には、ＣＡＭ制御回路１６は、２つのラッチ回路１１１、１１２と、不揮発性メモリセル１１３と、インバータ１１４とを有する。ラッチ回路１１１、１１２のそれぞれは、フリップフロップと、インバータと、２つのＮＭＯＳトランジスタとからなる。Ｌｏｎｇ Ｅｒａｓｅ検出信号がＨになると、ラッチ回路１１１、１１２はＨ（ＶＤＰＲＯＧ、ＶＧＰＲＯＧ）を出力し、不揮発性メモリセル１１３をプログラムする。プログラムされたデータ（アドレス）は、インバータ１１４を介して自動冗長ＣＡＭ１５に出力される（ＣＡＭ−Ａｎ）。
図７Ａおよび図７Ｂは規定イレースパルス検出回路１８の構成・動作を説明するための図で、この例では図７Ａに示すように、イレースパルスが５つのフリップフロップ回路（ＦＦ）を直列に接続された検出回路に入力されて３２パルスの検出が可能とされている。これら５つの各々のＦＦ回路からの出力（Ｑ０〜Ｑ４）は図７Ｂに示したＡＮＤゲートに入力されてＬｏｎｇ Ｅｒａｓｅ検出信号が出力されることとなる。
このように、本発明の不揮発性半導体記憶装置においては、製品出荷前の最終工程において予備セクタのデータを全て消去してイレース状態（ブランク）としておき、ユーザが行うイレース操作時毎に、装置内部でイレースパルス数をカウントし、装置にＬｏｎｇ Ｅｒａｓｅ不良が発生したと認識される前に予備セクタへの自動切り替えを完了する。
したがって、予備セクタへ自動冗長した後の予備セクタの再イレース動作を必要とすることなくユーザの実使用時に発生したＬｏｎｇ Ｅｒａｓｅ不良を救済することが可能となる。また、自動救済後に不良セクタをイレースするコマンドが入力された場合であっても、この入力コマンドに対応するセクタのアドレスと不良セクタアドレスとの一致・不一致が判断されて、不良セクタ選択コマンドをキャンセルして予備セクタが選択されるため、予備セクタへの切り替えが自動的にオペレーションされる。
この結果、実使用するユーザには恰も通常セクタのＬｏｎｇ Ｅｒａｓｅ不良が全く生じなかったかのように感じられ、イレース動作が通常どおり完了したのと同じ使用環境が提供されることとなる。また、製品出荷に際して、冗長セクタである予備セクタをイレース状態（ブランク状態）としているため、予備セクタへの自動冗長処理後にそのセクタを再度イレース処理することが不要となり、短時間で自動救済処理が完了する。
本実施例の不揮発性半導体記憶装置が備える記憶部の構成は従来と同様の構成なので、以下ではＬｏｎｇ Ｅｒａｓｅ不良自動救済動作を実行する回路構成について説明する。
この不揮発性半導体記憶装置は正規のセクタである「通常セクタ」と冗長セクタとしての「予備セクタ」とを備えており、予備セクタは製造出荷前の最終試験・検査段階でイレース状態（ブランク状態）とされる。したがって、ユーザによる実使用時にこの不揮発性半導体記憶装置を最初にデータ消去（イレース）する段階では、予備セクタはブランク状態にある。なお、この予備セクタは、後述する自動冗長ＣＡＭが記憶している「不良セクタアドレス」と「イレースコマンド入力アドレス」とが一致した場合に、Ｌｏｎｇ Ｅｒａｓｅ不良となっている通常セクタの切り替えのために選択されるセクタのことであり、その構造は上記の通常セクタと同じである。
本実施例の装置では、選択された通常セクタの規定時間内でのデータ消去が正常に実行されたか否かを自動的に判断し、当該通常セクタが「Ｌｏｎｇ Ｅｒａｓｅ不良」と判断された場合にブランク状態にある予備セクタに置き換える一連の制御が実行される。その一連の手順を図１を参照して説明する。
ユーザにより、通常セクタに格納されているデータを消去するための命令（イレースコマンド）が入力されると、この命令に従って装置内で以下の動作が実行される。
先ず、通常セクタがプログラム状態にあるかどうかを判断し（ステップＳ１０１）、プログラム状態にない場合（ステップＳ１０１：ＮＯ）にはそのセクタに書込みが行われてプログラム状態とされる（ステップＳ１０２）。
通常セクタがプログラム状態にあることが確認されると（ステップＳ１０１：ＹＥＳ）、そのセクタに格納されているプログラムを所定時間（Δｔ）でイレースするための動作が実行され（ステップＳ１０３）、実際にイレースされているか否かが判断される（ステップＳ１０４）。
セクタがイレース状態にあると判断されると（ステップＳ１０４：ＹＥＳ）、そのセクタのイレースは完了し（ステップＳ１０７）、イレース良品の状態が維持される（ステップＳ１０８）。
一方、セクタがイレースされていないと判断されると（ステップＳ１０４：ＮＯ）、そのセクタへのイレース動作（ステップＳ１０３）の総時間が「Ｌｏｎｇ Ｅｒａｓｅ不良」と判定される所定時間（ｔ）未満か否かを判断するために、イレース動作回数に相当するイレースパルス数（ｎ）が所定回数に達したか否かが判断される（ステップＳ１０５）。
イレースパルス数（ｎ）が所定回数に達していない場合（ステップＳ１０５：ＮＯ）には、イレース動作に要した総時間（ｎ・Δｔ）はＬｏｎｇ Ｅｒａｓｅ不良と判定される所定時間（ｔ）に達していない（ｎ・Δｔ＜ｔ）から、さらにイレース動作が実行され（ステップＳ１０３）、以降はステップＳ１０３〜ステップＳ１０５を繰り返す。
また、イレースパルス数（ｎ）が予め定められた回数に到達すると（ステップＳ１０５：ＹＥＳ）、その通常セクタのイレース動作に要した総時間（ｎ・Δｔ）が「Ｌｏｎｇ Ｅｒａｓｅ不良」と判定される所定時間（ｔ）に達した（ｎ・Δｔ≧ｔ）こととなるから、この通常セクタを予備セクタへ切り替えるための処理が実行される。
具体的には、本発明の装置が備えているセクタ自動冗長ＣＡＭに、Ｌｏｎｇ Ｅｒａｓｅ不良と判定された通常セクタのアドレスが「不良セクタアドレス」としてプログラムされ、この通常セクタがブランク状態にある予備セクタに自動的に置き換えられてセクタの切り替えが行われる（ステップＳ１０６）。
予備セクタへの自動切り替えが完了すると（ステップＳ１０６：ＹＥＳ）、通常セクタのイレースコマンドに対応するイレース処理は完了し（ステップＳ１０７）、その装置のイレース良品状態が維持される（ステップＳ１０８）。
一方、ブランク状態の予備セクタが見つからないなどの事情により予備セクタへの自動切り替えが完了できない場合（ステップＳ１０６：ＮＯ）には、イレースパルス数が予め定められた最大値に到達したか否かが判断され（ステップＳ１０９）、最大値に達していれば（ステップＳ１０９：ＹＥＳ）、そのセクタのイレースは完了することができず（ステップＳ１１０）、Ｌｏｎｇ Ｅｒａｓｅ不良品となる（ステップＳ１１１）。また、最大値に達していなければ（ステップＳ１０９：ＮＯ）、ステップＳ１０３に戻って以降の処理が実行される。
なお、ステップＳ１０９のようにイレースパルス数の最大値設定を行う理由は、ステップＳ１０５で判断されたイレースパルス数に相当する回数のイレース動作に追加してイレース動作を実行することで救済可能となるＬｏｎｇ Ｅｒａｓｅ不良があり得るためである。したがって、かかるＬｏｎｇ Ｅｒａｓｅ不良の救済を必要としない場合には、ステップＳ１０９での最大値をステップＳ１０５での所定回数に等しく設定しておき、このステップＳ１０９での処理を事実上無効とすればよい。
図２は、図１に示した一連のシーケンスを実行する本発明の不揮発性半導体記憶装置の自動救済処理部の第１の構成例の概略を説明するためのブロック図である。
本発明の装置は、通常セクタに対するデータのイレース動作が規定時間内に終了しない「Ｌｏｎｇ Ｅｒａｓｅ不良」を検知して予備セクタへの自動切り替えを実行するために、通常セクタへのイレース動作の総時間がＬｏｎｇ Ｅｒａｓｅ不良を判定する所定時間未満か否かを判断するための規定イレースパルス検知回路１８と、自動冗長ＣＡＭ１５を制御するＣＡＭ制御回路１６と、規定イレースパルス検知回路１８から出力される検知信号に基づいてＣＡＭ制御回路１６を制御したり予備セクタへの切り替えを行うための信号を出力する制御回路１７とを備えている。規定イレースパルス検出回路１８は、本発明の消去特性検知回路の一態様である。
ユーザから入力されたイレースコマンドは、Ｉ／Ｏレジスタとバッファとを備えたイレースコマンド認識部１１により認識され、入力されたイレースコマンドのうち、イレースすべき通常セクタのアドレスコマンド信号はアドレスデータ・シーケンサ１２に出力され、イレースコマンド信号はコマンド・シーケンサ１３に出力される。
アドレス一致検出回路１４は、アドレスデータ・シーケンサ１２に格納されたイレースすべきセクタのアドレスデータと、不良通常セクタのアドレスがプログラムされた自動冗長ＣＡＭ１５に格納されている不良セクタアドレスデータとの、一致・不一致を判断するためのもので、イレースコマンドに対応する通常セクタのアドレスがＬｏｎｇ Ｅｒａｓｅ不良のセクタのアドレスに一致している場合には、そのセクタ選択をキャンセルして予備セクタへの自動切り替えを実行するための回路である。
この装置のセクタ群は、正規のセクタである通常セクタ２１（本実施例では２１ａ〜２１ｄ）と冗長セクタである予備セクタ２２とから構成され、これらのセクタは例えば、浮遊ゲートと制御ゲートを有するＮＯＲ型フラッシュメモリセルが複数配列されて構成されている。同一セクタに属するセルの各制御ゲートには１本の共通したワード線が接続され、同一列に属するセルの各ドレインには１本の共通するビット線が接続されている。そして、これらのワード線およびビット線は各々、Ｘデコーダ（Ｘｄｅｃ）１９およびＹデコーダ（Ｙｄｅｃ）２０に接続されている。
Ｘデコーダ１９は、電圧供給回路２３からの信号に基づいてアドレスデータ・シーケンサ１２やアドレス一致検出回路１４から入力されたアドレスに対応するセクタのワード線を選択的に駆動するものであり、入力アドレス信号をデコードするデコーダとワード線に所定電圧を供給するワード線ドライバとを備えている。
同様に、Ｙデコーダ２０は、電圧供給回路２３からの信号に基づいてアドレスデータ・シーケンサ１２から入力されたアドレスに対応するセクタのビット線を選択的に駆動するものであり、入力アドレス信号をデコードするデコーダとビット線に所定電圧を供給するビット線ドライバとを備えている。
上記各セクタの状態（イレース／プログラム状態）を示す信号はデータレジスタ２４に出力されて記憶され、さらに制御回路１７にフィードバックされる。そして、イレース不良と判定された通常セクタからブランク状態にある予備セクタへの切り替えは、制御回路１７からの制御信号に基づいて駆動する電圧供給回路２３を介して実行される。
アドレスデータ・シーケンサ１２はイレースされるべき通常セクタを認識してアドレスデータを記憶し、そのアドレスデータをコマンド・シーケンサ１３へと出力する。
コマンド・シーケンサ１３は、イレースコマンド認識部１１から受信したイレースコマンド、およびアドレスデータ・シーケンサ１２から受信したアドレスデータに基づいて、イレース対象となる通常セクタをイレースするための信号を制御回路１７へと出力する。
制御回路１７は、該当する通常セクタのイレース／プログラム状態を確認するために、電圧供給回路２３へとプログラムベリファイ信号を出力し、このプログラムベリファイ信号が入力された電圧供給回路２３はＸデコーダ１９およびＹデコーダ２０を介してその通常セクタのイレース／プログラム状態を判断する。
該当する通常セクタがプログラム状態にあるかイレース状態にあるかの判断結果はデータレジスタ２４へと出力され、プログラム状態にない場合にはその信号が制御回路１７へと出力されて電圧供給回路２３を介してその通常セクタに書込みが行われプログラム状態とされる。
一方、通常セクタがプログラム状態にあることが確認されると、その情報はデータレジスタ２４を介して制御回路１７へと出力され、当該通常セクタに格納されているプログラムを所定時間（Δｔ）でイレースするための信号が電圧供給回路２３から出力されてＸデコーダ１９およびＹデコーダ２０によりイレース動作が実行される。
制御回路１７は、上述したイレース／プログラム状態の確認プロセスと同様のステップで該当セクタのイレースの状態を判断し、その結果をデータレジスタ２４へと出力する。
通常セクタがイレース状態にあると判断されると、その結果が制御回路１７へと出力されてイレース動作は完了し、装置はイレース良品と判定され一連の処理が終了する。
一方、通常セクタがイレースされていないと判断された場合には、その通常セクタに格納されているプログラムを所定時間（Δｔ）で再イレースするための信号が電圧供給回路２３から出力されてＸデコーダ１９およびＹデコーダ２０によりイレース動作が実行される。以降はイレースが完了するか若しくはイレース動作回数に相当するイレースパルス数（ｎ）が予め定められた回数に達するまで繰り返される。
規定イレースパルス検出回路１８は電圧供給回路２３が出力したイレースパルスを検知し、イレース対象となっている通常セクタへのイレース動作の回数をカウントし、その結果が制御回路１７へと出力される。
一回のイレース動作は時間Δｔで実行されるから、その時間Δｔと規定イレースパルス検出回路１８によりカウントされたイレース動作回数（ｎ）との積（ｎ・Δｔ）を演算してＬｏｎｇ Ｅｒａｓｅ不良と判定される所定時間（ｔ）未満か否かが判断される。実際には、制御回路１７により、規定イレースパルス検出回路１８から入力されたイレースパルス数（ｎ）が予め定められた回数に達したか否かを判断する。
イレースパルス数（ｎ）が予め定められた回数に達していない場合には、イレース動作に要した総時間（ｎ・Δｔ）はＬｏｎｇ Ｅｒａｓｅ不良と判定される所定時間（ｔ）に達していない（ｎ・Δｔ＜ｔ）から、さらにイレース動作が繰り返し実行される。
一方、イレースパルス数（ｎ）が予め定められた回数に到達すると、その通常セクタのイレース動作に要した総時間（ｎ・Δｔ）がユーザによりＬｏｎｇ Ｅｒａｓｅ不良と判定される所定時間（ｔ）に達した（ｎ・Δｔ≧ｔ）こととなり、この通常セクタは後述する手順により予備セクタへと切り替えられる。
通常セクタから予備セクタへの切り替えは以下のように実行される。通常セクタを予備セクタに切り替えることを判断した制御回路１７はＣＡＭ制御回路１６に対して、自動冗長ＣＡＭ１５に「不良セクタアドレス」を格納するためのプログラム信号を出力するための命令信号を出力し、これにより自動冗長ＣＡＭ１５内に不良セクタアドレスがプログラムされ、その結果がアドレス一致検出回路１４へと出力される。
アドレス一致検出回路１４は、アドレスデータ・シーケンサ１２に記憶されているイレース対象の通常セクタのアドレスと自動冗長ＣＡＭ１５にプログラムされた不良セクタアドレスとの一致・不一致を判断し、イレースコマンドに対応する通常セクタのアドレスがＬｏｎｇ Ｅｒａｓｅ不良のセクタのアドレスに一致している場合にはそのセクタ選択をキャンセルして予備セクタへの自動切り替えを実行するための信号をＸデコーダ１９およびＹデコーダ２０に出力し、Ｌｏｎｇ Ｅｒａｓｅ不良となっている通常セクタをブランク状態の予備セクタ２２に自動的に切り替える。
この予備セクタへの自動切り替えが完了するとイレースコマンドに対応した処理は完了し、装置はイレース良品の状態が維持される。一方、ブランク状態にある予備セクタが見つからないなどの事情により予備セクタへの自動切り替えが完了できない場合には、そのセクタのイレースは完了することができず装置がＬｏｎｇ Ｅｒａｓｅ不良品と判定される。
なお、図２には通常セクタが４行、予備セクタが１行配列されているが、これらのセクタ行数が任意に変更可能であることは明らかである。セクタ切り替え可能な回数を多く装置設計する場合には、予めブランク状態としておく予備セクタもその数に応じて設けておけばよい。
ここで、本発明の装置が備える自動冗長ＣＡＭ、アドレス一致検出回路、イレース不良と判定された場合に自動冗長ＣＡＭのプログラムを実行する回路、および規定イレースパルス検出回路の構成・動作について説明しておく。
図３Ａおよび図３Ｂは自動冗長ＣＡＭ１５の動作を説明するための図で、アドレス［１０］（ＣＡＭ−Ａ０＝０（Ｌ）、ＣＡＭ−Ａ１＝１（Ｈ））を記憶する場合の例を示している。これらのＣＡＭはフラッシュメモリセルと同じ構造をもち、Ｌｏｎｇ Ｅｒａｓｅ不良セクタと判定された通常セクタの不良セクタアドレスを書き込むための内部参照可能メモリである。
このＣＡＭはフローティングゲート中に蓄積されている電荷量に応じて、読み出し時のある所定のゲート電圧ＶＧ（特にＶＧＲＥＡＤという）に対して、電流を流したり（イレース状態：図３Ａ）あるいは流さなかったり（プログラム状態：図３Ｂ）することが可能で、これにより通常セクタの任意のアドレスを記憶させることができる。
図４はアドレス一致検出回路１４のうち、アドレス一致信号を生成する回路部分の一構成例を示す図である。アドレス一致検出回路１４は、２つのＮＯＲ回路、２つのＮＭＯＳトランジスタ、抵抗及びインバータを含む。この回路は自動冗長ＣＡＭ（ＣＡＭ−Ａ０およびＣＡＭ−Ａ１）にプログラムされた不良セクタアドレス（ここでは、ＣＡＭ−Ａ０＝０（Ｈ）、ＣＡＭ−Ａ１＝１（Ｌ））と、ユーザから入力されたイレースコマンドに対応する通常セクタのアドレス（ここでは、Ａ０＝０（Ｈ）、Ａ１＝１（Ｌ））とが一致するか否かを判定する。両アドレスが一致する場合には、Ｌｏｎｇ Ｅｒａｓｅ不良としてＣＡＭにプログラムされている通常セクタを選択するイレースコマンド信号をキャンセルする信号を出力するとともに正常にイレース可能な予備セクタを選択する信号が出力される。
図５は、アドレス一致検出回路１４のうち、図４で出力されたアドレス一致検出信号（Ｌ）に基づいて予備セクタを選択する回路部分を説明するための図で、この例ではアドレス一致検出信号（Ｌ）に基づいて通常セクタを選択する信号がキャンセルされ（Ｌ）、予備セクタが選択される（Ｈ）こととなる。Ｌレベルのアドレス一致検出信号により、図示する４つのＡＮＤゲートの出力はＬレベルとなり、通常セクタの選択は行われない。他方、インバータの出力はＨレベルになるので、予備セクタが選択される。
通常セクタがイレース不良と判定された場合に、Ｌｏｎｇ Ｅｒａｓｅ検出信号に基づいて自動冗長ＣＡＭ１５をプログラムする動作を行うＣＡＭ制御回路１６は、例えば図６に示した回路構成を有する。この回路は、Ｌｏｎｇ Ｅｒａｓｅ検出信号に基づいて自動冗長ＣＡＭ１５を電気的にイレースまたはプログラムする機能をもつ構成を有している。具体的には、ＣＡＭ制御回路１６は、２つのラッチ回路１１１、１１２と、不揮発性メモリセル１１３と、インバータ１１４とを有する。ラッチ回路１１１、１１２のそれぞれは、フリップフロップと、インバータと、２つのＮＭＯＳトランジスタとからなる。Ｌｏｎｇ Ｅｒａｓｅ検出信号がＨになると、ラッチ回路１１１、１１２はＨ（ＶＤＰＲＯＧ、ＶＧＰＲＯＧ）を出力し、不揮発性メモリセル１１３をプログラムする。プログラムされたデータ（アドレス）は、インバータ１１４を介して自動冗長ＣＡＭ１５に出力される（ＣＡＭ−Ａｎ）。
図７Ａおよび図７Ｂは規定イレースパルス検出回路１８の構成・動作を説明するための図で、この例では図７Ａに示すように、イレースパルスが５つのフリップフロップ回路（ＦＦ）を直列に接続された検出回路に入力されて３２パルスの検出が可能とされている。これら５つの各々のＦＦ回路からの出力（Ｑ０〜Ｑ４）は図７Ｂに示したＡＮＤゲートに入力されてＬｏｎｇ Ｅｒａｓｅ検出信号が出力されることとなる。
このように、本発明の不揮発性半導体記憶装置においては、製品出荷前の最終工程において予備セクタのデータを全て消去してイレース状態（ブランク）としておき、ユーザが行うイレース操作時毎に、装置内部でイレースパルス数をカウントし、装置にＬｏｎｇ Ｅｒａｓｅ不良が発生したと認識される前に予備セクタへの自動切り替えを完了する。
したがって、予備セクタへ自動冗長した後の予備セクタの再イレース動作を必要とすることなくユーザの実使用時に発生したＬｏｎｇ Ｅｒａｓｅ不良を救済することが可能となる。また、自動救済後に不良セクタをイレースするコマンドが入力された場合であっても、この入力コマンドに対応するセクタのアドレスと不良セクタアドレスとの一致・不一致が判断されて、不良セクタ選択コマンドをキャンセルして予備セクタが選択されるため、予備セクタへの切り替えが自動的にオペレーションされる。
この結果、実使用するユーザには恰も通常セクタのＬｏｎｇ Ｅｒａｓｅ不良が全く生じなかったかのように感じられ、イレース動作が通常どおり完了したのと同じ使用環境が提供されることとなる。また、製品出荷に際して、冗長セクタである予備セクタをイレース状態（ブランク状態）としているため、予備セクタへの自動冗長処理後にそのセクタを再度イレース処理することが不要となり、短時間で自動救済処理が完了する。
図８は、本発明の不揮発性半導体記憶装置が実行するＬｏｎｇ Ｅｒａｓｅ不良自動救済動作の第２のシーケンス例（実施例２）を説明するためのフローチャートで、このシーケンスも通常セクタのＬｏｎｇ Ｅｒａｓｅ不良を自動的に救済するものであるが、第１のシーケンス例との相違は通常セクタのイレース不良の判定方法にある。
この不揮発性半導体記憶装置も、製造出荷前の最終試験・検査段階でイレース状態とされたブランクの予備セクタを備えており、ユーザによりセクタに格納されているデータを消去するためのイレースコマンドが入力されると、このコマンドに従って装置内で以下の動作が実行される。
先ず、通常セクタがプログラム状態にあるかどうかを判断し（ステップＳ２０１）、プログラム状態にない場合（ステップＳ２０１：ＮＯ）にはそのセクタに書込みが行われてプログラム状態とされる（ステップＳ２０２）。
通常セクタがプログラム状態にあることが確認されると（ステップＳ２０１：ＹＥＳ）、そのセクタに格納されているプログラムを所定時間でイレースするための動作が実行され（ステップＳ２０３）、装置内部に設けられた後述のリーク電流検出用回路でイレースパルス印加中の電流値（本実施例では、「ワード線／Ｐ−Ｗｅｌｌ間電流値」を例として説明する）がモニタされ、正常なイレース動作では発生し得ないリーク電流（過電流）の発生の有無が判断される（ステップＳ２０４）。
過電流の発生がないと判断された場合（ステップＳ２０４：ＮＯ）は、上記ステップＳ２０３で通常セクタが実際にイレースされているか否かが判断され（ステップＳ２０５）、セクタがイレース状態にあると判断されると（ステップＳ２０５：ＹＥＳ）、そのセクタのイレースは完了し（ステップＳ２０７）、イレース良品の状態が維持される（ステップＳ２０８）。
セクタがイレースされていないと判断されると（ステップＳ２０５：ＮＯ）、そのセクタへのイレース動作（ステップＳ２０３）に戻り以降のステップが再度繰り返される。
ステップＳ２０４において過電流の発生が認められた場合（ステップＳ２０４：ＹＥＳ）には、その通常セクタは正常なイレース動作が不能（Ｌｏｎｇ Ｅｒａｓｅ不良）となっているものと判断されてこの通常セクタの予備セクタへの切り替えが実行される。具体的には、本発明の装置が備えているセクタ自動冗長ＣＡＭに、Ｌｏｎｇ Ｅｒａｓｅ不良と判定された通常セクタのアドレスが「不良セクタアドレス」としてプログラムされ、この通常セクタがブランク状態にある予備セクタへと自動的に置き換えられる（ステップＳ２０６）。
この予備セクタへの自動切り替えが完了すると（ステップＳ２０６：ＹＥＳ）、そのセクタのイレースは完了し（ステップＳ２０７）、イレース良品の状態が維持される（ステップＳ２０８）。
一方、ブランク状態にある予備セクタが見つからないなどの事情により予備セクタへの自動切り替えが完了できない場合（ステップＳ２０６：ＮＯ）には、イレースパルス数が予め定められた最大値に到達したか否かが判断され（ステップＳ２０９）、最大値に達していれば（ステップＳ２０９：ＹＥＳ）、そのセクタのイレースは完了することができず（ステップＳ２１０）、Ｌｏｎｇ Ｅｒａｓｅ不良品となる（ステップＳ２１１）。また、最大値に達していなければ（ステップＳ２０９：ＮＯ）、ステップＳ２０３に戻って以降の処理が実行される。なお、ステップＳ２０９でイレースパルス数の最大値設定が行われる理由は、図１のステップ１０９で説明したとおりである。
図９は、図８に示した一連のシーケンスを実行する本発明の不揮発性半導体記憶装置の自動救済処理部の第２の構成例の概略を説明するためのブロック図である。
本発明の装置は、通常セクタに対するデータのイレース動作が規定時間内に終了しない「Ｌｏｎｇ Ｅｒａｓｅ不良」に起因してイレースパルス印加中に発生する「ワード線／Ｐ−Ｗｅｌｌ間電流」の過電流を検知して予備セクタへの自動切り替えを実行するための規定リーク電流検出用回路５８と、自動冗長ＣＡＭ５５を制御するＣＡＭ制御回路５６と、規定リーク電流検出用回路５８から出力されるリーク電流検出信号に基づいてＣＡＭ制御回路５６を制御したり予備セクタへの切り替えを行うための信号を出力する制御回路５７とを備えている。
ユーザから入力されたイレースコマンドは、Ｉ／Ｏレジスタとバッファとを備えたイレースコマンド認識部５１により認識され、入力されたイレースコマンドのうち、イレースすべき通常セクタのアドレスコマンド信号はアドレスデータ・シーケンサ５２に出力され、イレースコマンド信号はコマンド・シーケンサ５３に出力される。
アドレス一致検出回路５４は、アドレスデータ・シーケンサ５２に格納されたイレースすべきセクタのアドレスデータと、通常セクタについての「不良セクタアドレス」がプログラムされた自動冗長ＣＡＭ５５のアドレスデータとの、一致・不一致を判断するためのもので、イレースコマンドに対応する通常セクタのアドレスがＬｏｎｇ Ｅｒａｓｅ不良のセクタのアドレスに一致している場合には、そのセクタ選択をキャンセルして予備セクタへの自動切り替えを実行するための回路である。
この装置のセクタも、正規のセクタである通常セクタ６１と冗長セクタである予備セクタ６２とから構成されている。実施例１と同様に、同一セクタに属するセルの各制御ゲートには１本の共通したワード線が接続され、同一列に属するセルの各ドレインには１本の共通するビット線が接続されている。また、これらのワード線およびビット線は各々、電圧供給回路６３からの信号に基づいてアドレスデータ・シーケンサ６２から入力されたアドレスに対応するセクタのワード線（Ｘデコーダノード）を選択的に駆動するためのＸデコーダ（Ｘｄｅｃ）５９、および電圧供給回路６３からの信号に基づいてアドレスデータ・シーケンサ６２から入力されたアドレスに対応するセクタのビット線を選択的に駆動するＹデコーダ（Ｙｄｅｃ）６０に接続されている。
なお、Ｘデコーダ５９は入力アドレス信号をデコードするデコーダとＸデコーダノードに所定電圧を供給するドライバとを備えており、Ｙデコーダ６０は入力アドレス信号をデコードするデコーダとビット線に所定電圧を供給するビット線ドライバとを備えている。
上記各セクタの状態（イレーズ／プログラム状態）を示す信号はデータレジスタ６４に出力されて記憶され、さらに制御回路５７にフィードバックされる。そして、イレース不良と判定された通常セクタからブランク状態にある予備セクタへの切り替えは、制御回路５７からの制御信号に基づいて駆動する電圧供給回路６３を介して実行される。
アドレスデータ・シーケンサ５２はイレースされるべき通常セクタを認識してアドレスデータを記憶し、そのアドレスデータをコマンド・シーケンサ５３へと出力する。
コマンド・シーケンサ５３は、イレースコマンド認識部５１から受信したイレースコマンド、およびアドレスデータ・シーケンサ５２から出力されたアドレスデータに基づいて、イレース対象となる通常セクタをイレースするための信号を制御回路５７へと出力する。
制御回路５７は、該当する通常セクタのイレース／プログラム状態を確認するために、電圧供給回路５３へとプログラムベリファイ信号を出力し、このプログラムベリファイ信号が入力された電圧供給回路５３はＸデコーダ５９およびＹデコーダ６０を介してその通常セクタがプログラムされているかどうかを判断する。
該当する通常セクタがプログラム状態にあるかイレース状態にあるかの判断結果はデータレジスタ６４へと出力され、プログラム状態にない場合にはその信号が制御回路５７へと出力されて電圧供給回路５３を介してその通常セクタに書込みが行われプログラム状態とされる。
一方、通常セクタがプログラム状態にあることが確認されると、その情報はデータレジスタ６４を介して制御回路５７へと出力され、その通常セクタに格納されているプログラムを所定時間でイレースするための信号を電圧供給回路５３が出力してＸデコーダ５９およびＹデコーダ６０によりイレース動作が実行される。
制御回路５７は、イレース動作のためのイレースパルス印加中の「ワード線／Ｐ−Ｗｅｌｌ間電流」をモニタするための信号を電圧供給回路６３へと出力し、本発明の消去特性検知回路の一態様である規定リーク電流検出用回路５８が「Ｌｏｎｇ Ｅｒａｓｅ不良」に起因して発生する過電流の有無をモニタする。
ここで、ワード線／Ｐ−Ｗｅｌｌ間の過電流が検知されない場合には該当する通常セクタのイレース状態がベリファイされ、イレース状態にあると判断されるとその結果が制御回路５７へと出力されてイレース動作は完了しイレース良品であると判定される。一方、該当通常セクタがイレースされていないと判断された場合には、その通常セクタに格納されているプログラムを再度所定時間でイレースするための信号を電圧供給回路６３が出力してＸデコーダ５９およびＹデコーダ６０によりイレース動作が実行され、以降の工程を繰り返す。
制御回路５７がワード線／Ｐ−Ｗｅｌｌ間の過電流を検知すると、そのセクタはＬｏｎｇ Ｅｒａｓｅ不良と判定されて後述する手順により予備セクタへと切り替えられる。
通常セクタから予備セクタへの切り替えは以下のように実行される。通常セクタを予備セクタに切り替えることを判断した制御回路５７はＣＡＭ制御回路５６に対して、自動冗長ＣＡＭ５５に「不良セクタアドレス」を格納するためのプログラム信号を出力するための命令信号を出力し、これにより自動冗長ＣＡＭ５５内に不良セクタアドレスがプログラムされ、その結果がアドレス一致検出回路５４へと出力される。
アドレス一致検出回路５４は、アドレスデータ・シーケンサ５２に記憶されているイレース対象の通常セクタのアドレスと自動冗長ＣＡＭ５５にプログラムされた不良セクタアドレスとの一致・不一致を判断し、イレースコマンドに対応する通常セクタのアドレスがＬｏｎｇ Ｅｒａｓｅ不良のセクタのアドレスに一致している場合にはそのセクタ選択をキャンセルして予備セクタへの自動切り替えを実行するための信号をＸデコーダ５９およびＹデコーダ６０に出力し、Ｌｏｎｇ Ｅｒａｓｅ不良となっている通常セクタをブランク状態の予備セクタ６２に自動的に切り替える。
この予備セクタへの自動切り替えが完了するとそのセクタのイレースは完了し、イレース良品の状態が維持される。一方、ブランク状態にある予備セクタが見つからないなどの事情により予備セクタへの自動切り替えが完了できない場合には、そのセクタのイレースは完了することができずＬｏｎｇ Ｅｒａｓｅ不良品となる。
なお、セクタ切り替え可能な回数を多く装置設計する場合には、予めブランク状態としておく予備セクタもその数に応じて設けておけばよいことは実施例１と同様である。
ここで、本発明の装置が備える規定リーク電流検出用回路の動作原理および構成例について説明しておく。
図１０はイレース動作中のメモリセルのコア部分の断面図で、ここではＮＯＲ型フラッシュメモリを例として挙げている。イレース動作中のワード線とＰ−Ｗｅｌｌには、それぞれマイナス電位（−１０Ｖ）とプラス電位（＋１０Ｖ）が供給される。ワード線とＰ−Ｗｅｌｌとの間には本来は電流リークパスが存在しないため、これらの電位は保持される。しかし、図中に示したようにワード線とＰ−Ｗｅｌｌとの間に電流リークパスが存在すると、このパスによる電流リークによって電圧降下が生じ上記の電位状態は保持されない。このためイレース動作が充分に行われずＬｏｎｇ Ｅｒａｓｅ不良となる可能性がある。本実施例の装置は、この過電流の有無をモニタしてＬｏｎｇ Ｅｒａｓｅ不良の発生を回避するものである。
図１１は、図１０に示すワード線とＰ−Ｗｅｌｌとの間に流れる電流量をモニタして、リーク電流検出信号としてロングイレース検出信号を出力するための規定リーク電流検出用回路５８の一回路構成例を説明するための図である。この例ではカレントミラー構成の回路によりＰ−Ｗｅｌｌ電圧が予め定められた規定電圧である比較電圧Ｖｒｅｆ以下に降下したことを検出してリーク電流検出信号がロングイレース検出信号として出力される。この検出は、図９に示す電圧供給回路６３がイレース電圧を印加している期間ハイレベルとなる信号（Ｅｒａｓｅ）が印加されている間で行われる。
このように、本発明の不揮発性半導体記憶装置においては、製品出荷前の最終工程において予備セクタのデータを全て消去してイレース状態（ブランク）としておき、ユーザが行うイレース操作時毎にイレースパルス印加中のワード線／Ｐ−Ｗｅｌｌ間電流をモニタし、正常イレース動作では発生し得ない過電流に達したか否かを判断し、通常セクタがＬｏｎｇ Ｅｒａｓｅ不良と判定される前に予備セクタへの自動切り替えを完了する。
したがって、予備セクタへ自動冗長した後の予備セクタの再イレース動作を必要とすることなくユーザの実使用時に発生したＬｏｎｇ Ｅｒａｓｅ不良を救済することが可能となる。また、自動救済後に不良セクタをイレースするコマンドが入力された場合であっても、この入力コマンドに対応するセクタのアドレスと不良セクタアドレスとの一致・不一致が判断されて、不良セクタ選択コマンドをキャンセルして予備セクタが選択されるため、予備セクタへの切り替えが自動的にオペレーションされる。
この結果、実使用するユーザには恰も通常セクタのＬｏｎｇ Ｅｒａｓｅ不良が全く生じなかったかのように感じられ、イレース動作が通常どおり完了したのと同じ使用環境が提供されることとなる。また、製品出荷に際して、冗長セクタである予備セクタをイレース状態（ブランク状態）としているため、予備セクタへの自動冗長処理後にそのセクタを再度イレース処理することが不要となり、短時間で自動救済処理が完了する。
この不揮発性半導体記憶装置も、製造出荷前の最終試験・検査段階でイレース状態とされたブランクの予備セクタを備えており、ユーザによりセクタに格納されているデータを消去するためのイレースコマンドが入力されると、このコマンドに従って装置内で以下の動作が実行される。
先ず、通常セクタがプログラム状態にあるかどうかを判断し（ステップＳ２０１）、プログラム状態にない場合（ステップＳ２０１：ＮＯ）にはそのセクタに書込みが行われてプログラム状態とされる（ステップＳ２０２）。
通常セクタがプログラム状態にあることが確認されると（ステップＳ２０１：ＹＥＳ）、そのセクタに格納されているプログラムを所定時間でイレースするための動作が実行され（ステップＳ２０３）、装置内部に設けられた後述のリーク電流検出用回路でイレースパルス印加中の電流値（本実施例では、「ワード線／Ｐ−Ｗｅｌｌ間電流値」を例として説明する）がモニタされ、正常なイレース動作では発生し得ないリーク電流（過電流）の発生の有無が判断される（ステップＳ２０４）。
過電流の発生がないと判断された場合（ステップＳ２０４：ＮＯ）は、上記ステップＳ２０３で通常セクタが実際にイレースされているか否かが判断され（ステップＳ２０５）、セクタがイレース状態にあると判断されると（ステップＳ２０５：ＹＥＳ）、そのセクタのイレースは完了し（ステップＳ２０７）、イレース良品の状態が維持される（ステップＳ２０８）。
セクタがイレースされていないと判断されると（ステップＳ２０５：ＮＯ）、そのセクタへのイレース動作（ステップＳ２０３）に戻り以降のステップが再度繰り返される。
ステップＳ２０４において過電流の発生が認められた場合（ステップＳ２０４：ＹＥＳ）には、その通常セクタは正常なイレース動作が不能（Ｌｏｎｇ Ｅｒａｓｅ不良）となっているものと判断されてこの通常セクタの予備セクタへの切り替えが実行される。具体的には、本発明の装置が備えているセクタ自動冗長ＣＡＭに、Ｌｏｎｇ Ｅｒａｓｅ不良と判定された通常セクタのアドレスが「不良セクタアドレス」としてプログラムされ、この通常セクタがブランク状態にある予備セクタへと自動的に置き換えられる（ステップＳ２０６）。
この予備セクタへの自動切り替えが完了すると（ステップＳ２０６：ＹＥＳ）、そのセクタのイレースは完了し（ステップＳ２０７）、イレース良品の状態が維持される（ステップＳ２０８）。
一方、ブランク状態にある予備セクタが見つからないなどの事情により予備セクタへの自動切り替えが完了できない場合（ステップＳ２０６：ＮＯ）には、イレースパルス数が予め定められた最大値に到達したか否かが判断され（ステップＳ２０９）、最大値に達していれば（ステップＳ２０９：ＹＥＳ）、そのセクタのイレースは完了することができず（ステップＳ２１０）、Ｌｏｎｇ Ｅｒａｓｅ不良品となる（ステップＳ２１１）。また、最大値に達していなければ（ステップＳ２０９：ＮＯ）、ステップＳ２０３に戻って以降の処理が実行される。なお、ステップＳ２０９でイレースパルス数の最大値設定が行われる理由は、図１のステップ１０９で説明したとおりである。
図９は、図８に示した一連のシーケンスを実行する本発明の不揮発性半導体記憶装置の自動救済処理部の第２の構成例の概略を説明するためのブロック図である。
本発明の装置は、通常セクタに対するデータのイレース動作が規定時間内に終了しない「Ｌｏｎｇ Ｅｒａｓｅ不良」に起因してイレースパルス印加中に発生する「ワード線／Ｐ−Ｗｅｌｌ間電流」の過電流を検知して予備セクタへの自動切り替えを実行するための規定リーク電流検出用回路５８と、自動冗長ＣＡＭ５５を制御するＣＡＭ制御回路５６と、規定リーク電流検出用回路５８から出力されるリーク電流検出信号に基づいてＣＡＭ制御回路５６を制御したり予備セクタへの切り替えを行うための信号を出力する制御回路５７とを備えている。
ユーザから入力されたイレースコマンドは、Ｉ／Ｏレジスタとバッファとを備えたイレースコマンド認識部５１により認識され、入力されたイレースコマンドのうち、イレースすべき通常セクタのアドレスコマンド信号はアドレスデータ・シーケンサ５２に出力され、イレースコマンド信号はコマンド・シーケンサ５３に出力される。
アドレス一致検出回路５４は、アドレスデータ・シーケンサ５２に格納されたイレースすべきセクタのアドレスデータと、通常セクタについての「不良セクタアドレス」がプログラムされた自動冗長ＣＡＭ５５のアドレスデータとの、一致・不一致を判断するためのもので、イレースコマンドに対応する通常セクタのアドレスがＬｏｎｇ Ｅｒａｓｅ不良のセクタのアドレスに一致している場合には、そのセクタ選択をキャンセルして予備セクタへの自動切り替えを実行するための回路である。
この装置のセクタも、正規のセクタである通常セクタ６１と冗長セクタである予備セクタ６２とから構成されている。実施例１と同様に、同一セクタに属するセルの各制御ゲートには１本の共通したワード線が接続され、同一列に属するセルの各ドレインには１本の共通するビット線が接続されている。また、これらのワード線およびビット線は各々、電圧供給回路６３からの信号に基づいてアドレスデータ・シーケンサ６２から入力されたアドレスに対応するセクタのワード線（Ｘデコーダノード）を選択的に駆動するためのＸデコーダ（Ｘｄｅｃ）５９、および電圧供給回路６３からの信号に基づいてアドレスデータ・シーケンサ６２から入力されたアドレスに対応するセクタのビット線を選択的に駆動するＹデコーダ（Ｙｄｅｃ）６０に接続されている。
なお、Ｘデコーダ５９は入力アドレス信号をデコードするデコーダとＸデコーダノードに所定電圧を供給するドライバとを備えており、Ｙデコーダ６０は入力アドレス信号をデコードするデコーダとビット線に所定電圧を供給するビット線ドライバとを備えている。
上記各セクタの状態（イレーズ／プログラム状態）を示す信号はデータレジスタ６４に出力されて記憶され、さらに制御回路５７にフィードバックされる。そして、イレース不良と判定された通常セクタからブランク状態にある予備セクタへの切り替えは、制御回路５７からの制御信号に基づいて駆動する電圧供給回路６３を介して実行される。
アドレスデータ・シーケンサ５２はイレースされるべき通常セクタを認識してアドレスデータを記憶し、そのアドレスデータをコマンド・シーケンサ５３へと出力する。
コマンド・シーケンサ５３は、イレースコマンド認識部５１から受信したイレースコマンド、およびアドレスデータ・シーケンサ５２から出力されたアドレスデータに基づいて、イレース対象となる通常セクタをイレースするための信号を制御回路５７へと出力する。
制御回路５７は、該当する通常セクタのイレース／プログラム状態を確認するために、電圧供給回路５３へとプログラムベリファイ信号を出力し、このプログラムベリファイ信号が入力された電圧供給回路５３はＸデコーダ５９およびＹデコーダ６０を介してその通常セクタがプログラムされているかどうかを判断する。
該当する通常セクタがプログラム状態にあるかイレース状態にあるかの判断結果はデータレジスタ６４へと出力され、プログラム状態にない場合にはその信号が制御回路５７へと出力されて電圧供給回路５３を介してその通常セクタに書込みが行われプログラム状態とされる。
一方、通常セクタがプログラム状態にあることが確認されると、その情報はデータレジスタ６４を介して制御回路５７へと出力され、その通常セクタに格納されているプログラムを所定時間でイレースするための信号を電圧供給回路５３が出力してＸデコーダ５９およびＹデコーダ６０によりイレース動作が実行される。
制御回路５７は、イレース動作のためのイレースパルス印加中の「ワード線／Ｐ−Ｗｅｌｌ間電流」をモニタするための信号を電圧供給回路６３へと出力し、本発明の消去特性検知回路の一態様である規定リーク電流検出用回路５８が「Ｌｏｎｇ Ｅｒａｓｅ不良」に起因して発生する過電流の有無をモニタする。
ここで、ワード線／Ｐ−Ｗｅｌｌ間の過電流が検知されない場合には該当する通常セクタのイレース状態がベリファイされ、イレース状態にあると判断されるとその結果が制御回路５７へと出力されてイレース動作は完了しイレース良品であると判定される。一方、該当通常セクタがイレースされていないと判断された場合には、その通常セクタに格納されているプログラムを再度所定時間でイレースするための信号を電圧供給回路６３が出力してＸデコーダ５９およびＹデコーダ６０によりイレース動作が実行され、以降の工程を繰り返す。
制御回路５７がワード線／Ｐ−Ｗｅｌｌ間の過電流を検知すると、そのセクタはＬｏｎｇ Ｅｒａｓｅ不良と判定されて後述する手順により予備セクタへと切り替えられる。
通常セクタから予備セクタへの切り替えは以下のように実行される。通常セクタを予備セクタに切り替えることを判断した制御回路５７はＣＡＭ制御回路５６に対して、自動冗長ＣＡＭ５５に「不良セクタアドレス」を格納するためのプログラム信号を出力するための命令信号を出力し、これにより自動冗長ＣＡＭ５５内に不良セクタアドレスがプログラムされ、その結果がアドレス一致検出回路５４へと出力される。
アドレス一致検出回路５４は、アドレスデータ・シーケンサ５２に記憶されているイレース対象の通常セクタのアドレスと自動冗長ＣＡＭ５５にプログラムされた不良セクタアドレスとの一致・不一致を判断し、イレースコマンドに対応する通常セクタのアドレスがＬｏｎｇ Ｅｒａｓｅ不良のセクタのアドレスに一致している場合にはそのセクタ選択をキャンセルして予備セクタへの自動切り替えを実行するための信号をＸデコーダ５９およびＹデコーダ６０に出力し、Ｌｏｎｇ Ｅｒａｓｅ不良となっている通常セクタをブランク状態の予備セクタ６２に自動的に切り替える。
この予備セクタへの自動切り替えが完了するとそのセクタのイレースは完了し、イレース良品の状態が維持される。一方、ブランク状態にある予備セクタが見つからないなどの事情により予備セクタへの自動切り替えが完了できない場合には、そのセクタのイレースは完了することができずＬｏｎｇ Ｅｒａｓｅ不良品となる。
なお、セクタ切り替え可能な回数を多く装置設計する場合には、予めブランク状態としておく予備セクタもその数に応じて設けておけばよいことは実施例１と同様である。
ここで、本発明の装置が備える規定リーク電流検出用回路の動作原理および構成例について説明しておく。
図１０はイレース動作中のメモリセルのコア部分の断面図で、ここではＮＯＲ型フラッシュメモリを例として挙げている。イレース動作中のワード線とＰ−Ｗｅｌｌには、それぞれマイナス電位（−１０Ｖ）とプラス電位（＋１０Ｖ）が供給される。ワード線とＰ−Ｗｅｌｌとの間には本来は電流リークパスが存在しないため、これらの電位は保持される。しかし、図中に示したようにワード線とＰ−Ｗｅｌｌとの間に電流リークパスが存在すると、このパスによる電流リークによって電圧降下が生じ上記の電位状態は保持されない。このためイレース動作が充分に行われずＬｏｎｇ Ｅｒａｓｅ不良となる可能性がある。本実施例の装置は、この過電流の有無をモニタしてＬｏｎｇ Ｅｒａｓｅ不良の発生を回避するものである。
図１１は、図１０に示すワード線とＰ−Ｗｅｌｌとの間に流れる電流量をモニタして、リーク電流検出信号としてロングイレース検出信号を出力するための規定リーク電流検出用回路５８の一回路構成例を説明するための図である。この例ではカレントミラー構成の回路によりＰ−Ｗｅｌｌ電圧が予め定められた規定電圧である比較電圧Ｖｒｅｆ以下に降下したことを検出してリーク電流検出信号がロングイレース検出信号として出力される。この検出は、図９に示す電圧供給回路６３がイレース電圧を印加している期間ハイレベルとなる信号（Ｅｒａｓｅ）が印加されている間で行われる。
このように、本発明の不揮発性半導体記憶装置においては、製品出荷前の最終工程において予備セクタのデータを全て消去してイレース状態（ブランク）としておき、ユーザが行うイレース操作時毎にイレースパルス印加中のワード線／Ｐ−Ｗｅｌｌ間電流をモニタし、正常イレース動作では発生し得ない過電流に達したか否かを判断し、通常セクタがＬｏｎｇ Ｅｒａｓｅ不良と判定される前に予備セクタへの自動切り替えを完了する。
したがって、予備セクタへ自動冗長した後の予備セクタの再イレース動作を必要とすることなくユーザの実使用時に発生したＬｏｎｇ Ｅｒａｓｅ不良を救済することが可能となる。また、自動救済後に不良セクタをイレースするコマンドが入力された場合であっても、この入力コマンドに対応するセクタのアドレスと不良セクタアドレスとの一致・不一致が判断されて、不良セクタ選択コマンドをキャンセルして予備セクタが選択されるため、予備セクタへの切り替えが自動的にオペレーションされる。
この結果、実使用するユーザには恰も通常セクタのＬｏｎｇ Ｅｒａｓｅ不良が全く生じなかったかのように感じられ、イレース動作が通常どおり完了したのと同じ使用環境が提供されることとなる。また、製品出荷に際して、冗長セクタである予備セクタをイレース状態（ブランク状態）としているため、予備セクタへの自動冗長処理後にそのセクタを再度イレース処理することが不要となり、短時間で自動救済処理が完了する。
本発明によれば、不揮発性半導体記憶装置に格納されたデータを規定時間内で消去することのできない動作不良（Ｌｏｎｇ Ｅｒａｓｅ不良）を短時間で自動救済するための装置および方法を提供することが可能となる。本発明の不揮発性半導体装置はフラッシュメモリなどのように情報の記憶を主たる用途とするものに限られず、システムＬＳＩのように他の機能とともに１つのパッケージ内に組み込まれたものであってもよい。
Claims (17)
- 電気的に消去・書込みが可能な正規セクタと、
前記正規セクタを冗長するための電気的消去・書込み可能な予備セクタと、
消去コマンド入力に対応する前記正規セクタを選択するためのデコーダと、
消去動作中、前記正規セクタの消去特性をモニタリングするモニタ回路と、
選択された正規セクタが劣化した消去特性を持っている場合、前記選択された正規セクタに代えて前記予備セクタを自動選択する制御回路とを備え、
前記予備セクタは前記自動選択の前の初期状態において消去状態とされており、
前記モニタ回路は、消去動作中に前記選択された正規セクタを流れるリーク電流を検出する電流検出回路を有し、
前記リーク電流は、前記選択された正規セクタのワード線とウェルとの間を流れる電流である、半導体装置。 - 前記選択された正規セクタの消去特性が、所定時間内では消去が不完全であることを示している場合、前記制御回路は前記予備セクタを自動選択する、請求項１に記載の半導体装置。
- 前記モニタ回路は消去パルスをカウントするパルスカウンタを有し、カウントされたパルス数に基づき前記選択された正規セクタの消去特性をモニタする、請求項１に記載の半導体装置。
- 前記制御回路は消去動作を検証し、所定のパルス数において消去動作が終わっていないことを示している時に、前記制御回路は前記予備セクタを自動選択する、請求項３に記載の半導体装置。
- 消去動作中、前記リーク電流が所定電流量に達したとき、前記制御回路は前記予備セクタを自動選択する、請求項１に記載の半導体装置。
- 前記制御回路は、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶する内部参照可能メモリ（ＣＡＭ）を備える、請求項１から５のいずれか一項に記載の半導体装置。
- 前記制御回路は、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶する内部参照可能メモリ（ＣＡＭ）と、前記消去コマンドで指示されるアドレスと前記ＣＡＭ内のアドレスとを比較し、一致した場合に前記デコーダに前記予備セクタを選択させる比較回路とを有する、請求項１から５のいずれか一項に記載の半導体装置。
- 前記制御回路は前記選択された正規セクタの消去動作を検証し、正しく消去されている場合には当該正規セクタを書き込み状態にする、請求項１から７のいずれか一項に記載の半導体装置。
- 前記制御回路が前記予備セクタを自動選択できない場合には、所定の最大消去パルス数が与えられるまで、前記制御回路は前記選択された正規セクタの消去を継続して行うことを特徴とする、請求項１に記載の半導体装置。
- 前記予備セクタは前記正規セクタと同一の構成を有する、請求項１から９のいずれかに記載の半導体装置。
- 前記ＣＡＭは、前記選択された正規セクタのアドレスを記憶する不揮発性メモリセルを含む、請求項６又は７に記載の半導体装置。
- 不揮発性メモリの冗長方法であって、
消去コマンドで選択された正規セクタ内のデータを消去するステップ（ａ）と、
選択された正規セクタの消去特性をモニタするステップ（ｂ）と、
前記選択された正規セクタが劣化した消去特性を有する場合に、前記選択された正規セクタに代えて、予備セクタを選択する前の初期状態において消去状態となっている予備セクタを選択するステップ（ｃ）とを有し、
前記ステップ（ｂ）は、消去動作中に前記選択された正規セクタのワード線とウェルとの間を流れるリーク電流を検出するステップを有する、冗長方法。 - 前記ステップ（ｃ）は、前記選択された正規セクタの消去特性が、所定時間内では消去が不完全であることを示している場合、前記予備セクタを自動選択する、請求項１２に記載の冗長方法。
- 前記ステップ（ｂ）は消去パルスをカウントするステップを有し、カウントされたパルス数に基づき前記選択された正規セクタの消去特性をモニタする、請求項１２に記載の冗長方法。
- 前記ステップ（ｂ）は、消去動作中に前記選択された正規セクタを流れるリーク電流を検出するステップを有する、請求項１２に記載の冗長方法。
- 前記劣化した特性を持つ前記選択された正規セクタのアドレスを記憶するステップを有する、請求項１２から１５のいずれか一項に記載の冗長方法。
- 前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶するステップと、前記消去コマンドで指示されるアドレスと前記記憶したアドレスとを比較し、一致した場合に前記予備セクタを選択するステップとを有する、請求項１２から１５のいずれかに記載の冗長方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2004/005680 WO2005104136A1 (ja) | 2004-04-21 | 2004-04-21 | 不揮発性半導体装置および不揮発性半導体装置の消去動作不良自動救済方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2005104136A1 JPWO2005104136A1 (ja) | 2008-03-13 |
| JP4642018B2 true JP4642018B2 (ja) | 2011-03-02 |
Family
ID=35197240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006512449A Expired - Lifetime JP4642018B2 (ja) | 2004-04-21 | 2004-04-21 | 不揮発性半導体装置および不揮発性半導体装置の消去動作不良自動救済方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7352620B2 (ja) |
| JP (1) | JP4642018B2 (ja) |
| CN (1) | CN101006520B (ja) |
| DE (1) | DE112004002836B4 (ja) |
| GB (1) | GB2427731B (ja) |
| WO (1) | WO2005104136A1 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101083642B1 (ko) * | 2010-07-07 | 2011-11-16 | 주식회사 하이닉스반도체 | 비휘발성 메모리장치 및 이의 동작방법 |
| US8305807B2 (en) | 2010-07-09 | 2012-11-06 | Sandisk Technologies Inc. | Detection of broken word-lines in memory arrays |
| US8514630B2 (en) | 2010-07-09 | 2013-08-20 | Sandisk Technologies Inc. | Detection of word-line leakage in memory arrays: current based approach |
| US8432732B2 (en) * | 2010-07-09 | 2013-04-30 | Sandisk Technologies Inc. | Detection of word-line leakage in memory arrays |
| US8379454B2 (en) | 2011-05-05 | 2013-02-19 | Sandisk Technologies Inc. | Detection of broken word-lines in memory arrays |
| US8750042B2 (en) | 2011-07-28 | 2014-06-10 | Sandisk Technologies Inc. | Combined simultaneous sensing of multiple wordlines in a post-write read (PWR) and detection of NAND failures |
| US8775901B2 (en) | 2011-07-28 | 2014-07-08 | SanDisk Technologies, Inc. | Data recovery for defective word lines during programming of non-volatile memory arrays |
| US8730722B2 (en) | 2012-03-02 | 2014-05-20 | Sandisk Technologies Inc. | Saving of data in cases of word-line to word-line short in memory arrays |
| CN103383863B (zh) * | 2012-05-04 | 2017-04-05 | 北京兆易创新科技股份有限公司 | 改善快闪存储器擦除性能的方法 |
| US20140013028A1 (en) * | 2012-07-09 | 2014-01-09 | Hamilton Sundstrand Corporation | Hardware flash memory wear monitoring |
| US9164526B2 (en) | 2012-09-27 | 2015-10-20 | Sandisk Technologies Inc. | Sigma delta over-sampling charge pump analog-to-digital converter |
| US9810723B2 (en) | 2012-09-27 | 2017-11-07 | Sandisk Technologies Llc | Charge pump based over-sampling ADC for current detection |
| US9165683B2 (en) | 2013-09-23 | 2015-10-20 | Sandisk Technologies Inc. | Multi-word line erratic programming detection |
| US9281078B2 (en) * | 2014-06-12 | 2016-03-08 | Micron Technology, Inc. | Program operations with embedded leak checks |
| US9460809B2 (en) | 2014-07-10 | 2016-10-04 | Sandisk Technologies Llc | AC stress mode to screen out word line to word line shorts |
| US9514835B2 (en) | 2014-07-10 | 2016-12-06 | Sandisk Technologies Llc | Determination of word line to word line shorts between adjacent blocks |
| US9443612B2 (en) | 2014-07-10 | 2016-09-13 | Sandisk Technologies Llc | Determination of bit line to low voltage signal shorts |
| US9484086B2 (en) | 2014-07-10 | 2016-11-01 | Sandisk Technologies Llc | Determination of word line to local source line shorts |
| US9240249B1 (en) | 2014-09-02 | 2016-01-19 | Sandisk Technologies Inc. | AC stress methods to screen out bit line defects |
| US9202593B1 (en) | 2014-09-02 | 2015-12-01 | Sandisk Technologies Inc. | Techniques for detecting broken word lines in non-volatile memories |
| US9449694B2 (en) | 2014-09-04 | 2016-09-20 | Sandisk Technologies Llc | Non-volatile memory with multi-word line select for defect detection operations |
| DE102014115885B4 (de) | 2014-10-31 | 2018-03-08 | Infineon Technologies Ag | Funktionstüchtigkeitszustand von nicht-flüchtigem Speicher |
| US9659666B2 (en) | 2015-08-31 | 2017-05-23 | Sandisk Technologies Llc | Dynamic memory recovery at the sub-block level |
| US10453535B2 (en) * | 2015-10-26 | 2019-10-22 | Intel Corporation | Segmented erase in memory |
| US9698676B1 (en) | 2016-03-11 | 2017-07-04 | Sandisk Technologies Llc | Charge pump based over-sampling with uniform step size for current detection |
| JP6492202B1 (ja) * | 2018-03-05 | 2019-03-27 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および消去方法 |
| CN110838335B (zh) * | 2018-08-17 | 2021-08-03 | 北京兆易创新科技股份有限公司 | 一种Nand型快闪存储器的漏电测试方法 |
| CN110729014A (zh) * | 2019-10-17 | 2020-01-24 | 深圳忆联信息***有限公司 | Ssd存储擦除计数表备份的方法、装置、计算机设备及存储介质 |
| CN112000290B (zh) * | 2020-08-21 | 2023-11-24 | 珠海创飞芯科技有限公司 | Nor flash擦除干扰纠正方法及装置 |
| CN113223596B (zh) * | 2021-05-25 | 2022-06-17 | 长江存储科技有限责任公司 | 一种三维非易失性存储器及其数据擦除验证方法 |
| KR20230000168A (ko) * | 2021-06-24 | 2023-01-02 | 에스케이하이닉스 주식회사 | 메모리, 메모리의 동작 방법 및 메모리 시스템의 동작 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991977A (ja) * | 1995-09-21 | 1997-04-04 | Matsushita Electron Corp | フラッシュ型ｅｅｐｒｏｍの制御方法および半導体記憶装置 |
| JP2001195892A (ja) * | 2000-01-06 | 2001-07-19 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| JP2002170389A (ja) * | 2000-06-30 | 2002-06-14 | Toshiba Corp | 不揮発性半導体記憶装置とその動作方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| DE69024086T2 (de) * | 1989-04-13 | 1996-06-20 | Sundisk Corp | EEprom-System mit Blocklöschung |
| US5396468A (en) * | 1991-03-15 | 1995-03-07 | Sundisk Corporation | Streamlined write operation for EEPROM system |
| US5347484A (en) * | 1992-06-19 | 1994-09-13 | Intel Corporation | Nonvolatile memory with blocked redundant columns and corresponding content addressable memory sets |
| FR2716743B1 (fr) * | 1994-02-28 | 1996-09-27 | Sgs Thomson Microelectronics | Circuit de redondance de mémoire. |
| JPH087597A (ja) * | 1994-06-24 | 1996-01-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5774396A (en) * | 1996-03-29 | 1998-06-30 | Aplus Integrated Circuits, Inc. | Flash memory with row redundancy |
| JPH09306189A (ja) * | 1996-05-10 | 1997-11-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP3960639B2 (ja) * | 1996-05-10 | 2007-08-15 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP3450625B2 (ja) * | 1997-02-10 | 2003-09-29 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置とその動作方法 |
| JP4413306B2 (ja) * | 1999-03-23 | 2010-02-10 | 株式会社東芝 | 半導体記憶装置 |
| JP4205311B2 (ja) * | 2001-02-26 | 2009-01-07 | 富士通マイクロエレクトロニクス株式会社 | フローティングゲートを利用した半導体不揮発性メモリ |
| JP2002313087A (ja) * | 2001-04-17 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 不揮発性メモリ内蔵半導体装置 |
| US6778443B2 (en) * | 2001-12-25 | 2004-08-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device having memory blocks pre-programmed before erased |
| EP1365419B1 (en) * | 2002-05-21 | 2008-12-31 | STMicroelectronics S.r.l. | Self-repair method for non volatile memory device with erasing/programming failure detection, and non volatile memory device therefor |
| US7123512B2 (en) * | 2002-07-19 | 2006-10-17 | Micron Technology, Inc. | Contiguous block addressing scheme |
| JP4129381B2 (ja) * | 2002-09-25 | 2008-08-06 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP4041076B2 (ja) * | 2004-02-27 | 2008-01-30 | 株式会社東芝 | データ記憶システム |
-
2004
- 2004-04-21 WO PCT/JP2004/005680 patent/WO2005104136A1/ja active Application Filing
- 2004-04-21 GB GB0620716A patent/GB2427731B/en not_active Expired - Fee Related
- 2004-04-21 CN CN2004800432902A patent/CN101006520B/zh not_active Expired - Fee Related
- 2004-04-21 DE DE112004002836.1T patent/DE112004002836B4/de not_active Expired - Fee Related
- 2004-04-21 JP JP2006512449A patent/JP4642018B2/ja not_active Expired - Lifetime
-
2005
- 2005-04-20 US US11/110,220 patent/US7352620B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991977A (ja) * | 1995-09-21 | 1997-04-04 | Matsushita Electron Corp | フラッシュ型ｅｅｐｒｏｍの制御方法および半導体記憶装置 |
| JP2001195892A (ja) * | 2000-01-06 | 2001-07-19 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| JP2002170389A (ja) * | 2000-06-30 | 2002-06-14 | Toshiba Corp | 不揮発性半導体記憶装置とその動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2427731A (en) | 2007-01-03 |
| GB0620716D0 (en) | 2006-11-29 |
| CN101006520B (zh) | 2010-05-05 |
| CN101006520A (zh) | 2007-07-25 |
| WO2005104136A1 (ja) | 2005-11-03 |
| GB2427731B (en) | 2007-11-21 |
| DE112004002836T5 (de) | 2007-03-08 |
| US20060239111A1 (en) | 2006-10-26 |
| US7352620B2 (en) | 2008-04-01 |
| JPWO2005104136A1 (ja) | 2008-03-13 |
| DE112004002836B4 (de) | 2014-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4642018B2 (ja) | 不揮発性半導体装置および不揮発性半導体装置の消去動作不良自動救済方法 | |
| EP0537973B1 (en) | Nand-cell type electrically erasable and programmable read- only memory with redundancy circuit | |
| US6553510B1 (en) | Memory device including redundancy routine for correcting random errors | |
| US7168013B2 (en) | Memory with element redundancy | |
| JP3866627B2 (ja) | 不揮発性半導体メモリ | |
| KR100315321B1 (ko) | 불휘발성 반도체 메모리 장치 및 소거 검증 방법 | |
| JP3594891B2 (ja) | 半導体記憶装置およびその検査方法 | |
| KR100923832B1 (ko) | 불휘발성 메모리 장치의 불량 여부 테스트 방법, 블록 관리방법, 소거 방법 및 프로그램 방법 | |
| US20010022744A1 (en) | Semiconductor memory device having a page latch circuit and a test method thereof | |
| JP2006012367A (ja) | 不揮発性半導体記憶装置 | |
| JP2006294143A (ja) | 不揮発性半導体記憶装置 | |
| KR20070061431A (ko) | 불휘발성 반도체 기억 장치 및 그 자기 테스트 방법 | |
| JP2007004955A (ja) | 不揮発性半導体記憶装置 | |
| US7437625B2 (en) | Memory with element redundancy | |
| JP4439539B2 (ja) | 不揮発性半導体メモリ及びそのテスト方法 | |
| US20080298126A1 (en) | Non-volatile semiconductor memory and method for replacing defective blocks thereof | |
| US7640465B2 (en) | Memory with element redundancy | |
| JPH087597A (ja) | 不揮発性半導体記憶装置 | |
| JPH0982099A (ja) | 半導体記憶装置およびその冗長メモリセル部の置換方法 | |
| KR20070038036A (ko) | 불휘발성 반도체 장치 및 불휘발성 반도체 장치의 소거동작 불량 자동 구제 방법 | |
| TWI797946B (zh) | 記憶體裝置之偵錯方法 | |
| US20060155916A1 (en) | Writing uncorrupted data to electronic memory | |
| CN116434819A (zh) | 存储器装置的错误检测方法 | |
| KR100466979B1 (ko) | 반도체 메모리 장치 및 그 장치의 프로그램 검증 방법 | |
| JP2000268586A (ja) | 不揮発性半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091110 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100204 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100406 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100805 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100922 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100922 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101026 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20101124 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20101129 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101130 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4642018 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131210 Year of fee payment: 3 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |