JP4642018B2 - 不揮発性半導体装置および不揮発性半導体装置の消去動作不良自動救済方法 - Google Patents
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Description
しかしながら、イレース不良を完全に冗長・スクリーニングすることは事実上困難であり、製品出荷後の実使用時に「Long Erase不良」が生じ得る。特開平8−7597号公報には、このようなエンドユーザによる実使用時に生じる不良の自動救済を可能とする不揮発性半導体記憶装置が開示されている。その装置では、実使用段階において不揮発性メモリセルの書込み特性または消去特性の劣化が生じた場合にこの書込み特性または消去特性が劣化したメモリセルが選択されないための回路が設けられ、これによりメモリ特性は良好に維持される。
本発明はかかる問題に鑑みてなされたもので、その目的とするところは、セクタに格納されたデータを規定時間内で消去することのできない動作不良(Long Erase不良)を短時間で自動救済し、Long Erase不良が生じないのと実質的に同等の使用環境のユーザへの提供を可能とする半導体装置およびLong Erase不良の自動救済を行える冗長方法を提供することにある。
本発明は、かかる課題を解決するために、第1の発明は、電気的に消去・書込みが可能な正規セクタと、前記正規セクタを冗長するための電気的消去・書込み可能な予備セクタと、消去コマンド入力に対応する前記正規セクタを選択するためのデコーダと、消去動作中、前記正規セクタの消去特性をモニタリングするモニタ回路と、選択された正規セクタが劣化した消去特性を持っている場合、前記選択された正規セクタに代えて前記予備セクタを自動選択する制御回路とを備え、前記予備セクタは前記自動選択の前の初期状態において消去状態とされている半導体装置である。
好ましくは、前記選択された正規セクタの消去特性が、所定時間内では消去が不完全であることを示している場合、前記制御回路は前記予備セクタを自動選択する。
前記モニタ回路は消去パルスをカウントするパルスカウンタを有し、カウントされたパルス数に基づき前記選択された正規セクタの消去特性をモニタする構成とすることができる。この場合、前記制御回路は消去動作を検証し、所定のパルス数において消去動作が終わっていないことを示している時に、前記制御回路は前記予備セクタを自動選択する構成とすることができる。
また、前記モニタ回路は、消去動作中に前記選択された正規セクタを流れるリーク電流を検出する電流検出回路を有する構成とすることもできる。この場合、消去動作中、前記リーク電流が所定電流量に達したとき、前記制御回路は前記予備セクタを自動選択する構成とすることができる。前記リーク電流は例えば、前記選択された正規セクタのワード線とウェルとの間を流れる電流である。
前記制御回路は、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶する内部参照可能メモリ(CAM)を備える構成とすることができる。
また、前記制御回路は、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶する内部参照可能メモリ(CAM)と、前記消去コマンドで指示されるアドレスと前記CAM内のアドレスとを比較し、一致した場合に前記デコーダに前記予備セクタを選択させる比較回路とを有する構成とすることもできる。
更に、前記制御回路は前記選択された正規セクタの消去動作を検証し、正しく消去されている場合には当該正規セクタを書き込み状態にする。
更に、前記制御回路が前記予備セクタを自動選択できない場合には、所定の最大消去パルス数が与えられるまで、前記制御回路は前記選択された正規セクタの消去を継続して行う構成とすることができる。
前記予備セクタは前記正規セクタと同一の構成とすることができる。また、前記CAMは、前記選択された正規セクタのアドレスを記憶する不揮発性メモリセルを含む構成とすることができる。
本発明はまた、消去コマンドで選択された正規セクタ内のデータを消去するステップ(a)と、選択された正規セクタの消去特性をモニタするステップ(b)と、前記選択された正規セクタが劣化した消去特性を有する場合に、前記選択された正規セクタに代えて、予備セクタを選択する前の初期状態において消去状態となっている予備セクタを選択するステップ(c)とを有する不揮発性メモリの冗長方法である。
前記ステップ(c)は、前記選択された正規セクタの消去特性が、所定時間内では消去が不完全であることを示している場合、前記予備セクタを自動選択する構成とすることが好ましい。
また、前記ステップ(b)は消去パルスをカウントするステップを有し、カウントされたパルス数に基づき前記選択された正規セクタの消去特性をモニタする構成とすることができる。
また、前記ステップ(b)は、消去動作中に前記選択された正規セクタを流れるリーク電流を検出するステップを有する構成とすることもできる。
さらに、前記ステップ(b)は、消去動作中に前記選択された正規セクタのワード線とウェルとの間を流れるリーク電流を検出するステップを有する構成とすることもできる。
また、前記劣化した特性を持つ前記選択された正規セクタのアドレスを記憶するステップを有する構成とすることができる。
さらに、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶するステップと、前記消去コマンドで指示されるアドレスと前記記憶したアドレスとを比較し、一致した場合に前記予備セクタを選択するステップとを有する構成とすることができる。
本発明の不揮発性半導体装置においては、製品出荷前の最終工程において予備セクタのデータを全て消去してイレース状態(ブランク)としておき、ユーザが行うイレース操作時毎に、装置内部でイレースパルス数をカウントしたりイレースパルス印加中のワード線/P−Well間電流をモニタし、装置にLong Erase不良が発生したと認識される前に予備セクタへの自動切り替えを完了する。したがって、予備セクタへ自動冗長した後の予備セクタの再イレース動作を必要とすることなくユーザの実使用時に発生したLong Erase不良を救済することが可能となる。
また、自動救済後に不良セクタをイレースするコマンドが入力された場合であっても、この入力コマンドに対応するセクタのアドレスと不良セクタアドレスとの一致・不一致が判断されて、不良セクタ選択コマンドをキャンセルして予備セクタが選択されるため、予備セクタへの切り替えが自動的にオペレーションされる。
この結果、実使用するユーザには恰も通常セクタのLong Erase不良が全く生じなかったかのように感じられ、イレース動作が通常どおり完了したのと同じ使用環境が提供されることとなる。また、製品出荷に際して、冗長セクタである予備セクタをイレース状態(ブランク状態)としているため、予備セクタへの自動冗長処理後にそのセクタを再度イレース処理することが不要となり、短時間で自動救済処理が完了する。
このように、本発明により、セクタに格納されたデータを規定時間内で消去することのできない動作不良(Long Erase不良)を短時間で自動救済可能な不揮発性半導体装置および方法を提供することが可能となる。
図2は、図1に示した一連のシーケンスを実行する本発明の不揮発性半導体記憶装置の自動救済処理部の第1の構成例の概略を説明するためのブロック図、
図3A及び図3Bは、自動冗長CAMの動作を説明するための図、
図4は、アドレス一致検出回路からアドレス一致検出信号が出力される動作例を説明するための図、
図5は、図4で出力されたアドレス一致検出信号(L)に基づいて予備セクタを選択する動作を説明するための図、
図6は、イレース不良と判定された場合にLong Erase検出信号に基づき自動冗長CAMのプログラムを実行する回路構成例を説明するための図、
図7A及び図7Bは、規定イレースパルス検出回路の構成・動作を説明するための図、
図8は、本発明の不揮発性半導体記憶装置が実行するLong Erase不良自動救済動作の第2のシーケンス例を説明するためのフローチャート、
図9は、図8に示した一連のシーケンスを実行する本発明の不揮発性半導体記憶装置の自動救済処理部の第2の構成例の概略を説明するためのブロック図、
図10は、イレース動作中のメモリセルのコア部分の断面図、
図11は、ワード線とP−Wellとの間に流れる電流量をモニタしてリーク電流検出信号を出力するための回路構成例を説明するための図である。
本実施例の不揮発性半導体記憶装置が備える記憶部の構成は従来と同様の構成なので、以下ではLong Erase不良自動救済動作を実行する回路構成について説明する。
この不揮発性半導体記憶装置は正規のセクタである「通常セクタ」と冗長セクタとしての「予備セクタ」とを備えており、予備セクタは製造出荷前の最終試験・検査段階でイレース状態(ブランク状態)とされる。したがって、ユーザによる実使用時にこの不揮発性半導体記憶装置を最初にデータ消去(イレース)する段階では、予備セクタはブランク状態にある。なお、この予備セクタは、後述する自動冗長CAMが記憶している「不良セクタアドレス」と「イレースコマンド入力アドレス」とが一致した場合に、Long Erase不良となっている通常セクタの切り替えのために選択されるセクタのことであり、その構造は上記の通常セクタと同じである。
本実施例の装置では、選択された通常セクタの規定時間内でのデータ消去が正常に実行されたか否かを自動的に判断し、当該通常セクタが「Long Erase不良」と判断された場合にブランク状態にある予備セクタに置き換える一連の制御が実行される。その一連の手順を図1を参照して説明する。
ユーザにより、通常セクタに格納されているデータを消去するための命令(イレースコマンド)が入力されると、この命令に従って装置内で以下の動作が実行される。
先ず、通常セクタがプログラム状態にあるかどうかを判断し(ステップS101)、プログラム状態にない場合(ステップS101:NO)にはそのセクタに書込みが行われてプログラム状態とされる(ステップS102)。
通常セクタがプログラム状態にあることが確認されると(ステップS101:YES)、そのセクタに格納されているプログラムを所定時間(Δt)でイレースするための動作が実行され(ステップS103)、実際にイレースされているか否かが判断される(ステップS104)。
セクタがイレース状態にあると判断されると(ステップS104:YES)、そのセクタのイレースは完了し(ステップS107)、イレース良品の状態が維持される(ステップS108)。
一方、セクタがイレースされていないと判断されると(ステップS104:NO)、そのセクタへのイレース動作(ステップS103)の総時間が「Long Erase不良」と判定される所定時間(t)未満か否かを判断するために、イレース動作回数に相当するイレースパルス数(n)が所定回数に達したか否かが判断される(ステップS105)。
イレースパルス数(n)が所定回数に達していない場合(ステップS105:NO)には、イレース動作に要した総時間(n・Δt)はLong Erase不良と判定される所定時間(t)に達していない(n・Δt<t)から、さらにイレース動作が実行され(ステップS103)、以降はステップS103〜ステップS105を繰り返す。
また、イレースパルス数(n)が予め定められた回数に到達すると(ステップS105:YES)、その通常セクタのイレース動作に要した総時間(n・Δt)が「Long Erase不良」と判定される所定時間(t)に達した(n・Δt≧t)こととなるから、この通常セクタを予備セクタへ切り替えるための処理が実行される。
具体的には、本発明の装置が備えているセクタ自動冗長CAMに、Long Erase不良と判定された通常セクタのアドレスが「不良セクタアドレス」としてプログラムされ、この通常セクタがブランク状態にある予備セクタに自動的に置き換えられてセクタの切り替えが行われる(ステップS106)。
予備セクタへの自動切り替えが完了すると(ステップS106:YES)、通常セクタのイレースコマンドに対応するイレース処理は完了し(ステップS107)、その装置のイレース良品状態が維持される(ステップS108)。
一方、ブランク状態の予備セクタが見つからないなどの事情により予備セクタへの自動切り替えが完了できない場合(ステップS106:NO)には、イレースパルス数が予め定められた最大値に到達したか否かが判断され(ステップS109)、最大値に達していれば(ステップS109:YES)、そのセクタのイレースは完了することができず(ステップS110)、Long Erase不良品となる(ステップS111)。また、最大値に達していなければ(ステップS109:NO)、ステップS103に戻って以降の処理が実行される。
なお、ステップS109のようにイレースパルス数の最大値設定を行う理由は、ステップS105で判断されたイレースパルス数に相当する回数のイレース動作に追加してイレース動作を実行することで救済可能となるLong Erase不良があり得るためである。したがって、かかるLong Erase不良の救済を必要としない場合には、ステップS109での最大値をステップS105での所定回数に等しく設定しておき、このステップS109での処理を事実上無効とすればよい。
図2は、図1に示した一連のシーケンスを実行する本発明の不揮発性半導体記憶装置の自動救済処理部の第1の構成例の概略を説明するためのブロック図である。
本発明の装置は、通常セクタに対するデータのイレース動作が規定時間内に終了しない「Long Erase不良」を検知して予備セクタへの自動切り替えを実行するために、通常セクタへのイレース動作の総時間がLong Erase不良を判定する所定時間未満か否かを判断するための規定イレースパルス検知回路18と、自動冗長CAM15を制御するCAM制御回路16と、規定イレースパルス検知回路18から出力される検知信号に基づいてCAM制御回路16を制御したり予備セクタへの切り替えを行うための信号を出力する制御回路17とを備えている。規定イレースパルス検出回路18は、本発明の消去特性検知回路の一態様である。
ユーザから入力されたイレースコマンドは、I/Oレジスタとバッファとを備えたイレースコマンド認識部11により認識され、入力されたイレースコマンドのうち、イレースすべき通常セクタのアドレスコマンド信号はアドレスデータ・シーケンサ12に出力され、イレースコマンド信号はコマンド・シーケンサ13に出力される。
アドレス一致検出回路14は、アドレスデータ・シーケンサ12に格納されたイレースすべきセクタのアドレスデータと、不良通常セクタのアドレスがプログラムされた自動冗長CAM15に格納されている不良セクタアドレスデータとの、一致・不一致を判断するためのもので、イレースコマンドに対応する通常セクタのアドレスがLong Erase不良のセクタのアドレスに一致している場合には、そのセクタ選択をキャンセルして予備セクタへの自動切り替えを実行するための回路である。
この装置のセクタ群は、正規のセクタである通常セクタ21(本実施例では21a〜21d)と冗長セクタである予備セクタ22とから構成され、これらのセクタは例えば、浮遊ゲートと制御ゲートを有するNOR型フラッシュメモリセルが複数配列されて構成されている。同一セクタに属するセルの各制御ゲートには1本の共通したワード線が接続され、同一列に属するセルの各ドレインには1本の共通するビット線が接続されている。そして、これらのワード線およびビット線は各々、Xデコーダ(Xdec)19およびYデコーダ(Ydec)20に接続されている。
Xデコーダ19は、電圧供給回路23からの信号に基づいてアドレスデータ・シーケンサ12やアドレス一致検出回路14から入力されたアドレスに対応するセクタのワード線を選択的に駆動するものであり、入力アドレス信号をデコードするデコーダとワード線に所定電圧を供給するワード線ドライバとを備えている。
同様に、Yデコーダ20は、電圧供給回路23からの信号に基づいてアドレスデータ・シーケンサ12から入力されたアドレスに対応するセクタのビット線を選択的に駆動するものであり、入力アドレス信号をデコードするデコーダとビット線に所定電圧を供給するビット線ドライバとを備えている。
上記各セクタの状態(イレース/プログラム状態)を示す信号はデータレジスタ24に出力されて記憶され、さらに制御回路17にフィードバックされる。そして、イレース不良と判定された通常セクタからブランク状態にある予備セクタへの切り替えは、制御回路17からの制御信号に基づいて駆動する電圧供給回路23を介して実行される。
アドレスデータ・シーケンサ12はイレースされるべき通常セクタを認識してアドレスデータを記憶し、そのアドレスデータをコマンド・シーケンサ13へと出力する。
コマンド・シーケンサ13は、イレースコマンド認識部11から受信したイレースコマンド、およびアドレスデータ・シーケンサ12から受信したアドレスデータに基づいて、イレース対象となる通常セクタをイレースするための信号を制御回路17へと出力する。
制御回路17は、該当する通常セクタのイレース/プログラム状態を確認するために、電圧供給回路23へとプログラムベリファイ信号を出力し、このプログラムベリファイ信号が入力された電圧供給回路23はXデコーダ19およびYデコーダ20を介してその通常セクタのイレース/プログラム状態を判断する。
該当する通常セクタがプログラム状態にあるかイレース状態にあるかの判断結果はデータレジスタ24へと出力され、プログラム状態にない場合にはその信号が制御回路17へと出力されて電圧供給回路23を介してその通常セクタに書込みが行われプログラム状態とされる。
一方、通常セクタがプログラム状態にあることが確認されると、その情報はデータレジスタ24を介して制御回路17へと出力され、当該通常セクタに格納されているプログラムを所定時間(Δt)でイレースするための信号が電圧供給回路23から出力されてXデコーダ19およびYデコーダ20によりイレース動作が実行される。
制御回路17は、上述したイレース/プログラム状態の確認プロセスと同様のステップで該当セクタのイレースの状態を判断し、その結果をデータレジスタ24へと出力する。
通常セクタがイレース状態にあると判断されると、その結果が制御回路17へと出力されてイレース動作は完了し、装置はイレース良品と判定され一連の処理が終了する。
一方、通常セクタがイレースされていないと判断された場合には、その通常セクタに格納されているプログラムを所定時間(Δt)で再イレースするための信号が電圧供給回路23から出力されてXデコーダ19およびYデコーダ20によりイレース動作が実行される。以降はイレースが完了するか若しくはイレース動作回数に相当するイレースパルス数(n)が予め定められた回数に達するまで繰り返される。
規定イレースパルス検出回路18は電圧供給回路23が出力したイレースパルスを検知し、イレース対象となっている通常セクタへのイレース動作の回数をカウントし、その結果が制御回路17へと出力される。
一回のイレース動作は時間Δtで実行されるから、その時間Δtと規定イレースパルス検出回路18によりカウントされたイレース動作回数(n)との積(n・Δt)を演算してLong Erase不良と判定される所定時間(t)未満か否かが判断される。実際には、制御回路17により、規定イレースパルス検出回路18から入力されたイレースパルス数(n)が予め定められた回数に達したか否かを判断する。
イレースパルス数(n)が予め定められた回数に達していない場合には、イレース動作に要した総時間(n・Δt)はLong Erase不良と判定される所定時間(t)に達していない(n・Δt<t)から、さらにイレース動作が繰り返し実行される。
一方、イレースパルス数(n)が予め定められた回数に到達すると、その通常セクタのイレース動作に要した総時間(n・Δt)がユーザによりLong Erase不良と判定される所定時間(t)に達した(n・Δt≧t)こととなり、この通常セクタは後述する手順により予備セクタへと切り替えられる。
通常セクタから予備セクタへの切り替えは以下のように実行される。通常セクタを予備セクタに切り替えることを判断した制御回路17はCAM制御回路16に対して、自動冗長CAM15に「不良セクタアドレス」を格納するためのプログラム信号を出力するための命令信号を出力し、これにより自動冗長CAM15内に不良セクタアドレスがプログラムされ、その結果がアドレス一致検出回路14へと出力される。
アドレス一致検出回路14は、アドレスデータ・シーケンサ12に記憶されているイレース対象の通常セクタのアドレスと自動冗長CAM15にプログラムされた不良セクタアドレスとの一致・不一致を判断し、イレースコマンドに対応する通常セクタのアドレスがLong Erase不良のセクタのアドレスに一致している場合にはそのセクタ選択をキャンセルして予備セクタへの自動切り替えを実行するための信号をXデコーダ19およびYデコーダ20に出力し、Long Erase不良となっている通常セクタをブランク状態の予備セクタ22に自動的に切り替える。
この予備セクタへの自動切り替えが完了するとイレースコマンドに対応した処理は完了し、装置はイレース良品の状態が維持される。一方、ブランク状態にある予備セクタが見つからないなどの事情により予備セクタへの自動切り替えが完了できない場合には、そのセクタのイレースは完了することができず装置がLong Erase不良品と判定される。
なお、図2には通常セクタが4行、予備セクタが1行配列されているが、これらのセクタ行数が任意に変更可能であることは明らかである。セクタ切り替え可能な回数を多く装置設計する場合には、予めブランク状態としておく予備セクタもその数に応じて設けておけばよい。
ここで、本発明の装置が備える自動冗長CAM、アドレス一致検出回路、イレース不良と判定された場合に自動冗長CAMのプログラムを実行する回路、および規定イレースパルス検出回路の構成・動作について説明しておく。
図3Aおよび図3Bは自動冗長CAM15の動作を説明するための図で、アドレス[10](CAM−A0=0(L)、CAM−A1=1(H))を記憶する場合の例を示している。これらのCAMはフラッシュメモリセルと同じ構造をもち、Long Erase不良セクタと判定された通常セクタの不良セクタアドレスを書き込むための内部参照可能メモリである。
このCAMはフローティングゲート中に蓄積されている電荷量に応じて、読み出し時のある所定のゲート電圧VG(特にVGREADという)に対して、電流を流したり(イレース状態:図3A)あるいは流さなかったり(プログラム状態:図3B)することが可能で、これにより通常セクタの任意のアドレスを記憶させることができる。
図4はアドレス一致検出回路14のうち、アドレス一致信号を生成する回路部分の一構成例を示す図である。アドレス一致検出回路14は、2つのNOR回路、2つのNMOSトランジスタ、抵抗及びインバータを含む。この回路は自動冗長CAM(CAM−A0およびCAM−A1)にプログラムされた不良セクタアドレス(ここでは、CAM−A0=0(H)、CAM−A1=1(L))と、ユーザから入力されたイレースコマンドに対応する通常セクタのアドレス(ここでは、A0=0(H)、A1=1(L))とが一致するか否かを判定する。両アドレスが一致する場合には、Long Erase不良としてCAMにプログラムされている通常セクタを選択するイレースコマンド信号をキャンセルする信号を出力するとともに正常にイレース可能な予備セクタを選択する信号が出力される。
図5は、アドレス一致検出回路14のうち、図4で出力されたアドレス一致検出信号(L)に基づいて予備セクタを選択する回路部分を説明するための図で、この例ではアドレス一致検出信号(L)に基づいて通常セクタを選択する信号がキャンセルされ(L)、予備セクタが選択される(H)こととなる。Lレベルのアドレス一致検出信号により、図示する4つのANDゲートの出力はLレベルとなり、通常セクタの選択は行われない。他方、インバータの出力はHレベルになるので、予備セクタが選択される。
通常セクタがイレース不良と判定された場合に、Long Erase検出信号に基づいて自動冗長CAM15をプログラムする動作を行うCAM制御回路16は、例えば図6に示した回路構成を有する。この回路は、Long Erase検出信号に基づいて自動冗長CAM15を電気的にイレースまたはプログラムする機能をもつ構成を有している。具体的には、CAM制御回路16は、2つのラッチ回路111、112と、不揮発性メモリセル113と、インバータ114とを有する。ラッチ回路111、112のそれぞれは、フリップフロップと、インバータと、2つのNMOSトランジスタとからなる。Long Erase検出信号がHになると、ラッチ回路111、112はH(VDPROG、VGPROG)を出力し、不揮発性メモリセル113をプログラムする。プログラムされたデータ(アドレス)は、インバータ114を介して自動冗長CAM15に出力される(CAM−An)。
図7Aおよび図7Bは規定イレースパルス検出回路18の構成・動作を説明するための図で、この例では図7Aに示すように、イレースパルスが5つのフリップフロップ回路(FF)を直列に接続された検出回路に入力されて32パルスの検出が可能とされている。これら5つの各々のFF回路からの出力(Q0〜Q4)は図7Bに示したANDゲートに入力されてLong Erase検出信号が出力されることとなる。
このように、本発明の不揮発性半導体記憶装置においては、製品出荷前の最終工程において予備セクタのデータを全て消去してイレース状態(ブランク)としておき、ユーザが行うイレース操作時毎に、装置内部でイレースパルス数をカウントし、装置にLong Erase不良が発生したと認識される前に予備セクタへの自動切り替えを完了する。
したがって、予備セクタへ自動冗長した後の予備セクタの再イレース動作を必要とすることなくユーザの実使用時に発生したLong Erase不良を救済することが可能となる。また、自動救済後に不良セクタをイレースするコマンドが入力された場合であっても、この入力コマンドに対応するセクタのアドレスと不良セクタアドレスとの一致・不一致が判断されて、不良セクタ選択コマンドをキャンセルして予備セクタが選択されるため、予備セクタへの切り替えが自動的にオペレーションされる。
この結果、実使用するユーザには恰も通常セクタのLong Erase不良が全く生じなかったかのように感じられ、イレース動作が通常どおり完了したのと同じ使用環境が提供されることとなる。また、製品出荷に際して、冗長セクタである予備セクタをイレース状態(ブランク状態)としているため、予備セクタへの自動冗長処理後にそのセクタを再度イレース処理することが不要となり、短時間で自動救済処理が完了する。
この不揮発性半導体記憶装置も、製造出荷前の最終試験・検査段階でイレース状態とされたブランクの予備セクタを備えており、ユーザによりセクタに格納されているデータを消去するためのイレースコマンドが入力されると、このコマンドに従って装置内で以下の動作が実行される。
先ず、通常セクタがプログラム状態にあるかどうかを判断し(ステップS201)、プログラム状態にない場合(ステップS201:NO)にはそのセクタに書込みが行われてプログラム状態とされる(ステップS202)。
通常セクタがプログラム状態にあることが確認されると(ステップS201:YES)、そのセクタに格納されているプログラムを所定時間でイレースするための動作が実行され(ステップS203)、装置内部に設けられた後述のリーク電流検出用回路でイレースパルス印加中の電流値(本実施例では、「ワード線/P−Well間電流値」を例として説明する)がモニタされ、正常なイレース動作では発生し得ないリーク電流(過電流)の発生の有無が判断される(ステップS204)。
過電流の発生がないと判断された場合(ステップS204:NO)は、上記ステップS203で通常セクタが実際にイレースされているか否かが判断され(ステップS205)、セクタがイレース状態にあると判断されると(ステップS205:YES)、そのセクタのイレースは完了し(ステップS207)、イレース良品の状態が維持される(ステップS208)。
セクタがイレースされていないと判断されると(ステップS205:NO)、そのセクタへのイレース動作(ステップS203)に戻り以降のステップが再度繰り返される。
ステップS204において過電流の発生が認められた場合(ステップS204:YES)には、その通常セクタは正常なイレース動作が不能(Long Erase不良)となっているものと判断されてこの通常セクタの予備セクタへの切り替えが実行される。具体的には、本発明の装置が備えているセクタ自動冗長CAMに、Long Erase不良と判定された通常セクタのアドレスが「不良セクタアドレス」としてプログラムされ、この通常セクタがブランク状態にある予備セクタへと自動的に置き換えられる(ステップS206)。
この予備セクタへの自動切り替えが完了すると(ステップS206:YES)、そのセクタのイレースは完了し(ステップS207)、イレース良品の状態が維持される(ステップS208)。
一方、ブランク状態にある予備セクタが見つからないなどの事情により予備セクタへの自動切り替えが完了できない場合(ステップS206:NO)には、イレースパルス数が予め定められた最大値に到達したか否かが判断され(ステップS209)、最大値に達していれば(ステップS209:YES)、そのセクタのイレースは完了することができず(ステップS210)、Long Erase不良品となる(ステップS211)。また、最大値に達していなければ(ステップS209:NO)、ステップS203に戻って以降の処理が実行される。なお、ステップS209でイレースパルス数の最大値設定が行われる理由は、図1のステップ109で説明したとおりである。
図9は、図8に示した一連のシーケンスを実行する本発明の不揮発性半導体記憶装置の自動救済処理部の第2の構成例の概略を説明するためのブロック図である。
本発明の装置は、通常セクタに対するデータのイレース動作が規定時間内に終了しない「Long Erase不良」に起因してイレースパルス印加中に発生する「ワード線/P−Well間電流」の過電流を検知して予備セクタへの自動切り替えを実行するための規定リーク電流検出用回路58と、自動冗長CAM55を制御するCAM制御回路56と、規定リーク電流検出用回路58から出力されるリーク電流検出信号に基づいてCAM制御回路56を制御したり予備セクタへの切り替えを行うための信号を出力する制御回路57とを備えている。
ユーザから入力されたイレースコマンドは、I/Oレジスタとバッファとを備えたイレースコマンド認識部51により認識され、入力されたイレースコマンドのうち、イレースすべき通常セクタのアドレスコマンド信号はアドレスデータ・シーケンサ52に出力され、イレースコマンド信号はコマンド・シーケンサ53に出力される。
アドレス一致検出回路54は、アドレスデータ・シーケンサ52に格納されたイレースすべきセクタのアドレスデータと、通常セクタについての「不良セクタアドレス」がプログラムされた自動冗長CAM55のアドレスデータとの、一致・不一致を判断するためのもので、イレースコマンドに対応する通常セクタのアドレスがLong Erase不良のセクタのアドレスに一致している場合には、そのセクタ選択をキャンセルして予備セクタへの自動切り替えを実行するための回路である。
この装置のセクタも、正規のセクタである通常セクタ61と冗長セクタである予備セクタ62とから構成されている。実施例1と同様に、同一セクタに属するセルの各制御ゲートには1本の共通したワード線が接続され、同一列に属するセルの各ドレインには1本の共通するビット線が接続されている。また、これらのワード線およびビット線は各々、電圧供給回路63からの信号に基づいてアドレスデータ・シーケンサ62から入力されたアドレスに対応するセクタのワード線(Xデコーダノード)を選択的に駆動するためのXデコーダ(Xdec)59、および電圧供給回路63からの信号に基づいてアドレスデータ・シーケンサ62から入力されたアドレスに対応するセクタのビット線を選択的に駆動するYデコーダ(Ydec)60に接続されている。
なお、Xデコーダ59は入力アドレス信号をデコードするデコーダとXデコーダノードに所定電圧を供給するドライバとを備えており、Yデコーダ60は入力アドレス信号をデコードするデコーダとビット線に所定電圧を供給するビット線ドライバとを備えている。
上記各セクタの状態(イレーズ/プログラム状態)を示す信号はデータレジスタ64に出力されて記憶され、さらに制御回路57にフィードバックされる。そして、イレース不良と判定された通常セクタからブランク状態にある予備セクタへの切り替えは、制御回路57からの制御信号に基づいて駆動する電圧供給回路63を介して実行される。
アドレスデータ・シーケンサ52はイレースされるべき通常セクタを認識してアドレスデータを記憶し、そのアドレスデータをコマンド・シーケンサ53へと出力する。
コマンド・シーケンサ53は、イレースコマンド認識部51から受信したイレースコマンド、およびアドレスデータ・シーケンサ52から出力されたアドレスデータに基づいて、イレース対象となる通常セクタをイレースするための信号を制御回路57へと出力する。
制御回路57は、該当する通常セクタのイレース/プログラム状態を確認するために、電圧供給回路53へとプログラムベリファイ信号を出力し、このプログラムベリファイ信号が入力された電圧供給回路53はXデコーダ59およびYデコーダ60を介してその通常セクタがプログラムされているかどうかを判断する。
該当する通常セクタがプログラム状態にあるかイレース状態にあるかの判断結果はデータレジスタ64へと出力され、プログラム状態にない場合にはその信号が制御回路57へと出力されて電圧供給回路53を介してその通常セクタに書込みが行われプログラム状態とされる。
一方、通常セクタがプログラム状態にあることが確認されると、その情報はデータレジスタ64を介して制御回路57へと出力され、その通常セクタに格納されているプログラムを所定時間でイレースするための信号を電圧供給回路53が出力してXデコーダ59およびYデコーダ60によりイレース動作が実行される。
制御回路57は、イレース動作のためのイレースパルス印加中の「ワード線/P−Well間電流」をモニタするための信号を電圧供給回路63へと出力し、本発明の消去特性検知回路の一態様である規定リーク電流検出用回路58が「Long Erase不良」に起因して発生する過電流の有無をモニタする。
ここで、ワード線/P−Well間の過電流が検知されない場合には該当する通常セクタのイレース状態がベリファイされ、イレース状態にあると判断されるとその結果が制御回路57へと出力されてイレース動作は完了しイレース良品であると判定される。一方、該当通常セクタがイレースされていないと判断された場合には、その通常セクタに格納されているプログラムを再度所定時間でイレースするための信号を電圧供給回路63が出力してXデコーダ59およびYデコーダ60によりイレース動作が実行され、以降の工程を繰り返す。
制御回路57がワード線/P−Well間の過電流を検知すると、そのセクタはLong Erase不良と判定されて後述する手順により予備セクタへと切り替えられる。
通常セクタから予備セクタへの切り替えは以下のように実行される。通常セクタを予備セクタに切り替えることを判断した制御回路57はCAM制御回路56に対して、自動冗長CAM55に「不良セクタアドレス」を格納するためのプログラム信号を出力するための命令信号を出力し、これにより自動冗長CAM55内に不良セクタアドレスがプログラムされ、その結果がアドレス一致検出回路54へと出力される。
アドレス一致検出回路54は、アドレスデータ・シーケンサ52に記憶されているイレース対象の通常セクタのアドレスと自動冗長CAM55にプログラムされた不良セクタアドレスとの一致・不一致を判断し、イレースコマンドに対応する通常セクタのアドレスがLong Erase不良のセクタのアドレスに一致している場合にはそのセクタ選択をキャンセルして予備セクタへの自動切り替えを実行するための信号をXデコーダ59およびYデコーダ60に出力し、Long Erase不良となっている通常セクタをブランク状態の予備セクタ62に自動的に切り替える。
この予備セクタへの自動切り替えが完了するとそのセクタのイレースは完了し、イレース良品の状態が維持される。一方、ブランク状態にある予備セクタが見つからないなどの事情により予備セクタへの自動切り替えが完了できない場合には、そのセクタのイレースは完了することができずLong Erase不良品となる。
なお、セクタ切り替え可能な回数を多く装置設計する場合には、予めブランク状態としておく予備セクタもその数に応じて設けておけばよいことは実施例1と同様である。
ここで、本発明の装置が備える規定リーク電流検出用回路の動作原理および構成例について説明しておく。
図10はイレース動作中のメモリセルのコア部分の断面図で、ここではNOR型フラッシュメモリを例として挙げている。イレース動作中のワード線とP−Wellには、それぞれマイナス電位(−10V)とプラス電位(+10V)が供給される。ワード線とP−Wellとの間には本来は電流リークパスが存在しないため、これらの電位は保持される。しかし、図中に示したようにワード線とP−Wellとの間に電流リークパスが存在すると、このパスによる電流リークによって電圧降下が生じ上記の電位状態は保持されない。このためイレース動作が充分に行われずLong Erase不良となる可能性がある。本実施例の装置は、この過電流の有無をモニタしてLong Erase不良の発生を回避するものである。
図11は、図10に示すワード線とP−Wellとの間に流れる電流量をモニタして、リーク電流検出信号としてロングイレース検出信号を出力するための規定リーク電流検出用回路58の一回路構成例を説明するための図である。この例ではカレントミラー構成の回路によりP−Well電圧が予め定められた規定電圧である比較電圧Vref以下に降下したことを検出してリーク電流検出信号がロングイレース検出信号として出力される。この検出は、図9に示す電圧供給回路63がイレース電圧を印加している期間ハイレベルとなる信号(Erase)が印加されている間で行われる。
このように、本発明の不揮発性半導体記憶装置においては、製品出荷前の最終工程において予備セクタのデータを全て消去してイレース状態(ブランク)としておき、ユーザが行うイレース操作時毎にイレースパルス印加中のワード線/P−Well間電流をモニタし、正常イレース動作では発生し得ない過電流に達したか否かを判断し、通常セクタがLong Erase不良と判定される前に予備セクタへの自動切り替えを完了する。
したがって、予備セクタへ自動冗長した後の予備セクタの再イレース動作を必要とすることなくユーザの実使用時に発生したLong Erase不良を救済することが可能となる。また、自動救済後に不良セクタをイレースするコマンドが入力された場合であっても、この入力コマンドに対応するセクタのアドレスと不良セクタアドレスとの一致・不一致が判断されて、不良セクタ選択コマンドをキャンセルして予備セクタが選択されるため、予備セクタへの切り替えが自動的にオペレーションされる。
この結果、実使用するユーザには恰も通常セクタのLong Erase不良が全く生じなかったかのように感じられ、イレース動作が通常どおり完了したのと同じ使用環境が提供されることとなる。また、製品出荷に際して、冗長セクタである予備セクタをイレース状態(ブランク状態)としているため、予備セクタへの自動冗長処理後にそのセクタを再度イレース処理することが不要となり、短時間で自動救済処理が完了する。
Claims (17)
- 電気的に消去・書込みが可能な正規セクタと、
前記正規セクタを冗長するための電気的消去・書込み可能な予備セクタと、
消去コマンド入力に対応する前記正規セクタを選択するためのデコーダと、
消去動作中、前記正規セクタの消去特性をモニタリングするモニタ回路と、
選択された正規セクタが劣化した消去特性を持っている場合、前記選択された正規セクタに代えて前記予備セクタを自動選択する制御回路とを備え、
前記予備セクタは前記自動選択の前の初期状態において消去状態とされており、
前記モニタ回路は、消去動作中に前記選択された正規セクタを流れるリーク電流を検出する電流検出回路を有し、
前記リーク電流は、前記選択された正規セクタのワード線とウェルとの間を流れる電流である、半導体装置。 - 前記選択された正規セクタの消去特性が、所定時間内では消去が不完全であることを示している場合、前記制御回路は前記予備セクタを自動選択する、請求項1に記載の半導体装置。
- 前記モニタ回路は消去パルスをカウントするパルスカウンタを有し、カウントされたパルス数に基づき前記選択された正規セクタの消去特性をモニタする、請求項1に記載の半導体装置。
- 前記制御回路は消去動作を検証し、所定のパルス数において消去動作が終わっていないことを示している時に、前記制御回路は前記予備セクタを自動選択する、請求項3に記載の半導体装置。
- 消去動作中、前記リーク電流が所定電流量に達したとき、前記制御回路は前記予備セクタを自動選択する、請求項1に記載の半導体装置。
- 前記制御回路は、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶する内部参照可能メモリ(CAM)を備える、請求項1から5のいずれか一項に記載の半導体装置。
- 前記制御回路は、前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶する内部参照可能メモリ(CAM)と、前記消去コマンドで指示されるアドレスと前記CAM内のアドレスとを比較し、一致した場合に前記デコーダに前記予備セクタを選択させる比較回路とを有する、請求項1から5のいずれか一項に記載の半導体装置。
- 前記制御回路は前記選択された正規セクタの消去動作を検証し、正しく消去されている場合には当該正規セクタを書き込み状態にする、請求項1から7のいずれか一項に記載の半導体装置。
- 前記制御回路が前記予備セクタを自動選択できない場合には、所定の最大消去パルス数が与えられるまで、前記制御回路は前記選択された正規セクタの消去を継続して行うことを特徴とする、請求項1に記載の半導体装置。
- 前記予備セクタは前記正規セクタと同一の構成を有する、請求項1から9のいずれかに記載の半導体装置。
- 前記CAMは、前記選択された正規セクタのアドレスを記憶する不揮発性メモリセルを含む、請求項6又は7に記載の半導体装置。
- 不揮発性メモリの冗長方法であって、
消去コマンドで選択された正規セクタ内のデータを消去するステップ(a)と、
選択された正規セクタの消去特性をモニタするステップ(b)と、
前記選択された正規セクタが劣化した消去特性を有する場合に、前記選択された正規セクタに代えて、予備セクタを選択する前の初期状態において消去状態となっている予備セクタを選択するステップ(c)とを有し、
前記ステップ(b)は、消去動作中に前記選択された正規セクタのワード線とウェルとの間を流れるリーク電流を検出するステップを有する、冗長方法。 - 前記ステップ(c)は、前記選択された正規セクタの消去特性が、所定時間内では消去が不完全であることを示している場合、前記予備セクタを自動選択する、請求項12に記載の冗長方法。
- 前記ステップ(b)は消去パルスをカウントするステップを有し、カウントされたパルス数に基づき前記選択された正規セクタの消去特性をモニタする、請求項12に記載の冗長方法。
- 前記ステップ(b)は、消去動作中に前記選択された正規セクタを流れるリーク電流を検出するステップを有する、請求項12に記載の冗長方法。
- 前記劣化した特性を持つ前記選択された正規セクタのアドレスを記憶するステップを有する、請求項12から15のいずれか一項に記載の冗長方法。
- 前記劣化した消去特性を持つ前記選択された正規セクタのアドレスを記憶するステップと、前記消去コマンドで指示されるアドレスと前記記憶したアドレスとを比較し、一致した場合に前記予備セクタを選択するステップとを有する、請求項12から15のいずれかに記載の冗長方法。
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